CN1133174C - 半导体存储器件及老化检测的方法 - Google Patents

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Abstract

写电路对应数据输入信号向存储单元输出写命令。解码器解码地址输入信号并向存储单元输出地址命令。计数器向解码器输出信号，对应在进行老化检测时输入的控制信号延迟解码时间。因此，计数器通过将解码时间的工作周期延迟到被传送到存储单元的来自写电路的写命令信号的工作周期取消了延迟的写周期。

Description

半导体存储器件及老化检测的方法
本发明涉及半导体存储器件及老化检测的方法，用于对半导体存储器件进行可靠性项目的检测。
对半导体器件进行老化检测(以下称为BT)，从而增强半导体存储器件的可靠性。
近年来，由于半导体存储器件的容量等不断增大，进行可靠性检测的整个过程所用的时间变的很长。因此，降低BT时间变的非常的迫切。
传统的半导体存储器件包含多个寄存器，判定电路，计数器，解码器，写电路，存储单元及SA电路。
通过向第一寄存器输入CLK信号和第一控制信号，向第二寄存器输入第二控制信号，向第三寄存器输入数据输入信号DIN，及分别向第四寄存器和计数器输入地址信号，并从第五寄存器输出半导体存储器件的数据输出信号DOUT，从而完成BT。
在使半导体存储器件的I/O端共用而进行猝发操作时，如果与通常的操作一样，通过用输入信号控制半导体存储器件，就需要滞后的写操作，以避免如果在通常操作的情况下，在读操作后进行写操作时，所需的数据输出信号DOUT和数据输入信号DIN同时存在。因此，此方法的问题在于BT时间变的很长。
通常，仅在写操作中进行BT操作是很普通的，其中加到构成半导体存储器件的存储单元上的差动电势很高，从而会对存储单元造成较大的应力。因此，如果仅是连续进行写操作，在进行BT时通过略去不需要的延迟的写周期可降低BT时间。
本发明的一个目的是提供一种半导体存储器件和老化检测的方法，仅在进行BT检测时，通过控制半导体存储器件的内部电路操作可很容易的降低BT时间，其中的半导体存储器件为同步型且仅具有猝发操作。
本发明的半导体存储器件包含写电路，解码器，控制单元及存储单元。数据输入信号被输入到存储单元中，数据输出信号被从存储单元中输出。写电路对应于数据输入信号向存储单元输出写命令。解码器解码地址输入信号，并向存储单元输出地址命令。控制单元向解码器输出一个信号，该信号对应于在进行老化检测时所输入的控制信号延迟解码时间。
控制单元具有将解码时间的工作周期延迟一个周期，到写命令信号的工作周期，其中写命令信号是从写电路传送到存储单元。
此外，控制单元还具有在当通过数据输入信号完成对存储单元的写操作时，对应于强制输入的控制信号将下一个猝发起始信号锁存进解码器中。
另外，本发明的老化检测方法包含如下步骤：向存储单元输入数据输入信号，从存储单元输出数据输出信号，强行输入控制信号，及将解码时间的工作周期延迟一个周期到达写命令信号的工作周期，其中写命令信号是从写电路传送到存储单元的。
此外，本发明的老化检测方法包含将解码时间的操作周期延迟一个周期到达写命令信号的工作周期，其中写命令信号来自写电路并被传送到存储单元。
而且，本发明的老化检测方法包含如下步骤：向存储单元中输入数据输入信号，从存储单元输出数据输出信号，当通过数据输入信号完成对存储单元的写操作时，对应于强行输入的控制信号锁存下一个猝发起始信号，及在对存储单元的写操作期间，预充电存储单元的数位线。
另外，本发明的老化检测方法包含如下步骤：向存储单元中输入数据输入信号，从存储单元输出数据输出信号，强行输入控制信号，将解码时间的周期延迟一个周期，到写命令信号的工作周期，其中写命令信号是从写电路传送到存储单元的，在通过数据输入信号完成对存储单元的写操作时，对应于强行输入的控制信号锁存下一个猝发起始信号，及在对存储单元的写操作期间预充电存储单元的数位线。
图1为根据传统的实例的同步SRAM半导体存储器件的方框图；
图2为在当对同步SRAM半导体存储器件进行传统实例的老化检测时的方法的操作的示意图；
图3为在当进行根据本发明的第一实施例的老化检测方法时的半导体存储器件的方框图；
图4为图1中所示的计数器10的具体结构的示意图；
图5为在当对根据本发明的第一实施例的同步SRAM半导体存储器件进行老化检测时的方法的操作的示意图；
图6为在本发明的第一实施例中连续进行五-周期写操作时的时序表；
图7为在本发明的另一个实施例中连续进行四-周期写操作时的时序表。
图1为传统的半导体存储器件的结构方框图，其是进行老化检测的目标。图1中所示的半导体存储器件包含寄存器1，2，4，5，和6；判定电路3；计数器7和10；解码器8和11；写电路9；存储单元12及SA电路13。
在图1中所示的半导体存储器件中，通过向寄存器1中输入CLK信号和控制信号A，向寄存器2中输入控制信号B，向寄存器4中输入数据输入信号DIN，及分别向寄存器5和计数器10中输入地址信号，从寄存器6中输出半导体存储器件的数据输出信号DOUT，可完成BT。
在图2中，连续进行6个周期的写操作。这是因为图6中所示的传统的计数器7的结构在写状态中的数据如果是从判定电路3输入的情况下，仅在完成6个写周期的写操作后使得其可向计数器10输入下一个猝发起始信号。6-周期写操作的内容是延迟写周期(一个周期)，数据输入信号DIN的输入周期(4周期)，及在SRAM存储单元12中所独有的在写之后的数位线预充电周期(1周期)。
此后，将描述本发明的实施例。图3为本发明的半导体存储器件的方框图。在图3中，根据本发明的半导体存储器件包含写电路4和9，解码器5，8，10和11，控制单元7。数据输入信号DIN被输入到存储单元12中。数据输出信号DOUT被从存储单元12输出。
对应于数据输入信号DIN的写电路4和9向存储单元12输出写命令，而解码器5，8，10和11在解码地址输入信号后向存储单元12输出地址命令。因此，控制单元7对应于在进行BT时输入的控制信号14向解码器5和10输出信号延迟解码时间。
在本发明中，解码时间的工作周期被延迟到信号工作周期，在这里的信号中写电路4和9的写命令被传送到存储单元12。更具体的讲，通过延迟一个周期的信号，可略去延迟的写周期。
此外，在本发明中，当通过数据输入信号完成对存储单元12的写操作时，对应于强行输入的控制信号14锁存下一个猝发信号，并在写操作期间预充电存储单元12的数位线。为此，省去了预充电周期。
因此，本发明也可具有这样的结构，即控制信号14被强行输入，解码器的解码时间的工作周期被延迟到信号的工作周期，其中对应于控制信号14，写电路的写命令被传送到存储单元，对应于强行输入的控制信号14锁存下一个起始信号，当完成通过数据输入信号对存储单元的写操作时，在写操作期间预充电存储单元的数位线。
接着，将参考图3详细描述本发明的第一实施例。如图3中所示，进行BT方法的半导体存储器件包含：寄存器1，2，4，5和6；判定电路3；计数器7和10；解码器8和11；写电路9；存储单元12及读出放大(SA)电路13。在计数器7中提供用于控制信号14的输入端。仅在进行BT时，才将控制信号14输入到计数器7。
需注意的是，从寄存器5(其锁存地址输入信号)及猝发计数器10(其锁存地址输入信号)通过解码器11传送到存储单元12的地址信号的工作周期比从寄存器4(其锁存数据输入信号DIN)通过写电路9传送到存储单元12的信号的工作周期早一个周期。首先，控制信号14被锁存在计数器7中。接着，延迟解码时间的信号被输入到寄存器5和猝发计数器10。猝发计数器10将解码器11的解码时间延迟一个周期。为此，可省略写周期的延迟。
通过输入到寄存器1中的CLK信号，控制信号1被锁存在寄存器1中，控制信号B被加到寄存器2，数据输入信号DIN被加到寄存器4，而地址信号被分别加到寄存器5和计数器10。
寄存器1的输出数据被输入到计数器7。计数器7确定猝发操作的状态。来自计数器7的判定信号被输出到计数器10、判定电路3和寄存器5。
判定电路3对应于来自计数器7的数据判定那一个是读和写操作。其中的判定信号被输出到计数器7和寄存器4。
寄存器4仅在当来自判定电路3的判定信号显示处于写状态时才向写电路9输入数据输入信号DIN。
寄存器5对应于计数器7的输出信号向猝发起始解码器8输出地址信号。解码器8和11对应于地址信号在存储单元12的地址写入数据。
在读状态的情况下，通过读出放大器13放大类似于上述的存储单元12中的数据，其中的存储单元12的数据对应于由解码器8和11所决定的地址。被放大的信号被作为数据输出信号DOUT从寄存器6输出。
图4为图3中所示的计数器10的具体结构的方框图。如图4中所示，计数器10包含解码器10a，寄存器101，102，103和104。
首先，对应于地址输入信号和来自计数器的输出信号选择决定猝发起始地址的解码器10a。将来自解码器10a的选择信号输入到寄存器101，102，103及104。
例如，如果来自解码器10a的选择信号被输入到寄存器101，而来自寄存器101的信号被输出到解码器11，当每次输入CLK信号时被选择的寄存器按照寄存器102、寄存器103、及寄存器104的顺序被顺序切换。
类似的，如果选择信号被输入到寄存器102而非-选择信号被输入到其它的寄存器101、103及104，每次当输入CLK信号时被选择的寄存器按照寄存器102、寄存器103、寄存器104和寄存器101的顺序被顺序切换。
即使寄存器103或104被首先选择，与上面类似的顺序切换要被选择的寄存器，并判定所选的地址。
接着，将参考图5对使用图3和4中所示的半导体存储器件进行老化检测的方法进行描述。
图5示出了同步SRAM半导体存储器件。猝发长度为4的在读操作之后的写操作，在使用根据本发明的半导体器件进行老化检测的方法时(其中半导体器件的I/O端为公用)，将主要针对具有代表性的输入信号CLK，控制信号A，控制信号B，地址信号，数据输入信号DIN，及数据输出信号DOUT。
在图3所示的同步SRAM半导体存储器件中，所有输入的信号都在当CLK信号从低电平(LOW)转换为高电平(HIGH)时被锁存。对应于CLK信号被控制的图3中的内部电路锁存数据并根据输入的CLK信号输出数据。
如果当控制信号A的电平为低时控制信号A被设定变为ACTIVE。猝发操作在当控制信号A为低电平时及CLK信号从低电平转换到高电平时在点P1开始工作(参考图5)。
另外，用在点P2被锁存的地址信号确定进行猝发操作的第一地址(参考图5)。
此后，每次当在计数器10中的周期前进一个周期时确定剩余猝发长度(对应于三个周期)的每个地址。
另外，控制信号B为用于确定哪一个为读操作和写操作的信号。在图5中，如果控制信号B为HIGH，进行读操作，而如果为LOW，进行写操作。
如果I/O端被设定为公用，在读操作后进行写操作，输入数据输入信号DIN的端子及输出数据输出信号DOUT的端子被共用。因此，当写操作被切换时，如图5中的周期P3所示需要延迟的写操作以避免从寄存器6输出的数据输出信号和被输入到寄存器4的数据输入信号DIN会产生混合。
在读操作的周期中，仅用输入到寄存器5中的地址信号决定地址。来自存储单元12的数据输出信号DOUT被从寄存器6输出，其中存储单元12对应于由寄存器5所决定的地址。在通常写操作的周期中，需要延迟的写操作(参考图5)。
然后，需注意的是，来自寄存器5(锁存地址信号)和猝发计数器10的地址信号的工作周期(从解码器11到存储单元12)比来自寄存器4(锁存数据输入信号DIN)的信号的工作周期(从写电路9到存储单元12)早一个周期。
通过将控制信号14锁存进计数器7，并将延迟解码时间的信号输入到寄存器5和猝发计数器10，并通过猝发计数器10将解码器11的解码时间延迟一个周期而完成本发明的老化检测方法。图6示出了在连续进行四周期的写操作的情况下的时间。
因此，在此实施例中需注意，在进行BT时仅进行写操作，在进行写操作时控制猝发计数器10的操作从而可将解码器11的解码时间延迟一个周期。因此，通过基本上略去延迟的写周期(P3周期)可缩短BT时间。
此外，参考图1中所示的传统的实例具体的描述本发明的第一实施例的效果。如果处于写状态中的数据被从判定电路3输入，图1中所示的计数器7仅在完成包含延迟写周期的六个周期操作之后向计数器10中输入下一个猝发起始信号。这是因为写操作需要6个周期，即其由延迟写周期(1个周期)，数据输入信号DIN的输入周期(4个周期)，及在SRAM存储单元中为独有的在写操作之后的数位预充电周期(1个周期)。
在图3中，从寄存器4(锁存数据输入信号DIN)传送的信号的工作周期(从写电路9到存储单元12)和从寄存器5(锁存地址输入信号)和猝发计数器10(锁存地址输入信号)传送的信号的周期(从解码器11到存储单元12)比数据输入信号DIN被传送到存储单元12的周期早一个周期。因此，猝发计数器10将解码器11的解码时间延迟一个周期。
下面将通过具体的数值描述本发明的第一实施例的效果。具有4个猝发长度的写操作的连续操作通常需要6个周期。因此，在64K(14位×2(猝发长度：4)位)器件的情况下，通过下面的公式(1)可获得BT时间：
BT时间＝14位(16384)×6周期×BT速率      (1)
根据本实施例，通过略去延迟的写周期，6个周期被减少为5个周期，因此通过下面的公式(2)可获得BT时间。
BT时间＝14位(16384)×5周期×BT速率      (2)
因此，BT时间被缩短为传统的BT时间的5/6。
在上述的第一实施例中，对应于从判定电路3传送的数据在写状态中将猝发起始信号传送到计数器7中的计数器10延迟了一个周期，在判定电路3中，在进行BT时仅存在写状态。
相反的，替代此方法，用在进行BT时产生的控制信号通过使猝发起始信号的传输比通常操作中的传输早一个周期从而可同样将猝发计数器10中的解码器11的解码时间大致延迟一个周期，并在完成5个写操作的周期后锁存下一个猝发起始信号，并将解码时间与数据输入信号DIN的输入周期同步以略去延迟的写周期。
接着，描述本发明的第二实施例。由于在BT中仅进行写操作，通过略去存储单元12的预充电周期也可缩短BT时间，其中存储单元12的预充电周期对于SRAM同步半导体存储器件中的在写操作之后的读操作是必须的。
更具体的讲，控制单元7对应于控制信号14将下一个猝发起始信号锁存进解码器8和10中，其中的控制信号14是在当使用数据输入信号完成对存储单元12的写操作时被强行输入的。为此，可以略去预充电周期。
在此情况下，在对半导体存储器件的老化检测中，在当通过使用数据输入信号完成对存储单元的写操作时，控制单元7锁存下一个猝发起始信号并在写操作期间预充电存储单元12的数位线。
此外，控制单元7强行输入控制信号14，此后，将解码器5，8，10及11的解码器时间的工作周期延迟到写电路4和9的写命令信号的工作周期，并对应于控制信号14将其输入到存储单元12。因此，在当通过使用数据输入信号DIN对存储单元12完成写操作时，控制单元7对应被强行输入的控制信号14锁存下一个猝发起始信号，并在写操作期间预充电存储单元12的数位线。根据此方法，延迟的写周期被从5个周期减少到4个周期。
因此，通过下面的公式(3)可获得BT时间：
BT时间＝14位(16384)×4周期×BT速率      (3)
为此，BT时间被缩短到传统的BT时间的4/6。图7示出在当连续进行4-周期写操作时的时间。
如上所述，根据本发明，在进行BT时通过降低延迟的写周期可减少写周期。

Claims (6)

1.一种具有存储单元的半导体存储器件，其包含：
对应于数据输入信号向存储单元输出写命令的写电路；
解码存储单元的地址命令的解码器；
控制单元，对应于在进行老化检测时输入的控制信号将延迟解码时间的信号输出到解码器；其特征在于
控制单元具有将解码时间的工作周期延迟一个周期到从写电路传送到存储单元的写命令信号的工作周期。
2.根据权利要求1所述的半导体存储器件，其特征在于控制单元对应于通过数据输入信号完成对存储单元的写操作时强行输入的控制信号将下一个猝发起始信号锁存进解码器中。
3.一种通过对存储单元输入数据输入信号并从存储单元输出数据输出信号从而对半导体存储器件进行可靠性检测的老化检测的方法，其特征在于包含如下的步骤：
强行输入控制信号；及对应于控制信号通过解码器将解码时间的工作周期延迟到被传送到存储单元的写命令信号的工作周期。
4.一种通过对存储单元输入数据输入信号并从存储单元输出数据输出信号从而对半导体存储器件进行可靠性检测的老化检测的方法，其特征在于包含如下的步骤：
强行输入控制信号；及
对应于控制信号将解码时间的工作周期延迟一个周期，延迟到被传送到存储单元的写命令信号的工作周期。
5.一种通过对存储单元输入数据输入信号并从存储单元输出数据输出信号从而对半导体存储器件进行可靠性检测的老化检测的方法，其特征在于包含如下的步骤：
对应于在通过数据输入信号完成对存储单元的写操作时强行输入的控制信号锁存下一个猝发起始信号；及
在对所述的存储单元进行写操作期间预充电存储单元的数位线。
6.一种通过对存储单元输入数据输入信号并从存储单元输出数据输出信号从而对半导体存储器件进行可靠性检测的老化检测的方法，其特征在于包含如下的步骤：
强行输入控制信号；
对应于控制信号通过解码器将解码时间的工作周期延迟到被传送到存储单元的写命令信号的工作周期；
对应于在通过数据输入信号完成对存储单元的写操作时强行输入的控制信号锁存下一个猝发起始信号；及在对所述的存储单元进行写操作期间预充电存储单元的数位线。
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