TWI700817B - 靜態隨機存取記憶體系統及其資料讀寫方法 - Google Patents

Abstract

本發明提供一種靜態隨機存取記憶體系統，一字元線解碼器及一位元線解碼器解碼位址線資料以定址記憶胞；一時序控制電路耦接至一輸入選擇器及一輸出選擇器；2^P個m位元輸入驅動單元耦接至時序控制電路及位元線解碼器；2^P個m位元資料拴鎖單元耦接至輸入選擇器及分別耦接至2^P個m位元輸入驅動單元，以致能其中一個m位元資料拴鎖單元，其中，時序控制電路致能2^P個m位元輸入驅動單元；2^P個m位元感應放大暨資料拴鎖單元耦接至時序控制電路及位元線解碼器，其中，時序控制電路致能2^P個m位元感應放大暨資料拴鎖單元；2^P個m位元輸出驅動單元耦接至輸出選擇器及分別耦接至2^P個m位元感應放大暨資料拴鎖單元，以致能其中一個m位元輸出驅動單元。

Description

靜態隨機存取記憶體系統及其資料讀寫方法

本發明係關於一種靜態隨機存取記憶體系統，尤指一種具省電功能之靜態隨機存取記憶體系統及其資料讀寫方法。

靜態隨機存取記憶體(Static Random Access Memory，SRAM)由於具有速度快、效能高之特性，故廣泛應用於需要高速存取的環境中，例如，處理器內的快取記憶體、硬碟連接介面的緩衝器、或是網通設備的存取應用。如圖1所示為一習知靜態隨機存取記憶體系統的架構圖，其中，靜態隨機存取記憶體系統由一記憶胞矩陣(cell array)101、一字元線解碼器(word line decoder)102、一位元線解碼器(bit line decoder)103、一位址拴鎖器(address latch)104、一時序控制電路(timing control circuit)105、一個2位元輸入驅動單元(input driver)106、一個2位元資料拴鎖單元(data latch)107、一個2位元感應放大暨資料拴鎖單元(sense amplifier & data latch)108、和一個2位元輸出驅動單元(output driver)109所構成。

如圖1所示，記憶胞矩陣101由呈矩陣排列的複數個記憶胞1011(圖中以一虛線方框表示一記憶胞)所構成；位址拴鎖器104 拴鎖住用以定址記憶胞1011的n+k條位址線(A₀,A₁,A₂...A_n+k-1)資料；時序控制電路105提供讀/寫記憶胞矩陣101的控制信號；字元線解碼器102耦接至位址拴鎖器104及時序控制電路105，用以根據時序控制電路105之控制信號將n條位址線資料解碼以定址一特定之字元線1021；位元線解碼器103耦接至位址拴鎖器104及時序控制電路105，用以根據時序控制電路105之控制信號將k條位址線資料解碼以定址至少一特定之位元線1031，於此示例中為定址兩條位元線1031，且配合字元線解碼器102所定址之字元線1021，即可定址出欲讀/寫之記憶胞1011。

前述2位元資料拴鎖單元107耦接至時序控制電路105及2位元輸入驅動單元106，以根據時序控制電路105之控制信號，拴鎖住2位元輸入資料D_IN0,D_IN1；2位元輸入驅動單元106耦接至時序控制電路105及位元線解碼器103，以根據時序控制電路105之控制信號，將拴鎖於資料拴鎖單元107的輸入資料D_IN0,D_IN1經由位元線解碼器103寫入被定址之2個記憶胞1011。

前述2位元感應放大暨資料拴鎖單元108耦接至時序控制電路105及位元線解碼器103，以根據時序控制電路105之控制信號，由被定址之2個記憶胞1011讀出並拴鎖住2位元輸出資料；2位元輸出驅動單元109耦接至時序控制電路105及2位元感應放大暨資料拴鎖單元108，以根據時序控制電路105之控制信號，輸出拴鎖於2位元感應放大暨資料拴鎖單元108中之輸出資料D_OUT0,D_OUT1。

以前述習知之靜態隨機存取記憶體系統示例，一併參照圖2之讀/寫週期時序圖。在一寫入週期1(W1)時，位址線資料(Addr)由字元線解碼器102及位元線解碼器103進行解碼以定址欲寫入之記憶 胞1011，其中，被定址到的字元線10211被開啟，使得所有在此字元線10211上的2^k×2個記憶胞1011皆被放電。而時序控制電路105以控制線(E1)致能2位元輸入驅動單元106、及以控制線(E3)致能2位元資料拴鎖單元107，使得2位元輸入資料D_IN0,D_IN1被拴鎖至2位元資料拴鎖單元107，再以2位元輸入驅動單元106經由位元線解碼器103寫至被定址的字元線10211上的兩個記憶胞10111,10112，而完成寫入之操作。

同樣地，在下一寫入週期2(W2)時，位址線資料(Addr)由字元線解碼器102及位元線解碼器103進行解碼以定址欲寫入之記憶胞1011，其中，被定址到的字元線10211被開啟，使得所有在此字元線10211上的2^k×2個記憶胞1011皆被放電。而時序控制電路105以控制線(E1)致能2位元輸入驅動單元106、及以控制線(E3)致能2位元資料拴鎖單元107，使得2位元輸入資料D_IN0,D_IN1被拴鎖至2位元資料拴鎖單元107，再以2位元輸入驅動單元106經由位元線解碼器103寫至被定址的字元線10211上的兩個記憶胞10113,10114，而完成寫入之操作。

由上述之寫入操作可知，在每一寫入週期，皆需開啟一條字元線1021並使所有在此字元線1021上的2^k×2個記憶胞1011皆被放電，但實際上卻只寫入兩個記憶胞1011之資料，而其餘(2^k-1)×2個記憶胞1011皆沒有進行資料之寫入，此將導致嚴重之電能浪費。

而在一讀取週期1(R1)時，位址線資料(Addr)由字元線解碼器102及位元線解碼器103進行解碼以定址欲讀取之記憶胞1011，其中，被定址到字元線10211被開啟，使得所有在此字元線10211上的2^k×2個記憶胞1011皆被放電。而時序控制電路105以控制線(E2) 致能2位元感應放大暨資料拴鎖單元108、及以控制線(E4)致能2位元輸出驅動單元109，以使得2位元輸出資料由被定址之記憶胞10111,10112讀出並拴鎖至2位元感應放大暨資料拴鎖單元108，再以2位元輸出驅動單元109輸出拴鎖於感應放大暨資料拴鎖單元108中之輸出資料D_OUT0,D_OUT1，而完成讀取之操作。

同樣地，在下一讀取週期2(R2)時，位址線資料(Addr)由字元線解碼器102及位元線解碼器103進行解碼以定址欲讀取之記憶胞1011，其中，被定址到字元線10211被開啟，使得所有在此字元線10211上的2^k×2個記憶胞1011皆被放電。而時序控制電路105以控制線(E2)致能2位元感應放大暨資料拴鎖單元108、及以控制線(E4)致能2位元輸出驅動單元109，以使得2位元出資料由定址之記憶胞10113,10114讀出並拴鎖至2位元感應放大暨資料拴鎖單元108，再以2位元輸出驅動單元109輸出拴鎖於感應放大暨資料拴鎖單元108中之輸出資料D_OUT0,D_OUT1，而完成讀取之操作。

由上述之讀取操作可知，在每一讀取週期，皆需開啟一條字元線1021並使所有在此字元線1021上的2^k×2個記憶胞1011皆被放電，但實際上卻只讀取兩個記憶胞1011之資料，而其餘(2^k-1)×2個記憶胞1011皆沒有進行資料之讀取，此將導致嚴重之電能浪費。

因此，習知之靜態隨機存取記憶體在讀/寫操作上會產生功耗的浪費，實難以滿足現今電子裝置對於低耗電的要求，而仍有予以改善之必要。

本發明之目的主要係在提供一種靜態隨機存取記憶體系統，其藉由預存大量讀/寫資料，再分時處理，以有效減少功耗的浪費。

依據本發明之一觀點，本發明提出一種靜態隨機存取記憶體系統，包含：一記憶胞矩陣，包含呈矩陣排列的複數個記憶胞；一字元線解碼器及一位元線解碼器，解碼位址線資料以定址記憶胞；一時序控制電路；一輸入選擇器及一輸出選擇器，耦接至時序控制電路；2^P個m位元輸入驅動單元，耦接至時序控制電路及位元線解碼器，其中，P及m皆為大於1之正整數；2^P個m位元資料拴鎖單元，耦接至輸入選擇器及分別耦接至2^P個m位元輸入驅動單元，以根據輸入選擇器的選擇來致能其中一個m位元資料拴鎖單元來進行資料拴鎖，其中，時序控制電路致能2^P個m位元輸入驅動單元來進行資料寫入；2^P個m位元感應放大暨資料拴鎖單元，耦接至時序控制電路及位元線解碼器，其中，時序控制電路致能2^P個m位元感應放大暨資料拴鎖單元來進行資料拴鎖；2^P個m位元輸出驅動單元，耦接至輸出選擇器及分別耦接至2^P個m位元感應放大暨資料拴鎖單元，以根據輸出選擇器的選擇來致能其中一個m位元輸出驅動單元來進行資料輸出。

依據本發明之另一觀點，本發明提出一種靜態隨機存取記憶體系統的寫入方法，包含2^P個寫入週期，其中，於第一至第2^P-1寫入週期中之任一週期中，時序控制電路致能一個m位元資料拴鎖單元，以使得m位元輸入資料被拴鎖至對應之m位元資料拴鎖單元；於第2^P寫入週期中，時序控制電路控制輸入選擇器以致能一個m位元資料拴鎖單元，使得m位元輸入資料被拴鎖至對應之m位元資料拴鎖單元，且時序控制電路致能2^P個m位元輸入驅動單元，使得2^P個m位元輸入驅動單元分別將拴鎖於2^P個m位元資料拴鎖單元中的2^P個m位元 輸入資料寫至被定址之2^P×m個記憶胞。

依據本發明之再一觀點，本發明提出一種靜態隨機存取記憶體系統的讀取方法，包含2^P個讀取週期，其中，於第一讀取週期中，時序控制電路致能2^P個m位元感應放大暨資料拴鎖單元，以將被定址之2^P×m個記憶胞的資料一次讀出並拴鎖於2^P個m位元感應放大暨資料拴鎖單元；且時序控制電路控制輸出選擇器以致能一個m位元輸出驅動單元，來輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元中的m位元輸出資料，於第二至第2^P讀取週期之任一週期中，時序控制電路控制輸出選擇器以致能一個m位元輸出驅動單元，來輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元中的m位元輸出資料。

以上概述與接下來的詳細說明皆為示範性質，是為了進一步說明本發明的申請專利範圍，而有關本發明的其他目的與優點，將在後續的說明與圖式加以闡述。

101:記憶胞矩陣

102:字元線解碼器

103:位元線解碼器

104:位址拴鎖器

105:時序控制電路

106:2位元輸入驅動單元

107:2位元資料拴鎖單元

108:2位元感應放大暨資料拴鎖單元

109:2位元輸出驅動單元

1011,10111,10112,10113,10114:記憶胞

1021,10211:字元線

1031:位元線

301:記憶胞矩陣

302:字元線解碼器

303:位元線解碼器

304:位址拴鎖器

305:時序控制電路

306:m位元輸入驅動單元

307,307-1,307-2,307-2^P:m位元資料拴鎖單元

308:m位元感應放大暨資料拴鎖單元

309,309-1,309-2,309-2^P:m位元輸出驅動單元

311:輸入選擇器

312:輸出選擇器

3011:記憶胞

3021,30211:字元線

3031:位元線

圖1為習知靜態隨機存取記憶體系統的架構圖。

圖2為習知靜態隨機存取記憶體系統的讀/寫週期時序圖。

圖3為依據本發明一實施例的靜態隨機存取記憶體系統的架構圖。

圖4為本發明之靜態隨機存取記憶體系統的讀/寫週期時序圖。

圖5為依據本發明另一實施例的靜態隨機存取記憶體系統的架構圖。

為了使本發明的目的、技術方案及優點更加清楚明白，以 下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。

圖3是本發明一實施例之靜態隨機存取記憶體系統的架構圖，如圖所示，靜態隨機存取記憶體系統包括一記憶胞矩陣301、一字元線解碼器302、一位元線解碼器303、一位址拴鎖器304、一時序控制電路305、2^P個m位元輸入驅動單元306、2^P個m位元資料拴鎖單元307、2^P個m位元感應放大暨資料拴鎖單元308、2^P個m位元輸出驅動單元309、一輸入選擇器311、及一輸出選擇器312，其中，p及m皆為大於1之正整數。

如圖3所示，記憶胞矩陣301包含呈矩陣排列的複數個記憶胞3011(圖中以一虛線方框表示一記憶胞)；位址拴鎖器304拴鎖住用以定址記憶胞3011的n+k+p條位址線(A₀,A₁,A₂...A_n+k+p-1)資料；時序控制電路305提供讀/寫記憶胞矩陣301的控制信號；字元線解碼器302耦接至位址拴鎖器304及時序控制電路305，用以根據時序控制電路305之控制信號將n條位址線資料解碼以定址一條特定之字元線3021；位元線解碼器303耦接至位址拴鎖器304及時序控制電路305，用以根據時序控制電路305之控制信號將k條位址線資料解碼並配合p條位址線資料的選擇以定址2^P×m條位元線3031，且配合字元線解碼器302所定址之字元線3021，即可定址出欲讀/寫之記憶胞3011。

前述輸入選擇器311耦接至時序控制電路305，以根據時序控制電路305的控制信號來進行切換選擇，2^P個m位元資料拴鎖單元307耦接至輸入選擇器311及分別耦接至2^P個m位元輸入驅動單元306，以根據輸入選擇器311的選擇來致能其中一個m位元資料拴鎖單元307以拴鎖住m位元輸入資料D_IN；2^P個m位元輸入驅動單元306 耦接至時序控制電路305及位元線解碼器303，依此，時序控制電路305可以一控制線(E1)耦接並致能所有2^P個m位元輸入驅動單元306，並根據時序控制電路305之控制信號，將拴鎖於2^P個m位元資料拴鎖單元307的2^P個m位元輸入資料D_IN經由位元線解碼器303寫入定址之記憶胞3011。

前述輸出選擇器312耦接至時序控制電路305，以根據時序控制電路305的控制信號來進行切換選擇，2^P個m位元感應放大暨資料拴鎖單元308耦接至時序控制電路305及位元線解碼器303，依此，時序控制電路305可以一控制線(E2)耦接並致能所有2^P個m位元感應放大暨資料拴鎖單元308，據以根據時序控制電路305之控制信號，將被定址之2^P×m個記憶胞3011經由該位元線解碼器303讀出並拴鎖住2^P個m位元輸出資料；2^P個m位元輸出驅動單元309耦接至輸出選擇器312及分別耦接至2^P個m位元感應放大暨資料拴鎖單元308，以根據輸出選擇器312的選擇來致能其中一個m位元輸出驅動單元309以輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元308中之m位元輸出資料D_OUT。

於圖3中顯示該輸入選擇器311及該輸出選擇器312是獨立的電路元件，但在實際之製作上，輸入選擇器311或輸出選擇器312可整合於該時序控制電路305中，或輸入選擇器311及輸出選擇器312兩者皆是整合於該時序控制電路305中，本發明不以此為限。

以前述本發明之靜態隨機存取記憶體系統，一併參照圖4之讀寫週期時序圖。在一寫入週期1(W1)時，位址線資料(Addr)由位址拴鎖器304所拴鎖住，時序控制電路305根據位址線資料以控制線(ES3)控制輸入選擇器311切換選擇(E3-1)以致能一個m位元資料拴鎖 單元307-1，以使得m位元輸入資料D_IN被拴鎖至該m位元資料拴鎖單元307-1。接著，在下一寫入週期2(W2)時，位址線資料(Addr)由位址拴鎖器304所拴鎖住，時序控制電路305根據位址線資料以控制線(ES3)控制輸入選擇器311切換選擇(E3-2)以致能一個m位元之資料拴鎖單元307-2，以使得m位元輸入資料D_IN被拴鎖至該m位元資料拴鎖單元307-2。而寫入週期3至寫入週期2^P-1和上述寫入週期1、2亦是相似，故在此不再贅述。

在寫入週期2^P(W2^P)時，位址線資料(Addr)由位址拴鎖器304所拴鎖住，並由字元線解碼器302及位元線解碼器303進行解碼以定址欲寫入之記憶胞3011，其中，被定址到的字元線30211被開啟，使得所有在此字元線30211上的2^k×2^P×m個記憶胞3011皆被放電，時序控制電路305根據位址線資料以控制線(ES3)控制輸入選擇器311切換選擇(E3-2^P)以致能一個m位元資料拴鎖單元307-2^P，使得m位元輸入資料D_IN被拴鎖至該m位元資料拴鎖單元307-2^P。此時，時序控制電路305以控制線(E1)致能2^P個m位元輸入驅動單元306，使得2^P個m位元輸入驅動單元306分別將拴鎖於2^P個m位元資料拴鎖單元307中的2^P個m位元輸入資料D_IN經由位元線解碼器303寫至被定址的字元線30211上的2^P×m個記憶胞3011，而完成寫入之操作。

由上述之寫入操作可知，本發明在2^P個寫入週期中，是先分別將P筆資料予以暫存，而只有在最後之寫入週期2^P時，才一次將所暫存的大筆資料(2^P個m位元之輸入資料D_IN)寫入至被定址的2^P×m個記憶胞3011，因此，雖開啟的字元線3021上的2^(K+P)×m個記憶胞3011皆被放電，但其中寫入了2^P×m個記憶胞3011之資料，減少了前面2^P-1次開啟字元線3021的放電，故能有效避免電能的浪費。

而在一讀取週期1(R1)時，位址線資料(Addr)由位址拴鎖器304所拴鎖住，並由字元線解碼器302及位元線解碼器303進行解碼以定址欲讀取之2^P×m個記憶胞3011，其中，被定址到字元線30211被開啟，使得所有在此字元線30211上的2^(K+P)×m個記憶胞3011皆被放電；時序控制電路305以控制線(E2)致能2^P個m位元感應放大暨資料拴鎖單元308，以將被定址到的字元線30211上的2^P×m個記憶胞3011的資料一次讀出並拴鎖於2^P個m位元感應放大暨資料拴鎖單元308；時序控制電路305根據位址線資料以控制線(ES4)控制輸出選擇器312切換選擇(E4-1)以致能一個m位元輸出驅動單元309-1，來輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元308中之m位元輸出資料D_OUT。

接著，在下一讀取週期2(R2)時，時序控制電路305根據位址線資料以控制線(ES4)控制輸出選擇器312切換選擇(E4-2)以致能一個m位元輸出驅動單元309-2，來輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元308中之m位元輸出資料D_OUT，讀取週期3至讀取週期2^P-1亦是和上述讀取週期2相似，故在此不再贅述，直至讀取週期2^P時，時序控制電路305根據位址線資料以控制線(ES4)控制輸出選擇器312切換選擇(E4-2^P)以致能一個m位元之輸出驅動單元309-2^P，來輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元308中之m位元之輸出資料D_OUT，而完成讀取之操作。

由上述之讀取操作可知，本發明在2^P個讀取週期中，是在第一次讀取週期中就一次讀出所欲讀取的大筆資料(2^P個m位元之輸 出資料D_OUT)，並先將其暫存至2^P個m位元感應放大暨資料拴鎖單元308，以在2^P個讀取週期中分別依序輸出m位元之輸出資料Dout。因此，在第一次讀取週期中，雖開啟的字元線3021上的2^(K+P)×m個記憶胞3011皆被放電，但其中讀取了2^P×m個記憶胞3011之資料，減少了後面2^P-1次讀取周期開啟字元線3021的放電，故能有效避免電能的浪費。

圖5係本發明之靜態隨機存取記憶體系統的另一實施例的架構圖，其與前一實施例之差異在於：時序控制電路305是以2^P條控制線(E1-1,E1-2,...E1-2^P)分別耦接2^P個m位元輸入驅動單元306，及時序控制電路305是以2^P條控制線(E2-1,E2-2,...E2-2^P)分別耦接2^P個m位元感應放大暨資料拴鎖單元308。以此架構，在寫入週期時，時序控制電路305當可以2^P條控制線(E1-1,E1-2,...E1-2^P)同時致能2^P個m位元輸入驅動單元306，而進行與前一實施例相同之寫入操作；在讀取週期時，時序控制電路305亦當可以2^P條控制線(E2-1,E2-2,...E2-2^P)同時致能2^P個m位元感應放大暨資料拴鎖單元308，而進行與前一實施例相同之讀取操作。除此之外，以此架構，在寫入週期時，時序控制電路305可僅以一條控制線(例如E1-1)致能一個m位元輸入驅動單元306，而進行與習知靜態隨機存取記憶體系統相同之寫入操作；在讀取週期時，時序控制電路305亦可僅以一條控制線(例如E2-1)致能一個m位元感應放大暨資料拴鎖單元308，而進行與習知靜態隨機存取記憶體系統相同之讀取操作，因此達成可切換於省電模式及傳統模式之功效。

上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。

301:記憶胞矩陣

302:字元線解碼器

303:位元線解碼器

304:位址拴鎖器

305:時序控制電路

306:m位元輸入驅動單元

307,307-1,307-2,307-2^P:m位元資料拴鎖單元

308:m位元感應放大暨資料拴鎖單元

309,309-1,309-2,309-2^P:m位元輸出驅動單元

311:輸入選擇器

312:輸出選擇器

3011:記憶胞

3021,30211:字元線

3031:位元線

Claims (11)

1. 一種靜態隨機存取記憶體系統，包含：一記憶胞矩陣，包含呈矩陣排列的複數個記憶胞；一字元線解碼器及一位元線解碼器，解碼位址線資料以定址記憶胞；一時序控制電路；一輸入選擇器及一輸出選擇器，耦接至該時序控制電路；2^P個m位元輸入驅動單元，耦接至該時序控制電路及該位元線解碼器，其中，P及m皆為大於1之正整數；2^P個m位元資料拴鎖單元，耦接至該輸入選擇器及分別耦接至該2^P個m位元輸入驅動單元，以根據該輸入選擇器的選擇來致能其中一個m位元資料拴鎖單元來進行資料拴鎖，其中，該時序控制電路致能該2^P個m位元輸入驅動單元來進行資料寫入；2^P個m位元感應放大暨資料拴鎖單元，耦接至該時序控制電路及該位元線解碼器，其中，該時序控制電路致能該2^P個m位元感應放大暨資料拴鎖單元來進行資料拴鎖；以及2^P個m位元輸出驅動單元，耦接至該輸出選擇器及分別耦接至該2^P個m位元感應放大暨資料拴鎖單元，以根據該輸出選擇器的選擇來致能其中一個m位元輸出驅動單元來進行資料輸出。
2. 如申請專利範圍第1項所述之靜態隨機存取記憶體系統，其中，該輸入選擇器選擇致能其中一個m位元資料拴鎖單元是拴鎖住m位元輸入資料。
3. 如申請專利範圍第2項所述之靜態隨機存取記憶體系統，其中，該時序控制電路致能該2^P個m位元輸入驅動單元是將拴鎖於 該2^P個m位元資料拴鎖單元中的2^P個m位元輸入資料經由該位元線解碼器寫入被定址之記憶胞。
4. 如申請專利範圍第1項所述之靜態隨機存取記憶體系統，其中，該時序控制電路致能該2^P個m位元感應放大暨資料拴鎖單元是將被定址之記憶胞經由該位元線解碼器讀出以拴鎖住2^P個m位元輸出資料。
5. 如申請專利範圍第4項所述之靜態隨機存取記憶體系統，其中，該輸出選擇器選擇致能其中一個m位元輸出驅動單元是輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元中之m位元輸出資料。
6. 如申請專利範圍第1項所述之靜態隨機存取記憶體系統，其中，該時序控制電路是以一控制線耦接該2^P個m位元輸入驅動單元，及該時序控制電路是以一控制線耦接該2^P個m位元感應放大暨資料拴鎖單元。
7. 如申請專利範圍第1項所述之靜態隨機存取記憶體系統，其中，該時序控制電路是以2^P條控制線分別耦接該2^P個m位元輸入驅動單元，及該時序控制電路是以2^P條控制線分別耦接該2^P個m位元感應放大暨資料拴鎖單元。
8. 如申請專利範圍第1項所述之靜態隨機存取記憶體系統，其中，該輸入選擇器及該輸出選擇器其中之一或兩者皆是整合於該時序控制電路中。
9. 如申請專利範圍第1項所述之靜態隨機存取記憶體系統，更包含一位址拴鎖器，其拴鎖住用以定址記憶胞的位址線資料。
10. 一種使用如申請專利範圍第1項所述之靜態隨機存取記憶體系統的寫入方法，包含2^P個寫入週期，其中， 於第一至第(2^P-1)寫入週期中之任一週期中，該時序控制電路控制該輸入選擇器以致能一個m位元資料拴鎖單元，以使得m位元輸入資料被拴鎖至對應之m位元資料拴鎖單元；以及於第2^P寫入週期中，該時序控制電路控制該輸入選擇器以致能一個m位元資料拴鎖單元，使得m位元輸入資料被拴鎖至對應之m位元資料拴鎖單元，且該時序控制電路致能該2^P個m位元輸入驅動單元，使得該2^P個m位元輸入驅動單元分別將拴鎖於該2^P個m位元資料拴鎖單元中的2^P個m位元輸入資料寫至被定址之2^P×m個記憶胞。
11. 一種使用如申請專利範圍第1項所述之靜態隨機存取記憶體系統的讀取方法，包含2^P個讀取週期，其中，於第一讀取週期中，該時序控制電路致能該2^P個m位元感應放大暨資料拴鎖單元，以將被定址之2^P×m個記憶胞的資料一次讀出並拴鎖於該2^P個m位元感應放大暨資料拴鎖單元，且該時序控制電路控制該輸出選擇器以致能一個m位元輸出驅動單元，來輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元中的m位元輸出資料；以及於第二至第2^P讀取週期之任一週期中，該時序控制電路控制該輸出選擇器以致能一個m位元輸出驅動單元，來輸出拴鎖於對應之m位元感應放大暨資料拴鎖單元中的m位元輸出資料。

Images