CN117831582A - 一种基于磁性随机存取存储器的缓存地址电路 - Google Patents

Abstract

本申请公开了一种基于磁性随机存取存储器的缓存地址电路，该电路包括：译码器、磁性随机存取存储器阵列以及多个三态门；磁性随机存取存储器阵列可以分级存储标签，译码器对标签里的通路进行选择，对请求地址的标签进行分级比较，然后将分级比较后得到的命中信号发送给三态门，三态门可被命中信号激活，将命中信号所对应的路的缓存数据发送到总线上。本申请不需要对所有地址的标签进行读取和比较，减少了读取次数，降低了访问缓存地址电路时误读数据的概率，提高了缓存地址电路的数据可靠性；且可省去大量不必要的比较操作，降低了缓存地址电路的功耗。本申请可减少对静态随机存取存储器的读取次数，可广泛应用于计算机系统存储技术领域。

Description

一种基于磁性随机存取存储器的缓存地址电路

技术领域

本申请涉及计算机系统存储技术领域，尤其涉及一种基于磁性随机存取存储器的缓存地址电路。

背景技术

随着工艺的发展，计算机处理器具有越来越高的频率和运行速度，而主存储器由于为了兼顾存储容量和功耗，频率提升和读取速度落后于处理器。缓存的发明的主要是为了解决计算机处理器和主存储器之间的速度差异，其作为临时存储器，位于处理器和主存储器之间，用于存储处理器经常访问的数据和指令，进而大大提高计算机系统的性能。

缓存是计算机体系结构中不可或缺的一个模块，在过去的几十年里，静态随机存取存储器一直是构成缓存的主要存储器，因具有较快的读取速度和可靠性。但随着工艺尺度的不断缩小，静态随机存取存储器的劣势开始被放大，如大漏电流和可靠性下降。磁性随机存取存储器(Magnetic Random-Access Memory，MRAM)具备非易失性、低泄漏功率和高耐久性等特点，然而由于材料、结构和工艺技术的限制，现有的磁性随机存取存储器还存在易误读误写的问题。

发明内容

本申请实施例的主要目的在于提出一种基于磁性随机存取存储器的缓存地址电路，以减少对磁性随机存取存储器的读取次数，进而降低误读概率，提高缓存地址电路的数据可靠性。

为实现上述目的，本申请实施例的一方面提出了一种基于磁性随机存取存储器的缓存地址电路，所述电路包括：译码器、磁性随机存取存储器阵列以及多个三态门；

其中，所述磁性随机存取存储器阵列，用于分级存储标签；

所述译码器，用于选择磁性随机存取存储器阵列中存储的所述标签；

所述三态门，用于接收所述磁性随机存取存储器阵列各路所述标签输出的命中信号，并将所述命中信号对应的路的缓存数据发送到总线上。

在一些实施例中，所述磁性随机存取存储器阵列包括多个磁性随机存取存储器单元、多个寄存器以及缓冲器；

其中，所述磁性随机存取存储器单元，用于存储所述标签；

所述缓冲器，用于充电后输出高电平；

所述寄存器，用于当请求的所述标签与所述译码器选择的所述标签匹配时，输出高电平。

在一些实施例中，所述磁性随机存取存储器阵列包括多组阵元电路；

其中，每组所述阵元电路包括多路单元电路，每路所述单元电路包括多级单元子电路，每级所述单元子电路包括多个所述磁性随机存取存储器单元；

每路所述单元电路中的各级所述单元子电路存在先后顺序，每级所述单元子电路的输出端与一个所述寄存器的输入端连接；最后一级所述单元子电路对应的所述寄存器作为终点寄存器，每个所述终点寄存器的输出端与一个所述三态门连接，除所述终点寄存器外的其余各个所述寄存器的输出端与对应下一级所述单元子电路的输入端连接。

在一些实施例中，每个所述缓冲器的输入端与每路所述单元电路最后一级所述单元子电路的输出端连接，每个所述缓冲器的输出端与一个所述终点寄存器的输入端连接，每个所述终点寄存器的输出端与一个所述三态门连接。

在一些实施例中，每个所述磁性随机存取存储器单元包括多个自旋轨道力矩磁性隧道结和多个晶体管；

其中，所述自旋轨道力矩磁性隧道结，用于存储所述标签；

所述晶体管，用于控制所述自旋轨道力矩磁性隧道结的读写。

在一些实施例中，每个所述磁性随机存取存储器单元包括第一自旋轨道力矩磁性隧道结、第二自旋轨道力矩磁性隧道结、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，各个所述晶体管均采用NMOS管；

其中，所述第一晶体管的栅极与第一读字线连接，漏极与所述磁性随机存取存储器单元的输入端连接，源极与所述第一自旋轨道力矩磁性隧道结的第一端口连接；

所述第二晶体管的栅极与第二读字线连接，漏极与所述磁性随机存取存储器单元的输入端连接，源极与所述第二自旋轨道力矩磁性隧道结的第一端口连接；

所述第三晶体管、所述第四晶体管以及所述第五晶体管的栅极均与写字线连接；所述第三晶体管的漏极与位线连接，源极与所述磁性随机存取存储器单元的输出端连接；所述第四晶体管的漏极与所述第一自旋轨道力矩磁性隧道结的第一端口连接，源极与源线连接；所述第五晶体管的漏极与所述第二自旋轨道力矩磁性隧道结的第二端口连接，源极与所述源线连接；

所述磁性随机存取存储器单元的输出端与所述第一自旋轨道力矩磁性隧道结的第二端口和所述第二自旋轨道力矩磁性隧道结的第一端口连接。

在一些实施例中，所述译码器包括组译码器和标签译码器；

所述组译码器，用于从各组所述阵元电路中根据请求地址选择一组所述阵元电路作为目标阵元电路；

所述标签译码器，用于选通所述目标阵元电路中目标标签对应的自旋轨道力矩磁性隧道结；其中，所述目标标签为所述请求地址中所请求的所述标签，所述磁性随机存取存储器单元包括多个所述自旋轨道力矩磁性隧道结。

在一些实施例中，所述磁性随机存取存储器阵列包括多组阵元电路；

其中，每组所述阵元电路包括8路所述单元电路，每路所述单元电路包括4级所述单元子电路，每级所述单元子电路包括8个所述磁性随机存取存储器单元；

各个所述寄存器均采用8位寄存器。

为实现上述目的，本申请实施例的另一方面提出了一种电路系统，所述电路系统包括如前述的一种基于磁性随机存取存储器的缓存地址电路。

为实现上述目的，本申请实施例的另一方面提出了一种电子设备，所述电子设备包括处理器和缓存器，所述缓存器包括如前述的一种基于磁性随机存取存储器的缓存地址电路。

本申请实施例至少包括以下有益效果：

本申请的磁性随机存取存储器阵列可以分级存储标签，当译码器选择标签访问缓存地址电路时，对请求地址的标签进行分级比较，然后将分级比较得到的命中信号发送给三态门，进而决定是否将缓存数据发送到总线上。此方案不需要对所有地址的标签进行读取和比较，减少了读取次数，进而降低了访问缓存地址电路时误读数据的概率，提高了缓存地址电路的数据可靠性；而且，对标签进行分级比较可以省去大量不必要的比较操作，大大降低了缓存地址电路的功耗。

附图说明

图1为本申请实施例提供的一种自旋轨道力矩磁性隧道结的示例结构图；

图2为本申请实施例提供的一种基于磁性随机存取存储器的缓存地址电路的示例结构图；

图3为本申请实施例提供的MRAM单元的示例结构图及读写的工作原理图；

图4为本申请实施例提供的MRAM阵列中第一级单元子电路的结构图；

图5为本申请实施例提供的缓存地址电路工作时的信号仿真波形图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请实施例相一致的所有实施方式，它们仅是与如所附权利要求书中所详述的、本申请实施例的一些方面相一致的装置和方法的例子。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种概念，但除非特别说明，这些概念不受这些术语限制。这些术语仅用于将一个概念与另一个概念区分。例如，在不脱离本申请实施例范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“若”、“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

本申请所使用的术语“至少一个”、“多个”、“每个”、“任一”等，至少一个包括一个、两个或两个以上，多个包括两个或两个以上，每个是指对应的多个中的每一个，任一是指多个中的任意一个。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。

在对本申请实施例进行详细说明之前，首先对本申请实施例中涉及的部分名词和术语进行说明，本申请实施例中涉及的名词和术语适用于如下的解释：

自旋轨道力矩磁性隧道结：SOT-MTJ(Spin Orbit Torque-Magnetic TunnelJunction)为一个四层结构的电子器件，其具体结构可参照图1，由上至下分别为：自由层、氧化层、参考层和重金属层。自由层用来存储信息，其磁化方向可通过写电流切换，参考层的磁化方向是固定的。自由层的磁化方向和参考层相同时称为平行态(Parallel State,P)，反之则称为反平行态(Anti-parallel State,AP)。P态和AP态时SOT-MTJ分别呈现出低电阻和高电阻的状态，可以用来表示数字电路中二进制的“0”和“1”。SOT-MTJ是一个三端口器件，有三个对外接口a、b和c，在本申请实施例中，a、b和c端口可以依次对应SOT-MTJ的第一端口、第二端口和第三端口。对于写入操作，写电流流过重金属层，根据写电流的方向(即电流从a流向b，或电流从b流向a)，SOT-MTJ分别转换为P态和AP态。对于读取操作，SOT-MTJ可等效为电阻，读电流依次流过自由层、氧化层、参考层和重金属层(即电流从c流向a，或电流从c流向b)，根据读电流的大小，即可得到SOT-MTJ等效电阻的大小，继而得到SOT-MTJ所存储的数据。

读写数据在访问缓存地址电路(为方便描述，本申请实施例中的缓存地址电路可以简称为缓存)的过程中尤为关键，因为在每一次访问缓存时，都需要对目标缓存组内的所有路的标签进行读出和比较，只有存在其中一路标签的每一位都与请求地址中的标签相同，才表示命中缓存，继而对缓存下一步操作。对标签的频繁使用和读取会大大增加磁性随机存取存储器的误读概率。因此，为了进一步提高基于磁性随机存取存储器的缓存地址电路的数据可靠性，还需针对其易误读误写的缺陷进一步设计缓存地址电路的结构和读取方法。

有鉴于此，本申请实施例提供了一种基于磁性随机存取存储器的缓存地址电路，该缓存地址电路可以包括：译码器、磁性随机存取存储器阵列以及多个三态门。本申请的磁性随机存取存储器阵列可以分级存储标签，当译码器选择标签访问缓存地址电路时，对请求地址的标签进行分级比较，然后将分级比较得到的命中/未命中信号发送给三态门，进而决定是否将缓存数据发送到总线上。此方案不需要对所有地址的标签进行读取和比较，减少了读取次数，进而降低了访问缓存地址电路时误读数据的概率，提高了缓存地址电路的数据可靠性。

参照图2，本申请实施例提供了一种基于磁性随机存取存储器的缓存地址电路的示例结构图，需要说明的是，图2所示的电路仅为本申请实施例的一个可选电路结构，图2不构成对本申请的限定。

本申请实施例的缓存地址电路可以包括：译码器、磁性随机存取存储器阵列以及多个三态门；

其中，所述磁性随机存取存储器阵列，用于分级存储标签；

所述译码器，用于选择磁性随机存取存储器阵列中存储的所述标签；

所述三态门，用于接收所述磁性随机存取存储器阵列各路所述标签输出的命中信号，并将所述命中信号对应的路的缓存数据发送到总线上。

具体地，三态门可以用于接收磁性随机存取存储器阵列(简称MRAM阵列)发出的命中/未命中信号，三态门可被命中信号激活，并将命中信号所对应的路的缓存数据发送到总线上。

进一步地，所述磁性随机存取存储器阵列包括多个磁性随机存取存储器单元、多个寄存器以及缓冲器；

其中，所述磁性随机存取存储器单元，用于存储所述标签；

所述缓冲器，用于充电后输出高电平；

所述寄存器，用于当请求的所述标签与所述译码器选择的所述标签匹配时，输出高电平。

具体地，本实施例中的缓冲器可以由两个级联的反相器构成。

接下来，对磁性随机存取存储器阵列作更进一步的说明，所述磁性随机存取存储器阵列包括多组阵元电路；

其中，每组所述阵元电路包括多路单元电路，每路所述单元电路包括多级单元子电路，每级所述单元子电路包括多个所述磁性随机存取存储器单元；

每路所述单元电路中的各级所述单元子电路存在先后顺序，每级所述单元子电路的输出端与一个所述寄存器的输入端连接；最后一级所述单元子电路对应的所述寄存器作为终点寄存器，每个所述终点寄存器的输出端与一个所述三态门连接，除所述终点寄存器外的其余各个所述寄存器的输出端与对应下一级所述单元子电路的输入端连接。

作为一种可选的实施方式，每个所述缓冲器的输入端与每路所述单元电路最后一级所述单元子电路的输出端连接，每个所述缓冲器的输出端与一个所述终点寄存器的输入端连接，每个所述终点寄存器的输出端与一个所述三态门连接。

作为一种可选的实施方式，每个所述磁性随机存取存储器单元包括多个自旋轨道力矩磁性隧道结和多个晶体管；

其中，所述自旋轨道力矩磁性隧道结，用于存储所述标签；

所述晶体管，用于控制所述自旋轨道力矩磁性隧道结的读写。

作为一种可选的实施方式，每个所述磁性随机存取存储器单元包括第一自旋轨道力矩磁性隧道结、第二自旋轨道力矩磁性隧道结、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，各个所述晶体管均采用NMOS管；

其中，所述第一晶体管的栅极与第一读字线连接，漏极与所述磁性随机存取存储器单元的输入端连接，源极与所述第一自旋轨道力矩磁性隧道结的第一端口连接；

所述第二晶体管的栅极与第二读字线连接，漏极与所述磁性随机存取存储器单元的输入端连接，源极与所述第二自旋轨道力矩磁性隧道结的第一端口连接；

所述第三晶体管、所述第四晶体管以及所述第五晶体管的栅极均与写字线连接；所述第三晶体管的漏极与位线连接，源极与所述磁性随机存取存储器单元的输出端连接；所述第四晶体管的漏极与所述第一自旋轨道力矩磁性隧道结的第一端口连接，源极与源线连接；所述第五晶体管的漏极与所述第二自旋轨道力矩磁性隧道结的第二端口连接，源极与所述源线连接；

所述磁性随机存取存储器单元的输出端与所述第一自旋轨道力矩磁性隧道结的第二端口和所述第二自旋轨道力矩磁性隧道结的第一端口连接。

作为一种可选的实施方式，所述译码器包括组译码器和标签译码器；

所述组译码器，用于从各组所述阵元电路中根据请求地址选择一组所述阵元电路作为目标阵元电路；

所述标签译码器，用于选通所述目标阵元电路中目标标签对应的自旋轨道力矩磁性隧道结；其中，所述目标标签为所述请求地址中所请求的所述标签，所述磁性随机存取存储器单元包括多个所述自旋轨道力矩磁性隧道结。

作为一种可选的实施方式，所述磁性随机存取存储器阵列包括多组阵元电路；

其中，每组所述阵元电路包括8路所述单元电路，每路所述单元电路包括4级所述单元子电路，每级所述单元子电路包括8个所述磁性随机存取存储器单元；

各个所述寄存器均采用8位寄存器。

接下来，将对本申请实施例的实施方式作具体说明。

首先，对本申请实施例的缓存地址电路的总体结构进行说明，可选地，仍参照图2，该缓存地址电路可以包括译码器、磁性随机存取存储器阵列(简称MRAM阵列)和多个三态门。

其中，译码器可以包括组译码器和标签译码器，组译码器用于从各组阵元电路中根据请求地址选择所需的阵元电路。标签译码器将请求地址中的标签译码为(0，1)或(1，0)格式的二进制组合，用于选通磁性随机存取存储器单元(简称MRAM单元)中的SOT-MTJ。

本实施例的MRAM阵列可以用于存储缓存标签，每组缓存共8路，每路共32位标签，将32位标签分为4级，[7～0]为一级，[15～8]为一级，[23～16]为一级，[31～24]为一级，每级的输出端均连接一个8位寄存器。此举是为了分级比较，只有前一级的标签与请求标签完全匹配，才会触发下一级的比较。如果经过4级比较后，存在某一路的标签与请求标签完全匹配，则会在寄存器3的对应位输出命中信号。

本实施例的三态门可以用于接收MRAM阵列发出的命中信号，并将命中信号所对应路的缓存数据发送到总线上。

然后，对本实施例的MRAM单元进行说明，图3提供了MRAM单元的示例结构图及读写的工作原理图。

本实施例的MRAM单元可以包括两个SOT-MTJ和五个晶体管，分别记为T1～T5。SOT-MTJ可以用于存储数据，两个SOT-MTJ始终保持相反状态，并使用(0，1)的组合表示二进制的0，使用(1，0)的组合表示二进制中的1。晶体管T1～T5用于控制SOT-MTJ的读写，T1～T5均为NMOS。

MRAM单元中各元件的具体连接关系可以包括：T1晶体管的栅极与读字线A连接，漏极与输入端连接，源极与第一个SOT-MTJ的a端口连接；T2晶体管的栅极与读字线B连接，漏极与输入端连接，源极与第二个SOT-MTJ的a端口连接。T3～T5晶体管的栅极均与写字线连接，T3晶体管的漏极与位线连接，源极与输出端连接(输出端同时连接第一个SOT-MTJ的b端口和第二个SOT-MTJ的a端口)；T4晶体管的漏极与第一个SOT-MTJ的a端口连接，源极与源线连接；T5晶体管的漏极与第二个SOT-MTJ的b端口连接，源极与源线连接。

在写入操作中，写字线上施加高电平，与写字线连接的三个晶体管T3～T5打开，位线和源线根据要写入的数据，分别施加高电平与低电平。当要写入0时，位线施加高电平，源线施加低电平，电流从位线流向源线，因此第一个SOT-MTJ的写电流从b流向a，其状态被写为低阻态；第二个SOT-MTJ的写电流从a流向b，其状态被写为高阻态。当要写入的数据为1时，位线施加低电平，源线施加高电平，电流从源线流向位线，因此第一个SOT-MTJ的写电流从a流向b，其状态被写为高阻态，第二个SOT-MTJ的写电流从b流向a，其状态被写为低阻态。

在进行读取操作时，在写字线上施加低电平，晶体管T3～T5关断。同时，读字线A与读字线B上施加的电平相反，使得T1与T2有且只有一个导通。读出电流从输入端口流入，经其中一个SOT-MTJ，从输出端口流出。

为进一步说明本实施例缓存地址电路的结构和工作方式，图4示出了MRAM阵列中第一级单元子电路的结构图。

具体地，本实施例的MRAM阵列可以包括MRAM单元、寄存器以及缓冲器。缓存地址电路的工作方式可以包括：首先，标签译码器对请求标签进行译码，若请求标签为0，则译码为(1，0)，若请求标签为1，则译码为(0，1)。每一位的译码信号对8路标签阵列同时进行控制，译码器的输出分别连接MRAM单元的读字线A和读字线B。若请求标签与第一级单元子电路中缓存的标签匹配，则会选通对应MRAM单元内低阻态的SOT-MTJ，否则会选通对应MRAM单元内高阻态的SOT-MTJ。以此类推，当请求标签的每一位都与缓存内标签匹配时，该路串联的8个MRAM单元均会选通低阻态SOT-MTJ。此时使用充电源对标签阵列进行充电，则匹配度较高的路总会因为较低的等效电阻，拥有更快的充电速度。

本实施例的缓冲器可以由两个级联的反相器构成，连接在每路单元电路的最后一位输出上。因此，拥有较低等效电阻的路总会先充电到反向器的翻转阈值，率先在缓冲器输出端输出高电平信号。

本实施例的8位寄存器连接在缓冲器的输出端，时钟0的上升沿信号触发时间介于8位SOT-MTJ全部是低阻态和只有一个SOT-MTJ是高阻态之间。因此，只有该路缓存地址的标签与请求地址的标签的所有8位完全匹配时，寄存器才能在该路输出高电平信号，并作为下一级电路的充电源。若全部8路缓存地址的标签全都与请求地址的标签不匹配，则在时钟0触发时，寄存器不会采样到任何高电平信号，因此也无法向下一级充电，结束对MRAM阵列的充电过程，从而减少对缓存地址电路的读取次数。

本实施例的缓存地址电路可以不需要灵敏放大器，而是将标签进行分级，利用充电速度的差异来比较缓存标签。不使用灵敏放大器可以节约电路资源，而分级比较则可以省去大量不必要的比较操作，大大降低功耗。在一次缓存访问过程中，时钟0至时钟3依次触发。可得如果该组缓存的某一路存储有请求地址中的数据，则各级寄存器会依次输出高电平信号，并在触发器3对应位输出高电平，表示命中，将该路对应的数据发送到总线；而如果该组缓存中没有存储请求地址中的数据，则寄存器3的8位输出均不会输出高电平，表示无命中，结束本次缓存的访问过程。

接下来将结合更具体的应用例子，对本申请实施例的方案作详细介绍和说明：

在本实施例中，假设在64位计算机系统中，二级缓存具有1MB的容量，共1024个组，每组含8路，块大小为64字节，映射方式为8路组相关。缓存请求地址为48位，包括10位用于表示组地址，3位用于表示路地址，3位用于表示块地址，32位用于表示标签地址。

首先，组译码器对请求地址中的组信息进行译码，选中缓存中的对应组。然后标签译码器对标签信息进行译码，将二进制信息中的“0”译码为(1，0)组合的控制信号；将二进制信息中的“1”译码为(0，1)组合的控制信号，并将该信号用于控制选中组中的所有8路标签。译码后的控制信号分别连接到读字线A和读字线B，可得晶体管T1与T2总是有且仅有一个导通。

根据缓存中是否存储有请求地址中的数据，一次访问缓存的过程可分为命中和无命中两种情况：

在命中情况下，缓存地址电路中存储有请求地址中的数据，则有且仅有一路标签与请求地址中的标签的全部32位完全匹配。假设路1存在请求地址中的数据，波形仿真如图5所示。充电源在T1时刻开始充电，MRAM阵列的每路的输出电压开始逐渐拉高，但由于等效电阻的不同，匹配度较高的路拥有更快的充电速度。因此，路1由于完全匹配，等效电阻最小，拥有最快的充电速度，其所连接的缓冲器最先翻转，输出高电平信号。时钟0在T2时刻触发，将路1输出的高电平进行记录，并将输出高电平，用作下一级的充电源。在此情况下，路1的每级寄存器都依次输出高电平，并最终在寄存器3的输出端输出命中信号，激活对应的三态门，将来自于数据阵列的数据输出到总线。

在无命中情况下，缓存中没有存储请求地址中的数据，则8路标签全都没法完全匹配请求地址中的数据。当时钟3对寄存器3进行触发时，无任何高电平信号输出，表示无命中，结束本次缓存访问过程。

本申请实施例提供的一种基于磁性随机存取存储器的缓存地址电路，其通过磁性随机存取存储器阵列分级存储标签，当译码器选择标签访问缓存地址电路时，对请求地址的标签进行分级比较，然后将分级比较得到的命中信号发送给三态门，进而决定是否将缓存数据发送到总线上。此方案不需要对所有地址的标签进行读取和比较，减少了读取次数，进而降低了访问缓存地址电路时误读数据的概率，提高了缓存地址电路的数据可靠性；而且，对标签进行分级比较可以省去大量不必要的比较操作，大大降低了缓存地址电路的功耗。

本申请实施例还提供了一种电路系统，所述电路系统包括如前述的一种基于磁性随机存取存储器的缓存地址电路。

本申请实施例还提供了一种电子设备，所述电子设备包括处理器和缓存器，所述缓存器包括如前述的一种基于磁性随机存取存储器的缓存地址电路。

本申请实施例描述的实施例是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域技术人员可知，随着技术的演变和新应用场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。

本领域技术人员可以理解的是，图中示出的技术方案并不构成对本申请实施例的限定，可以包括比图示更多或更少的电路元件，或者组合某些电路元件，或者不同的电路元件。

本申请的说明书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

以上参照附图说明了本申请实施例的优选实施例，并非因此局限本申请实施例的权利范围。本领域技术人员不脱离本申请实施例的范围和实质内所作的任何修改、等同替换和改进，均应在本申请实施例的权利范围之内。

Claims (10)

1.一种基于磁性随机存取存储器的缓存地址电路，其特征在于，所述电路包括：译码器、磁性随机存取存储器阵列以及多个三态门；

其中，所述磁性随机存取存储器阵列，用于分级存储标签；

所述译码器，用于选择磁性随机存取存储器阵列中存储的所述标签；

所述三态门，用于接收所述磁性随机存取存储器阵列各路所述标签输出的命中信号，并将所述命中信号对应的路的缓存数据发送到总线上。

2.根据权利要求1所述的一种基于磁性随机存取存储器的缓存地址电路，其特征在于，所述磁性随机存取存储器阵列包括多个磁性随机存取存储器单元、多个寄存器以及缓冲器；

其中，所述磁性随机存取存储器单元，用于存储所述标签；

所述缓冲器，用于充电后输出高电平；

所述寄存器，用于当请求的所述标签与所述译码器选择的所述标签匹配时，输出高电平。

3.根据权利要求2所述的一种基于磁性随机存取存储器的缓存地址电路，其特征在于，所述磁性随机存取存储器阵列包括多组阵元电路；

其中，每组所述阵元电路包括多路单元电路，每路所述单元电路包括多级单元子电路，每级所述单元子电路包括多个所述磁性随机存取存储器单元；

每路所述单元电路中的各级所述单元子电路存在先后顺序，每级所述单元子电路的输出端与一个所述寄存器的输入端连接；最后一级所述单元子电路对应的所述寄存器作为终点寄存器，每个所述终点寄存器的输出端与一个所述三态门连接，除所述终点寄存器外的其余各个所述寄存器的输出端与对应下一级所述单元子电路的输入端连接。

4.根据权利要求3所述的一种基于磁性随机存取存储器的缓存地址电路，其特征在于，每个所述缓冲器的输入端与每路所述单元电路最后一级所述单元子电路的输出端连接，每个所述缓冲器的输出端与一个所述终点寄存器的输入端连接，每个所述终点寄存器的输出端与一个所述三态门连接。

5.根据权利要求3所述的一种基于磁性随机存取存储器的缓存地址电路，其特征在于，每个所述磁性随机存取存储器单元包括多个自旋轨道力矩磁性隧道结和多个晶体管；

其中，所述自旋轨道力矩磁性隧道结，用于存储所述标签；

所述晶体管，用于控制所述自旋轨道力矩磁性隧道结的读写。

6.根据权利要求3所述的一种基于磁性随机存取存储器的缓存地址电路，其特征在于，每个所述磁性随机存取存储器单元包括第一自旋轨道力矩磁性隧道结、第二自旋轨道力矩磁性隧道结、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，各个所述晶体管均采用NMOS管；

其中，所述第一晶体管的栅极与第一读字线连接，漏极与所述磁性随机存取存储器单元的输入端连接，源极与所述第一自旋轨道力矩磁性隧道结的第一端口连接；

所述第二晶体管的栅极与第二读字线连接，漏极与所述磁性随机存取存储器单元的输入端连接，源极与所述第二自旋轨道力矩磁性隧道结的第一端口连接；

所述第三晶体管、所述第四晶体管以及所述第五晶体管的栅极均与写字线连接；所述第三晶体管的漏极与位线连接，源极与所述磁性随机存取存储器单元的输出端连接；所述第四晶体管的漏极与所述第一自旋轨道力矩磁性隧道结的第一端口连接，源极与源线连接；所述第五晶体管的漏极与所述第二自旋轨道力矩磁性隧道结的第二端口连接，源极与所述源线连接；

所述磁性随机存取存储器单元的输出端与所述第一自旋轨道力矩磁性隧道结的第二端口和所述第二自旋轨道力矩磁性隧道结的第一端口连接。

7.根据权利要求3所述的一种基于磁性随机存取存储器的缓存地址电路，其特征在于，所述译码器包括组译码器和标签译码器；

所述组译码器，用于从各组所述阵元电路中根据请求地址选择一组所述阵元电路作为目标阵元电路；

所述标签译码器，用于选通所述目标阵元电路中目标标签对应的自旋轨道力矩磁性隧道结；其中，所述目标标签为所述请求地址中所请求的所述标签，所述磁性随机存取存储器单元包括多个所述自旋轨道力矩磁性隧道结。

8.根据权利要求3所述的一种基于磁性随机存取存储器的缓存地址电路，其特征在于，所述磁性随机存取存储器阵列包括多组阵元电路；

其中，每组所述阵元电路包括8路所述单元电路，每路所述单元电路包括4级所述单元子电路，每级所述单元子电路包括8个所述磁性随机存取存储器单元；

各个所述寄存器均采用8位寄存器。

9.一种电路系统，其特征在于，所述电路系统包括如权利要求1至8任一项所述的一种基于磁性随机存取存储器的缓存地址电路。

10.一种电子设备，其特征在于，所述电子设备包括处理器和缓存器，所述缓存器包括如权利要求1至8任一项所述的一种基于磁性随机存取存储器的缓存地址电路。