CN109584919A - 静态随机存取内存系统 - Google Patents

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CN109584919A CN201811117001.9A CN201811117001A CN109584919A CN 109584919 A CN109584919 A CN 109584919A CN 201811117001 A CN201811117001 A CN 201811117001A CN 109584919 A CN109584919 A CN 109584919A
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迈克尔·克林顿
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Abstract

本揭露提供了一种用于为静态随机存取内存(SRAM)组件启用涡轮模式的系统、组件和方法。单元电路耦合在位线对之间，并且其配置为执行SRAM组件的读取或写入操作。读出放大器电路耦合在位线对之间，并且其配置为放大位线对之间的电压差。追踪电路包括追踪位线，并其配置为监视单元电路的操作，并基于追踪位线的电压准位以预定频率向读出放大器发送读出放大器启动信号。涡轮增压电路其耦合至涡轮增压信号并且其配置为修改追踪位线的电压，使得能够以比预定频率更快的速度发送读出放大器启动信号。

Description

静态随机存取内存系统
技术领域
本揭露是有关于一种电子组件，尤其涉及一种静态随机存取内存(Static RandomAccess Memory，以下简称SRAM)组件(device)。
背景技术
存储器(Memory)组件目前已广泛用于需要高速和低功耗的电子应用。静态随机存取内存(SRAM)是一种示例存储器组件。SRAM组件通常是由使用晶体管(Transistor)实现的SRAM单元(SRAM Cell)组成。
发明内容
本揭露提供一种系统，其包括单元电路(Cell Circuit)、读出放大器(senseamplifier)电路、追踪电路以及涡轮增压电路。单元电路(Cell Circuit)，其耦合在位线对(Bit Line Pair)之间，配置为执行SRAM组件的读取或写入操作；读出放大器电路，其耦合在所述位线对之间，配置为放大所述位线对之间的电压差；追踪电路，包括追踪位线(以下简称DBL)，所述追踪电路配置为监控所述单元电路的操作，并根据DBL的电压准位以预定频率向所述读出放大器电路发送读出放大器启动信号；以及涡轮增压电路，其耦合至涡轮增压信号(turbo signal)，配置为修改所述DBL的所述电压，使得能够以比所述预定频率更快的速度发送所述读出放大器启动信号。
本揭露另提出一种方法，包括下列步骤：注入涡轮增压信号至SRAM组件的涡轮增压电路；根据所述注入的涡轮增压信号修改所述SRAM组件的追踪位线电压；以及，增加与所述追踪位线相关的电压放电率。
本揭露另提出一种SRAM组件。SRAM组件包括：追踪字线(tracking word line；DWL)；追踪位线(tracking bit line；DBL)；追踪单元电路耦合在所述DWL与所述DBL之间；反相器电路耦合至所述DBL，配置为基于DBL电压的操作；以及涡轮增压电路，其耦合在所述DWL和所述DBL之间，其配置为接收涡轮增压信号并启用所述反相器电路的操作。
为让本揭露的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
本揭露的各方面最好地能从以下详细描述并结合附图阅读来理解。应注意，根据工业中的标准实践，各种特征并未按比例绘制。实际上，为了能清楚讨论，可以任意增加或减少各种特征的尺寸。
图1是根据一些实施例所描绘的系统单芯片(SoC)上的示例系统。
图2是根据一些实施例所描绘的SRAM位单元和读出放大器电路之间互连的示例方块图。
图3是根据一些实施例所描绘的自动定时器电路的示例方块图。
图4是根据一些实施例所描绘的图1-2的自动定时器电路的示例电气方块图。
图5是根据一些实施例所描绘的用于启用自定时电路的涡轮模式的示例流程图。
图6是根据一些实施例所描绘的图1-3的自动定时器电路的示例电气示意图。
图7是根据一些实施例所描绘的图1-3的自动定时器电路的另一示例电气示意图。
图8是根据一些实施例所描绘的在单芯片(SoC)级别上并入涡轮模式的SRAM组件的示例系统架构。
图9是根据一些实施例所描绘的使用双反相器电路和电压监测器电路做为提供涡轮增压信号的涡轮增压启动电路的另一示例。
图10是根据一些实施例所描绘的使用涡轮增压启动信号和电压监测器电路做为提供涡轮增压信号的涡轮增压启动电路的另一示例。
图11是根据一些实施例所描绘的在单芯片级别上并入涡轮模式的SRAM组件的示例系统架构。
图12是根据一些实施例所描绘的具有交握电路(handshake circuit)的涡轮增压启动电路的示例。
附图标号说明
100：系统单芯片；
110：中央处理器(CPU)；
120：CLK时钟信号产生器；
130：SRAM组件；
132：SRAM单元；
136：读出放大器电路；
200：自动定时器电路；
210：追踪单元；
220：读出放大器控制电路；
230、730：涡轮增压电路；
410：晶体管；
500：示例流程图；
510-530：步骤；
611、612、624、611、612、613、624、632、634、914、915、934、944、1024、1026、1034、1214：nMOS晶体管；
622、614、615、622、911、912、913、932、942、1022、1028、1032、1212：pMOS晶体管；
610：定时器晶体管；
732、1110：逻辑闸极；
910：电压监测器电路；
900、1000、1200：涡轮增压启动电路；
920：双反相器电路；
930、940、1030：反相器电路；
1020：电路；
1020：NAND电路；
1210：交握电路；
A：节点A；
B：节点B；
BL：位线；
BLB：对位线；
DBL：追踪位线；
DWL：追踪字线；
CLK，SAE，TURBO，Turbo，Turbo_enable，Turbo Turbo_out1，Turbo_out2，Turbo_out3：信号；
VDD：操作电压/电源电压/电压准位；
VREF：参考电压；
VSS：低电压；
WL：字线。
具体实施方式
以下公开内容设置了许多不同的实施例或示例，用于实现所提供主题的不同特征。以下描述组件和布置的具体示例以简化本揭露。当然，这些仅仅是示例不具限制性。例如，在以下描述中在第二特征之上形成第一特征可以包括其中第一和第二特征以直接接触形成的实施例，并且还可以包括在其之间形成的附加特征的实施例，使得第一和第二特征可以不直接接触。另外，本揭露可以在各种示例中重复参考性的数字和/或字母此重复的目的是为了简单和清楚，并且其本身并不表示所讨论的各种实施例和/或配置之间的关系。
图1是根据一些实施例所描绘的系统单芯片(SoC)100上的示例系统。系统单芯片100包括中央处理单元(以下简称CPU)110和CLK时钟信号产生器(Clock Generator)120。CPU110包含一个或多个SRAM组件130。SRAM组件130包括SRAM单元(Cell)132的阵列、一个或多个读出放大器电路136、自动定时器电路(Self-timer Circuit)200以及各种栓锁、译码器和控制电路(未示出)。SRAM单元132可包含不同数目的晶体管(也就是，nMOS晶体管和/或pMOS晶体管).根据一实施例,举例来说，一SRAM单元132包含6晶体管。CLK时钟信号产生器120指定CPU110(例如，SRAM单元132和自动定时器电路200)操作的频率。利用这里描述的各种实施例，可以使SRAM组件130能够以“涡轮模式”操作。涡轮模式允许CLK时钟信号产生器120的频率高于其标称操作(Nominal Operation)，这又使得SRAM组件130能够以更高的频率执行读取和/或写入操作。利用涡轮模式时，CLK时钟信号产生器120可以增加全球频率周期(Global Clock Period)并使得SCRAM组件130能够以更高的频率级别操作(例如，当SRAM组件130中没有自动定时器电路200时，SRAM组件130以更快的速度执行读取和/或写入操作)。涡轮增压信号启动涡轮模式。当处于涡轮模式时，自动定时器电路200产生读出放大器启动(Sense Amplifier Enable，以下简称SAE)信号，其控制一个或多个读出放大器电路136的操作速度。读出放大器电路136又增加SRAM单元132读取数据的频率。SAE信号是基于一对位线(以下简称BL/BLB，Bit Line/pair of BL)之间的电压差产生的，在图2中有详细地描述。
每个SRAM单元132可包括不同数量的晶体管(Transitor)(例如，nMOS晶体管和/或pMOS晶体管)。晶体管可以形成用于储存数据位(Data Bit)的数据栓锁(Data Latch)。可以添加额外的晶体管以控制对晶体管的存取。SRAM单元132可以安排为具有行(Row)和列(Column)的阵列。通常，SRAM单元132的每一行(Row)连接到字线(Word-line，以下简称WL)，其用于确定是否选择了当前的SRAM单元132。SRAM单元132的每一列(Column)连接到一位线(以下简称BL)或一对BL(BL/BLB)，其用于将数据位储存到所选择的SRAM单元132中或从所选择的SRAM单元132读取储存的数据位。SRAM单元132可以在SRAM组件130上的阵列内有距离地分开。
根据一些实施例，每个SRAM单元132是6晶体管电路，其包括交叉耦合的栓锁和由WL控制的至少两个传导闸极(Pass Gate)。每个传导闸极连接到一对位线(BL/BLB)。在一些实施例中，SRAM组件130可以是数据多任务器(Multiplexer，或MUX)组件(例如，具有大约64,000个SRAM单元132的1024×72MUX4，其配置为256行(Row)乘288列(Column))。
SRAM单元132的确切行为(例如，用于读取和写入操作的那些SRAM单元110的时序特性)具有差异性。与电气组件本身相关联的制造差异和低效率或与其他附近组件的交互运作(例如，漏电流)可导致每个SRAM单元132表现不同。SRAM单元132在SRAM组件130中的处置还可以基于信号传播时间(例如，基于SRAM单元在CPU110内的位置或数据线长度)来影响行为。
每个SRAM组件130包括自动定时器电路200。自动定时器电路200可配置地加速或减慢其相关SRAM组件130的操作，以说明阵列中SRAM单元132的不同操作能力。根据一些实施例，自动定时器电路200用于基于一对BL/BLB之间的电压差准位以产生操作SRAM单元132的内部定时(Internal Timing)。内部定时协调SRAM组件130的操作(例如，信号到达目的地的时间)并最大化操作速度或其他感兴趣的度量(例如，功率特性)。基于单独的SRAM单元132的实际能力而不是外部应用，自动定时器电路200的使用允许操作SRAM单元132的更精确的定时，预定的时间延迟(例如，在SRAM组件130的阵列中的位置(N，M)分配给SRAM单元132的静态延迟值(Static Delay Value)，作为根据位置(N，M)与信号源或目的地的距离所计算出的信号传播时间的最佳猜测)或基于在低电压下自动定时器电路200的最弱位。预定的时间延迟不能解释SRAM单元132的实际能力以及SRAM组件130的特性，使得这种实现方式并非是最理想。
为了以最高效率操作阵列中的SRAM单元132，SRAM组件130内存在“追踪”功能。通过追踪，自动定时器电路200可以模拟(Simulate)一个或多个SRAM单元132的一些电信号。基于该模拟是来自自动定时器电路200能够观察到的某些信号特性，自动定时器电路200可以追踪或控制操作SRAM单元132各方面的操作频率。自动定时器电路200内的追踪功能使得能够确定SRAM单元132何时完成读取或写入操作。追踪单元，如图3中更详细的描述，在读取或写入操作期间模拟SRAM组件130的SRAM阵列(例如，SRAM单元132)。基于该模拟产生时序控制信号(例如，在图3中更详细地解释启动SAE)。深入了解SRAM单元132何时完成读取或写入操作提供了用于估计SRAM组件130操作的时序特性。例如，写入操作可能比读取操作花费更多时间来完成，在这种情况下SRAM组件130的循环时间将由写入操作支配。追踪功能通过监视一个或多个SRAM单元132的操作性能以及增加SRAM组件130的一个或多个SRAM单元132的操作频率，可以基本上消除或最小化SRAM组件130执行读取和/或写入操作的操作时间。将涡轮增压信号注入于自动定时器电路200可以修改自动定时器电路200内的电压准位，使得SRAM组件130的一个或多个读出放大器电路136以更快的速率操作(例如，启用涡轮模式)。读出放大器电路136以更快的速率操作又使得SRAM组件130能够以更高的频率操作。
图2描绘了SRAM单元132和读出放大器电路136之间的互连的示例方块图。SRAM单元132和读出放大器电路136可耦合到SRAM组件130的一对BL/BLB。SRAM单元132也耦合到WL。根据一些实施例，一对BL/BLB被预充电到电压供应准位VDD。当WL被激活时(例如，逻辑'1')，SRAM单元132的栓锁节点(未示出)通过WL连接到一对BL/BLB，其由传导闸极(PassGate)晶体管控制(例如，nMOS晶体管)。根据SRAM单元132的哪个栓锁节点(Latch Node)储存逻辑'0'，一对BL/BLB的一条线(Line)开始放电，而另一条线保持在预充电电压准位(例如，VDD)。一条线(例如，BL或BLB)的放电导致一对BL/BLB之间存在电压差。读出放大器电路136需要通过SAE信号用最低电压准位启动。透过最小电压准位，读出放大器电路136将一对BL/BLB之间的电压差放大为全摆幅信号(Full-Swing Signal)。涡轮增压信号，在图3-7有更详细描述，使SAE信号能够更快地发送，使读出放大器电路136的操作更快，并且使SRAM组件130也能够以更高频率运作。
图3是根据一些实施例所描绘的自动定时器电路200的示例方块图。自动定时器电路200包括追踪单元210，读出放大器控制电路220和涡轮增压电路230。追踪单元210是用于在SRAM单元132的阵列内的不同位置处追踪和/或模仿读取和/或写入信号的电路。追踪字线(DWL)激活信号启动追踪单元210的操作。追踪单元210执行追踪。追踪单元210内的电气组件在“追踪”期间放电。基于追踪单元210的电压准位下降到预定阈值准位以下，读出放大器控制电路220产生读出放大器启动(Sense Amplifier Enable，SAE)信号。产生的SAE信号激活读出放大器电路136(例如，打开读出放大器电路136)。当打开时，读出放大器电路220感测来自SRAM单元132阵列内的“真实”位单元的数据。由于阵列内的个别SRAM单元132的组件的低效，SAE信号的定时可以在其激活感测放大电路136时被延迟，从而导致SRAM组件130以较低的操作频率操作。通过将涡轮增压电路230添加到自动定时器电路200，可以减少发送SAE信号的时间延迟。涡轮增压信号可以激活涡轮增压电路230。在涡轮增压电路230被激活的情况下，可以修改追踪单元210的电压，其随后在发送SAE信号时加速，从而减少时间延迟。
图4描绘了根据一些实施例的图1的自动定时器电路200的示例电气方块图。追踪字线(DWL)控制行或列或两者的一个或多个追踪单元210的操作。Tracking word line DWLis coupled to a gate of pMOS transistor 410.PMOS transistor 410 providescurrent to turbo circuit 230,as described in more detail in FIG.6.追踪位线(DBL)确定SAE何时发送逻辑“1”以启用读出放大器电路136的操作。DBL还将SRAM单元132耦合在阵列的列(Column)中。缺乏涡轮增压电路230，DWL在由CLK时钟信号产生器120驱动的时间周期期间被激活。在DWL被激活的情况下，追踪单元210内的电气组件被放电，如图6中有更详细地描述。当DBL的电压准位达到低于预定阈值电压的准位时，SAE信号由读出放大器控制电路220产生。SAE信号激活读出放大器电路136内的电子组件的操作。读出放大器电路136，当操作时，将感测来自SRAM组件134的“真实”SRAM单元132的数据。SRAM组件130中的最坏情况的时间延迟可以由低电压的追踪单元210的最弱位确定。当追踪单元210电压升高时，标称位单元(Nominal Bit Cell)和弱追踪单元210之间的读取电流ICELL的差值减小，导致SRAM组件的高电压差。解决这种高压差的一种方法是开启一个或多个附加追踪单元210，以便加速DBL的放电率。解决这种高压差的另一种方法是在DWL和DBL之间耦合涡轮增压电路230。涡轮增压信号可以激活涡轮增压电路230内的电气部件。当涡轮增压信号生效时，涡轮增压电路230加速了追踪单元210内的电气组件的放电时间。可以通过图6所描绘的实施例或图7所描绘的替代实施例来实现加速。在任一实施例中，涡轮增压电路230减少了与追踪相关的时间延迟。时间延迟的减少增加了SRAM组件130的性能并降低了一对BL/BLB之间的电压差。
图5描绘了根据一些实施例用于启用自定时电路200的涡轮模式的示例流程图500。虽然描述于图5的过程适用于许多不同的硬件配置，但为了便于理解，过程描绘于图1-3以做架构的参考。涡轮增压信号可以在510处注入到涡轮增压电路230。涡轮增压电路230在520处基于注入的涡轮增压信号修改DBL电压，并在530处增加与所追踪位线相关的电压放电率，可见于图6-7之更详细地描述。修改后的DBL电压又可以加速读出放大器控制电路220的SAE信号的产生速率并激活读出放大器电路136。
根据一些实施例，图6描绘了图1-4的自动定时器电路200的示例电气示意图。追踪单元210包括nMOS晶体管611、612、613和pMOS晶体管614、615。读出放大器控制电路220包括pMOS晶体管622和nMOS晶体管624。
涡轮增压电路230由涡轮增压信号激活。在一些实施例中，涡轮增压信号是直流电流(DC)电压信号，并且可以在操作电压VDD大于预定电压阈值时生效。当涡轮增压信号生效时，追踪单元210的电气组件的电压放电率增加。在一个实施例中，如图6所示，涡轮增压电路230包括nMOS晶体管632与634。nMOS晶体管632的源极/汲极端子电耦合到DBL和定时器晶体管(Timer Transistor，例如，pMOS晶体管))610的源极/汲极端子。nMOS晶体管632的闸极端子电耦合到涡轮增压信号。nMOS晶体管632的另一个源极/汲极端子电耦合到nMOS晶体管634的源极/汲极端子。nMOS晶体管632的闸极端子电耦合到DWL以及另一个源极/汲极端子电耦合接地(Ground)。在应用涡轮增压信号的情况下，nMOS晶体管632是开启的。当开启时，nMOS晶体管632与634汲取电流如此比缺少涡轮增压电路230或者施加低的涡轮增压信号的情况能更快地降低DBL电压准位。
追踪单元210读取DBL的放电。节点(Node)B连接到电源电压VDD，从而迫使节点A始终为低准位。当DWL关闭时(例如，逻辑'0')，晶体管610将DBL预充电到位于晶体管610源极的VDD的电压准位。当DWL开启(例如，逻辑'1')并且DBL具有VDD的电压准位时，nMOS晶体管611是可操作的。运作的nMOS晶体管611通过nMOS晶体管611和612连接DBL到放电路径至VSS。当DBL预充电到VDD时，nMOS晶体管624是开启的，将SAE信号保持在位于晶体管624源极的VSS的电压准位。当DBL放电时，nMOS晶体管624失去电流，电流最终关闭nMOS晶体管624以及让pMOS晶体管622开启。利用具有耦合到VDD的源极/汲极端子的pMOS晶体管622，SAE从VSS切换到VDD。VDD的高电压激活读出放大器电路136。
图7是依照本揭露的一些实施例之图1-4的自动定时器电路200的另一示例电气示意图。根据一些实施例，涡轮增压电路230,730可包括逻辑闸极732(例如，AND gate)和附加追踪单元210。涡轮增压信号耦合到逻辑闸极732的输入，以及DWL耦合到逻辑闸极732的另一输入。当涡轮增压信号和DWL都为高时，可以使附加追踪单元210能够操作。再加上，追踪单元210可以行或列组合。在附加追踪单元210操作的情况下，DBL电压准位将以更快的速率减小(例如，DBL上的放电率将增加)。
图8描绘了根据一些实施例在系统单芯片(SoC)级别上的系统并入涡轮模式的示例系统架构。涡轮增压信号可以被提供作为SRAM组件130的输入并且被传送到每个SRAM单元132、CPU110和CLK时钟信号产生器120。仅作为描述说明的目的，CPU110被绘示为与SRAM单元132分离的实体，然而，CPU110包含SRAM单元132，详述于图1。如图8所示系统单芯片级别的实施例可以与图3-4和6-7中讨论的涡轮增压电路230实施例结合使用。
根据一些实施例，提供给涡轮增压电路230的涡轮增压信号可以通过诸如操作者手动施加高电压的外部装置手动提供。例如，涡轮增压信号可以是预定的DC电压。根据其他实施例，涡轮增压信号可以由涡轮增压启动电路900提供，如图9所示。在一實施例中,當操作电压大於参考电压VREF，涡轮增压启动电路900被配置為提供高电压.涡轮增压启动电路900包括电压监测器电路910和双反相器电路920。双反相器电路920包括串联耦合在一起的至少两个反相器电路930、940。涡轮增压启动电路900的输出是涡轮增压信号，其可用于实现涡轮增压电路230的各种实施例，如图3-4和6-7中所示。如上所述，发送涡轮增压信号来涡轮增压DBL电压并触发读出放大器控制电路220以发送SAE信号而开启读出放大器启动电路136。
在一个实施例中进一步进行详细说明，根据包括电压监测器电路910的涡轮增压启动电路900的信号输出，进行启动或关闭的涡轮模式。当操作电压VDD大于参考电压VREF时，由电压监测器电路910控制的涡轮增压启动电路900输出高信号指示來激活涡轮模式。涡轮增压启动电路900包含了双反相器电路920，使得涡轮增压启动电路900的输出镜像于电压监测器电路910的输出。电压监测器电路910通过将电压电平VDD与参考电压VREF进行比较来检测电压电平VDD何时大于参考电压VREF。具体地，当VREF足以使nMOS晶体管914导通时，电压监测器电路910提供指示关闭涡轮增压的低信号。当VREF不足以使nMOS晶体管914导通时，电压监测器电路910基于nMOS晶体管915、pMOS晶体管911、912、913的阈值电压提供VDD和VREF的电平的比较。例如，选择pMOS晶体管911和912，使得当VDD大于VREF时，pMOS晶体管911、912充分导通以在pMOS晶体管913的栅极处提供足够高的电压，以阻止经过pMOS晶体管911的VDD信号的接地。也就是说，当pMOS晶体管913导通时，穿过pMOS晶体管911的VDD信号可以通过晶体管913、915接地。并且进一步选择晶体管911、912、913、914，使得在某些情况下，可在适当时间(例如，当VDD等于VREF时)从电压检测器910输出低信号电平。
电压探测器910的输出串联电耦合到双反相器电路920。反相器940的输出产生涡轮增压电路230的涡轮增压信号。反相器电路930包括pMOS晶体管932和nMOS晶体管934。当电压监测器电路910的输出为低准位时，nMOS晶体管934关闭，pMOS晶体管932开启，产生高输出至反相器电路940。反相器电路930的高输出被提供给反相器电路940。反相器电路940包括pMOS晶体管942和nMOS晶体管944。在反相器电路940的高输入时，nMOS晶体管944开启，并且pMOS晶体管942关闭，产生低输出(例如，低涡轮增压信号)。低涡轮增压信号时，涡轮增压电路230是不可操作的。或者，当电压探测器920的输出为高时，反相器电路930的输入为高。在高输入的情况下，nMOS晶体管934开启并且pMOS晶体管932关闭，从而产生到反相器电路940的低输入。在反相器电路940的低输入时，nMOS晶体管944关闭并且pMOS晶体管942开启，产生高输出(例如，高涡轮增压信号)。在高涡轮增压信号的情况下，涡轮增压电路230是可操作的，详述于图3-4和6-7。
根据一些实施例图10描绘了做为提供涡轮增压信号使用涡轮增压启动信号和电压监测器电路910的涡轮增压启动电路1000的另一示例。利用如图9所示的系统单芯片级别实现，一些SRAM单元132可能无法利用涡轮增压信号。或者，由于SRAM单元132内的电子部件的操作效率，举例来说，可能存在一些不需要涡轮增压信号的SRAM单元132。涡轮增压启动信号可以提供用于选择性地将涡轮增压信号应用于某些SRAM单元132。根据一些实施例，涡轮增压启动电路1000包括电压监测器电路910，negative-AND(NAND)电路1020和反相器电路1030。NAND电路1020是NAND逻辑闸极电路，其包括pMOS晶体管1022、1028和nMOS晶体管1024、1026。NAND电路1020由至少两个输入驱动：电压监测器电路910的输出和涡轮增压启动(Turbo_enable)信号。涡轮启动信号可以应用于NAND电路，用于预定的SRAM单元132，其应当适当地接收涡轮增压信号。
当电压监测器电路910的输出和涡轮增压启动(Turbo_enable)信号均为高时，涡轮增压启动电路1000的涡轮增压信号输出为高(例如，将涡轮增压信号应用于涡轮增压电路230)。当电压监测器电路910的输出为高并且涡轮启动接脚(Pin)为高(例如，涡轮增压启动信号应用于NAND电路1020)时，nMOS晶体管1024、1026开启，并且pMOS晶体管1022、1028是关闭。当nMOS晶体管1024、1026开启且pMOS晶体管1022,1028关闭时，NAND电路1020的输出为低。NAND电路1020的输出被提供给反相器电路1030。反相器电路1030包括pMOS晶体管1032和nMOS晶体管1034。当反相器电路1030的输入为低时，nMOS晶体管1034关闭并且pMOS晶体管1032开启，产生高输出(例如，高涡轮增压信号)。涡轮增压信号应用于涡轮增压电路230，如图3-4和6-7所示。
当电压监测器电路910和/或涡轮增压启动信号的输出中的任一个或两者较低时(例如，没有涡轮增压信号或低信号应用于涡轮增压电路230)，涡轮增压启动电路1000的输出为低。当电压探测器910的输出电压为低并且涡轮增压启动信号为低(例如，未施加)时，nMOS晶体管1024、1026关闭并且pMOS晶体管1022、1028开启。随着pMOS晶体管1022、1028开启，NAND电路1020的输出为高。当电压探测器的输出电压低并且涡轮增压启动信号为高时，pMOS晶体管1022和nMOS晶体管1026开启，pMOS晶体管1028和nMOS晶体管1024关闭，产生NAND电路1020的高输出。类似地，当电压监测器电路910的输出为高并且涡轮增压启动信号为低时，NAND电路1020具有高输出。高输出是由于pMOS晶体管1028和nMOS晶体管1024开启并且pMOS晶体管1022和nMOS晶体管1026关闭。利用反相器电路1030的高输入，pMOS晶体管1032关闭并且nMOS晶体管1034开启，产生低输出(例如，涡轮增压信号)。在反相器电路1030输出较低的情况下，涡轮增压电路230不可操作。
根据一些实施例，图11描绘了在系统单芯片级别处并入涡轮模式示例的系统架构。当电压监测器电路910用于使SRAM单元132进入涡轮模式时，交握信号可以识别至系统单芯片的其余部分，其CLK时钟信号产生器120所产生的频率频率(Clock Frequency)至SRAM单元132应该會增加。这可以通过每个SRAM单元132(例如，图11的turbo_out1,turbo_out2,turbo_out3)生成交握信号来完成。可以使用逻辑控制器1110(例如，AND gate)来评估个别交握信号。基于逻辑闸极1110的输出，可以向CLK时钟信号产生器120提供涡轮增压信号，以增加全球频率周期(Global Clock Period)并以比CLK时钟信号产生器120提供的频率更高的频率来操作SRAM单元132。
根据一些实施例，图12描绘了具有交握电路1210的涡轮增压启动电路1200的示例。而图12中描述的电路是适用于许多不同的硬件配置，里为了便于理解，参考图11的电路架构。交握电路1210可以是反相器电路，其包括pMOS晶体管1212和nMOS晶体管1214。与反相器电路930类似，当交握电路1210的输入为低时，由于nMOS晶体管1214关闭且pMOS晶体管1212开启，输出(例如，turbo_out)为高。当交握电路1210的输入为高时，由于nMOS晶体管1214开启且pMOS晶体管1212关闭，输出(例如，turbo_out)为低。涡轮增压启动电路1200可以包括在SRAM组件130中。每个涡轮增压启动电路1200可以设置至少两个输出：涡轮增压信号和turbo_out信号到系统单芯片级别。涡轮增压启动电路1200的turbo_out信号可以是如图11输入到逻辑闸极1110。如图11所示，逻辑闸极1110可以基于来自一个或多个SRAM单元132中的每一个的交握信号来控制是否在系统单芯片级别应用涡轮增压信号。
使用如本文所述的各种电路和配置可以实现SRAM组件的涡轮模式。利用涡轮模式下，SRAM组件可以在高性能水平下工作，於在阵列中最弱的SRAM单元与阵列的标称(Nominal)SRAM单元之间的电压差最小化之时。这样，涡轮增压电路230的各种实施例可以以多种方式启用，以导致SRAM组件130的整体性能提高。
在一实施例中，系统包括单元电路(Cell Circuit)，读出放大器电路(SenseAmplifier Circuit)，追踪电路(Tracking Circuit)和涡轮增压电路(Turbo Circuit)。单元电路耦合在位线对(Bit Line Pair)配置之间，以执行SRAM组件的读取或写入操作。读出放大器电路耦合在位线对之间，并配置成放大位线对之间的电压差。追踪电路包括追踪位线(DBL)。追踪电路其配置为监视单元电路的操作，并基于DBL的电压准位以预定频率向读出放大器发送读出放大器启动信号。涡轮增压电路其耦合至涡轮增压信号并且其配置为修改追踪位线(Tracking bit Line)的电压，使得能够以比预定频率更快的速度发送读出放大器启动信号。
在一实施例中，将所述涡轮增压信号注入所述涡轮增压电路减少所述追踪位线电压。
在一实施例中，所述追踪电路包括：追踪字线(DWL)；追踪单元，其耦合在所述DWL和DBL之间，其中所述涡轮增压电路，其耦合在所述DWL和所述DBL之间，并且所述DBL其配置为基于所述涡轮增压信号修改所述DBL电压。
在一实施例中，所述涡轮增压电路包括至少两个串联耦合在一起的晶体管(Transistor)，所述至少两个晶体管的第一晶体管由所述涡轮增压信号门控。
在一实施例中，涡轮增压电路包括：逻辑闸极，其配置为比较所述涡轮增压信号和所述DWL的电压；以及另一个追踪单元，其配置为涡轮增压所述DBL电压。
在一实施例中，所述系统还包括：电压监测器电路，其配置为检测电源电压以及参考电压之间的电压差；以及双反相器电路，其耦合至所述电压监测器电路配置为基于所述电压差产生所述涡轮增压信号。
在一实施例中，所述系统还包括：电压监测器电路，其配置为检测电源电压以及参考电压之间的电压差；以及Negative-AND(NAND)电路，其耦合至所述电压监测器电路和涡轮增压启动输入信号；以及反相器电路，其耦合至所述NAND电路的输出，所述反相器电路配置为基于所述电压差和所述涡轮增压启动信号产生涡轮增压信号。
在一实施例中，所述涡轮增压信号包括预定直流电流(DC)电压。
在一实施例中，所述系统还包括：反相器电路电，其耦合至所述双反相器电路并配置为产生交握信号；以及逻辑闸极，其配置为比较每个交握信号，并且在所述至少两个交握信号为高的情况下提供所述涡轮增压信号至所述频率发生器。
在一实施例中，方法包括：注入涡轮增压信号至SRAM组件的涡轮增压电路；根据所述注入的涡轮增压信号修改所述SRAM组件的追踪位线电压；以及增加与所述追踪位线相关的电压放电率。
在一实施例中，注入所述涡轮增压信号至所述涡轮增压电路减少所述追踪位线电压，所述降低的追踪位线电压触发感应启动信号以启动执行读取或写入所述SRAM组件的操作。
在一实施例中，所述SRAM电路包括：追踪字线(DWL)；所述追踪位线(DBL)；追踪单元，其耦合在所述DWL和DBL之间；以及涡轮增压电路，其耦合在所述DWL和所述DBL之间。
在一实施例中，所述涡轮增压电路通过使用串联耦合在一起的至少两个晶体管涡轮增压所述电压来修改所述追踪位线的所述电压。
在一实施例中，所述涡轮增压电路通过将所述DWL的电压与所述涡轮增压信号进行比较来修改所述追踪位线的所述电压，从而修改所述追踪位线的所述电压，于所述DWL的所述电压和所述涡轮增压信号均为逻辑的“高”之时。
在一实施例中，所述方法还包括：使用电压监测器电路检测电源电压和参考电压之间的电压差；以及双反相器电路，其耦合所述电压监测器电路，配置为在所述位单元电压超过所述参考电压时产生所述涡轮增压信号。
在一实施例中，所述方法还包括：使用电压监测器电路检测电源电压和参考电压之间的电压差；以及使用Negative-AND(NAND)电路，基于所述DBL电压超过所述参考电压并基于所述涡轮增压启动输入信号，产生所述涡轮增压信号。
在一实施例中，静态随机存取内存(SRAM)组件包括：追踪字线(DWL)；追踪位线(DBL)；追踪单元电路耦合在所述DWL与所述DBL之间；反相器电路其耦合至所述DBL，配置为基于DBL电压的操作；以及涡轮增压电路，其耦合在所述DWL和所述DBL之间，其配置为接收涡轮增压信号并启用所述反相器电路的操作。
在一实施例中，所述涡轮增压电路包括：第一晶体管，具有闸极端子其耦合至所述涡轮增压信号以及源极/汲极端子(Source/Drain Terminal)其耦合至所述DBL；以及第二晶体管，具有闸极端子其耦合至所述DWL以及源极/汲极端子其耦合至所述第一晶体管的另一个源极/汲极端子。
在一实施例中，所述涡轮增压电路包括：比较器其耦合至所述涡轮增压信号和所述DWL，用于将所述涡轮增压信号与所述DWL的电压进行比较；以及追踪单元其耦合至所述比较器的输出。
在一实施例中，所述涡轮增压信号是基于施加电压于所述SRAM电路超过预定参考电压而产生。
此外，在本文中可以使用空间相对术语，诸如“下方”，“下方”，“下方”，“上方”，“上方”等，以便于描述以描述一个组件或特征与之相关的关系。如图所示的另一个组件或特征。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释这里使用的空间相对描述符。
前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员应当理解，他们可以容易地使用本揭露作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在本文中进行各种改变，替换和变更。
本书面描述和以下权利要求可以包括诸如“在...上”的术语，这些术语仅用于描述目的而不应被解释为限制。本文描述的装置或制品的实施方案可以以多个位置和取向制造，使用或运输。例如，如本文所使用的术语“在...上”(包括在权利要求中)可以不一定表示第二层/结构“上”的第一层/结构直接在第二层/结构上并且与第二层/结构直接接触，除非这样具体说明；在第一层/结构和第二层/结构之间可以存在第三层/结构。这里使用的术语“半导体器件结构”(包括在权利要求中)可以指浅沟槽隔离部件、多晶硅闸极、轻掺杂漏极区域、掺杂阱、接触点、通孔、金属线或其他类型的电路图案或要在半导体衬底上形成的特征。

Claims (1)

1.一种静态随机存取内存系统包括：
单元电路，其耦合在位线对之间，配置为执行静态随机存取内存组件的读取或写入操作；
读出放大器电路，其耦合在所述位线对之间，配置为读出所述位线对之间的电压差；
追踪电路，包括追踪位线，所述追踪电路配置为监控所述单元电路的操作，并根据追踪位线的电压准位以预定频率向所述读出放大器电路发送读出放大器启动信号；以及
涡轮增压电路，其耦合至涡轮增压信号，配置为修改所述追踪位线的所述电压，使得能够以比所述预定频率更快的速度发送所述读出放大器启动信号。
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