CN103875038B - 减少多端口sram存储器单元中的泄漏功率的方法和设备 - Google Patents

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Abstract

用于减少包括例如8T SRAM单元等存储器单元的存储器阵列中的泄漏电流和功率消耗的系统和方法。所述存储器阵列包含用于动态地使所述存储器阵列中的存储器单元群组在所述存储器单元群组的休眠模式或不活动状态期间处于减少功率状态以使得有效地消除泄漏部分的逻辑。所述存储器阵列进一步包含用于在对选定存储器单元的读取或写入存取操作期间动态地启用所述存储器单元的选定群组的逻辑，其中在相应读取或写入操作之前和之后对对应读取或写入位线进行预充电。

Description

减少多端口SRAM存储器单元中的泄漏功率的方法和设备
技术领域
所揭示实施例是针对减少存储器阵列中的泄漏功率。更特定来说，示范性实施例是针对减少包括存储器单元的存储器阵列中的泄漏电流和功率消耗，所述存储器单元例如为8晶体管静态随机存取存储器(8T SRAM)单元。
背景技术
SRAM装置是用于高速存储器应用的领域中已知的，例如高性能处理器高速缓冲存储器。常规SRAM单元的结构包括两个交叉耦合反相器，通常由四个互补金属氧化物半导体(“互补MOS”或“CMOS”)晶体管形成。所述交叉耦合反相器形成基本存储元件，具有表示互补的二进制值“0”和“1”的两个稳定状态。两个存取晶体管用以控制在读取和写入操作期间对存储元件的存取。因此，常规SRAM单元架构涉及六个晶体管，且通常称为6T SRAM单元。
图1图解说明常规6T SRAM单元100。所述存储元件包括晶体管M1到M4。对单元100的写入操作是通过将0或1驱动通过到正电源电压VDD的互补位线BL和BLB以及字线WL来起始。存取晶体管M5和M6将互补位线上的值写入到存储元件中。在读取操作中，互补位线BL和BLB均经预充电到预定义值，通常为VDD。一旦激活字线WL，存储在存储元件中的互补值便用以将互补位线中的一者(比如BL)放电，同时将另一互补位线BLB维持于预充电电压。读出放大器(未图示)快速地检测经放电位线BL与经预充电互补位线BLB的差分值，且相应地读出0。
在纳米技术中收缩的装置尺寸的情况下，常规6T SRAM单元100中使用的MOS晶体管经受增加的满足性能目标的需求。然而，将SRAM电路限于低操作电压，以便减少功率消耗。随机掺杂波动将SRAM单元的操作限制于低操作电压。小装置尺寸与低操作电压的组合致使例如SRAM等存储器装置落后于处理系统中的其它逻辑电路的速度和性能量度。
克服6T SRAM的以上限制的一种方法包含用于SRAM单元的8晶体管(8T)配置。图2图解说明常规8T SRAM单元200。如图解说明，将晶体管M7和M8添加到6T SRAM单元电路，例如6T SRAM单元100，以便改善读取存取操作期间的性能。因此，八个晶体管M1到M8形成8TSRAM单元200。在写入操作期间，启用写入字线WWL。写入字线WWL以及互补写入位线WBL和WBLB通过写入存取晶体管M5和M6耦合到存储元件(晶体管M1到M4)。在写入操作期间，启用读取字线RWL，且读取存取晶体管M7和M8将存储元件耦合到读取位线RBL。因此，与6T SRAM单元100相比，8TSRAM单元200提供在读取和写入操作期间对存储元件的单独存取路径。
预充电晶体管M9、M10和M11经配置以对写入位线WBL和WBLB以及读取位线RBL进行预充电。当8T SRAM单元200不活动或处于休眠模式中时对写入和读取位线进行预充电。以此方式对8T SRAM单元200进行预充电克服了与上述6T SRAM的低操作电压和低性能相关联的限制中的一些限制。
然而，例如8T SRAM单元200等8T SRAM单元的常规实施方案经受额外的缺陷。举例来说，8T SRAM单元200的泄漏电流比6T SRAM单元100的泄漏电流高得多。因为预充电晶体管M9、M10和M11经配置以用于对写入和读取位线进行预充电，所以这些预充电晶体管在8TSRAM单元200不活动或处于备用模式中时总是接通的。因此，这些预充电晶体管带来如图示的泄漏路径202、204和206。因对写入位线WBL进行预充电带来的泄漏路径202是通过晶体管M9、M5和M3从VDD到接地形成，如图示。类似地，因对写入位线WBLB进行预充电带来的泄漏路径204是通过晶体管M10、M6和M4从VDD到接地形成。最终，因对读取位线RBL进行预充电带来的泄漏路径206是通过晶体管M11、M7和M8从VDD到接地形成。
泄漏路径202、204和206导致功率和性能降级的浪费。因此，此项技术中需要克服常规8T SRAM实施方案的上述缺陷的8T SRAM单元设计。
发明内容
本发明的示范性实施例是针对用于减少包括例如8T SRAM单元等存储器单元的存储器阵列中的泄漏电流和功率消耗的系统和方法。
举例来说，示范性实施例是针对一种用于减少存储器阵列中的存取功率的方法，其包括：使所述存储器阵列中的存储器单元的群组动态地处于减少功率状态中；以及在对所述存储器单元的选定群组的存取操作期间动态地启用所述选定存储器单元。
另一示范性实施例是针对一种用于减少存储器阵列中的存取功率的方法，其包括：动态地使写入电路处于减少功率状态中；以及响应于写入请求而动态地启用或停用所述写入电路。
又一示范性实施例是针对一种存储器阵列，其包括：用于使所述存储器阵列中的存储器单元的群组动态地处于减少功率状态中的逻辑；以及用于在对所述存储器单元的选定群组的存取操作期间动态地启用所述选定存储器单元的逻辑。
又一示范性实施例是针对一种存储器阵列，其包括：用于动态地使写入电路处于减少功率状态中的逻辑；以及用于响应于写入请求而动态地启用或停用所述写入电路的逻辑。
另一示范性实施例是针对一种存储器阵列，其包括：用于使所述存储器阵列中的存储器单元的群组动态地处于减少功率状态中的装置；以及用于在对所述存储器单元的选定群组的存取操作期间动态地启用所述选定存储器单元的装置。
又一示范性实施例是针对一种包括代码的非暂时性计算机可读存储媒体，所述代码在由处理器执行时致使所述处理器执行用于减少存储器阵列中的存取功率的操作方法，所述非暂时性计算机可读存储媒体包括：用于使所述存储器阵列中的存储器单元的群组动态地处于减少功率状态中的代码；以及用于在对所述存储器单元的选定群组的存取操作期间动态地启用所述选定存储器单元的代码。
又一示范性实施例是针对一种用于减少存储器阵列中的存取功率的方法，其包括：用于使所述存储器阵列中的存储器单元的群组动态地处于减少功率状态中的步骤；以及用于在对所述存储器单元的选定群组的存取操作期间动态地启用所述选定存储器单元的步骤。
另一示范性实施例是针对一种用于减少存储器阵列中的存取功率的方法，其包括：用于动态地使写入电路处于减少功率状态中的步骤；以及用于响应于写入请求而动态地启用或停用所述写入电路的步骤。
附图说明
呈现附图以帮助描述本发明的实施例且仅提供用于图解说明本发明的实施例而不是限制。
图1图解说明常规6T SRAM。
图2图解说明常规8T SRAM。
图3图解说明针对减少功率消耗而配置的示范性8T SRAM单元。
图4A图解说明包括针对在存取操作期间的减少功率消耗而配置的8T SRAM单元的示范性存储器阵列存储体。
图4B图解说明图4A中图解说明的存储器阵列存储体的选定组的展开图。
图5是图解说明图4A的存储器阵列的选定控制信号的时序关系的时序图。
图6图解说明针对在轻休眠模式期间的减少功率而配置的示范性存储器阵列。
图7图解说明经配置以在图6的示范性存储器阵列中在轻休眠模式期间使用的锁存器。
图8图解说明根据用于实施所揭示实施例的方法的流程图。
图9图解说明经配置以支持两个读取端口和两个写入端口的示范性12T SRAM单元。
图10图解说明示范性无线通信系统900，其中可有利地采用本发明的实施例。
具体实施方式
在针对本发明的具体实施例的以下描述和相关图式中揭示了本发明的各方面。在不脱离本发明的范围的情况下可设想替代实施例。另外，将不详细描述或者将省略本发明的众所周知的元件，以免混淆本发明的相关细节。
词语“示范性”在本文中用以表示“充当实例、例子或说明”。本文描述为“示范性”的任何实施例不一定被解释为比其它实施例优选或有利。同样，术语“本发明的实施例”不要求本发明的所有实施例都包含所论述的特征、优点或操作模式。
本文中使用的术语是仅用于描述特定实施例的目的，且既定不限制本发明的实施例。如本文中所使用，单数形式“一”、“一个”和“所述”既定也包含复数形式，除非上下文另外明确指示。将进一步了解，术语“包括”和／或“包含”当在本文中使用时指定所陈述特征、整数、步骤、操作、元件和／或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件和／或其群组的存在或添加。
此外，许多实施例是依据待由例如计算装置的元件执行的动作序列来加以描述的。将认识到，本文描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、正由一个或一个以上处理器执行的程序指令或两者的组合执行。另外，本文描述的这些动作序列可视为完全具体实施于其中存储有对应计算机指令集合的任一形式的计算机可读存储媒体内，所述计算机指令在执行后将即刻致使相关联处理器执行本文描述的功能性。因此，本发明的各种方面可以若干不同形式具体实施，已预期所有所述形式都在所主张标的物的范围内。另外，针对本文描述的实施例中的每一者，任何此类实施例的对应形式可在本文中被描述为例如“经配置以”执行所描述动作“的逻辑”。
示范性实施例是针对在例如读取和写入等存储器存取操作期间具有减少的泄漏功率和改善的性能的存储器装置。实施例可包含例如8T SRAM单元结构等示范性存储器装置，其经配置以用于不活动状态期间的低泄漏以及存取操作期间的动态启用。如下文将详细描述，实施例可包含浮动读取位线，其以操作方式耦合到示范性存储器装置的读取端口部分，其中所述读取位线可被允许在存储器装置处于不活动状态时浮动，且可在存取操作之前和之后预充电。如下文还将详细描述，实施例还可包含浮动写入位线和三态写入驱动器电路，所述三态写入驱动器电路经配置以在存储器装置的不活动状态期间使写入位线浮动，使得可有效地消除泄漏电流路径。
现在参见图3，图解说明示范性8T SRAM单元300。与常规8T SRAM单元200相比，8TSRAM单元300的结构可排除耦合到写入位线WBL和WBLB的预充电晶体管M9和M10。如先前所述，预充电晶体管M9和M10贡献于在8T SRAM单元200中形成泄漏路径202和204。因此，这些预充电晶体管M9和M10的消除可有效地消除因对写入位线进行预充电带来的例如202和204的泄漏路径。
继续参见图3，在8T SRAM300中可引入三态写入驱动器302代替例如M9和M10等预充电晶体管。三态写入驱动器302可包括如图解说明的晶体管M30到M37。在图解说明的实施例中，晶体管M30到M33可为p沟道MOS(PMOS)晶体管，而晶体管M34到M37可为n沟道MOS(NMOS)晶体管。因此，当8T SRAM300处于不活动状态时，可将网WC驱动到高状态(或电压VDD或逻辑“1”)，从而致使PMOS晶体管M32和M33断开。类似地，可将网WT驱动到低状态(或接地电压或逻辑“0”)，从而致使NMOS晶体管M34和M35也断开。因此，不存在到写入位线WBL和WBLB的传导路径，进而致使它们浮动。以此方式，通过控制网WC和WT的电压，可有效地消除从VDD到接地电压的泄漏路径。
当8T SRAM处于作用中的存储体或组的写入有效状态时，可通过PMOS晶体管M30到M33将写入位线WBL和WBLB驱动到高状态。如本文使用，“子存储体”或“组”指代存储器阵列存储体的可独立受控且可独立启用或停用的区段。在写入操作期间，通过将网WC和互补网DC或DT驱动到低状态，PMOS晶体管M30到M33可接通且处于传导状态。因为互补的网DC和DT也耦合到NMOS晶体管M36和M37的栅极，所以将这些网中的一者驱动为低也具有分别断开NMOS晶体管M36或M37的作用。然而，当8T SRAM处于不活动的存储体或组中时，允许写入位线浮动。因此，通过将网络WC和WT的电压分别驱动到高和低状态，可有效地消除从VDD到接地的例如202的泄漏路径(如图2中图解说明)。
8T SRAM单元300的示范性实施方案也可经配置以有效地消除因对读取位线进行预充电带来的例如206的泄漏路径(如图2中图解说明)。为了消除来自对读取位线进行预充电的此些泄漏路径，实施例可包含经配置以在8T SRAM单元300的不活动状态期间使读取位线RBL浮动的逻辑。所述逻辑可进一步经配置以在对8T SRAM单元300执行存取操作之前和之后对读取位线RBL进行预充电。在以下部分中论述用于在包括例如8T SRAM单元300等单元的SRAM阵列中实施用于选择性且动态地使读取位线浮动的此逻辑的另外细节。
现在结合参见图4A到4B，图解说明用于在示范性SRAM存储器阵列存储体——存储体400中实施浮动读取位线的示范性电路。在图解说明的实施例中，存储体400可为存储器系统的若干存储器阵列存储体中的一者。将存储体400划分为四个组：组0到3，但为了简单而在图4A中仅图解说明组0和组3。图4B提供组0和组3的展开图。存储体400包括8T SRAM单元的128行和144列，其中组0到3中的每一者包括32行和144列。虽然图解说明的实施例已经针对如上经分割为四个组的存储体400，但示范性实施例不一定限于此分割。所揭示技术可容易地延伸到此项技术中已知的包括存储体、组或其它形式的分割的存储器系统。
继续参见图4A，控制信号SET_SELECT[3∶0]可经配置为用以启用存储体400的四个组中的一者的独热信号。如图4B中所示，组0包括行31∶0，且组3包括行127∶96。
将参考如图4B所示的组3来描述以下控制信号，同时将了解，类似描述适用于组0到2。用于在组3的选定行中的写入和读取操作期间启用8T SRAM单元的写入字线ww1[127∶96]和读取字线rw1[127∶96]可被安置在行方向上。用于每一8T SRAM单元的互补写入位线wb1和wb1b可从安置在列方向上的写入电路导出。读取位线可从控制信号rb1_s3[143∶0]导出。读取位线rb1_s3[143∶0]可经配置以使得其仅在选择组3时启用，且在对应8T SRAM单元不活动且未选择组3时浮动。此外，读取位线rb1_s3[143∶0]可经配置以使得可在存取操作之前和之后对选定8T SRAM单元进行预充电。下文以图5中图解说明的时序图提供对存储体400操作的控制信号的进一步详细操作。
图5的时序图图解说明用以对SRAM阵列400进行定时的时钟信号CLK。控制信号bank_rb1_pch可经配置以用于控制预充电操作。在bank_rb1_pch到达之前可使独热控制信号SET_SELECT[3∶0]可用。信号rd_force_blpch对应于测试操作模式，且可在作用中模式期间设定为低。因此，当需要在作用中操作模式期间选择组3时，SET_SELECT[3]为高，且SET_SELECT[2∶0]测试引脚rd_force_blch为低。对应地，门NOR3和OR6允许bank_rb1_pch传播到选通信号set3_rb1_pch，以便单独对用于选定组3的读取位线rb1_s3[143∶0]进行预充电，而不是组0到2。在当读取操作期间存取组3中的特定8TSRAM单元时的实例中，对应读取字线RWL为高。如图5的时序图中所示，在读取字线RWL的持续时间之前和之后，选通信号set3_rb1_pch接通。因此，在作用中操作模式期间，选通信号set3_rb1_pch可如上经配置以在存取操作之前和之后对选定读取位线进行预充电。如下文关于未选定组(组0)所详细描述，在不活动模式期间可允许对应读取位线浮动。
继续以上实例，其中组3经启用，用于组0到2的独热控制信号为低。因此，再次参见图4A到4B，通过门NOR1和OR5，信号set0_clamp和set0_rb1_pch为高。信号set0_rb1_pch操作以关断PMOS晶体管MS0[143∶0](类似于图2中的PMOS晶体管M11)，使得允许对应读取位线rb1_s0[143∶0]浮动。以此方式，对于未选定组0到2，可允许读取位线浮动，因此防止泄漏路径继续预充电。此外，为了防止由浮动读取位线引起的未知状态传播到下游电路，为高的信号set0_clamp将把控制信号OR_SO[143∶0]的输出箝位为低状态。虽然未明确图解说明，但信号set1_clamp、set2_clamp也将把控制信号OR_S1[143∶0]和OR_S2[143∶0]的输出箝位为低状态。相比之下，由于用于选定组3的set3_clamp为低，且用于未选定组2的OR_S2[143∶0]的输出为低，因此通过信号rb1_s23[143∶0]可允许信号rb1_s3[143∶0]传播到下游电路，如图示。
现在结合参见图6到7，图解说明包括四个SRAM阵列存储体0到3的存储器系统600。四个SRAM阵列存储器0到3中的每一者可由SRAM阵列形成，例如图4A到4B的存储体400。因此，存储体0到3中的每一者可各自包括四个组0到3，如存储体400中那样。存储体0到3可针对轻休眠模式或不活动状态配置，其中存储体0到3中的任一者以及组0到3中的任一者均不在作用中。类似于存储体400，控制信号set select[3∶0]可用以启用存储体0到3的组0到3。信号mem_light_sleep可用以使存储体0到3处于轻休眠模式中。
参见图7，图解说明可在图6中的锁存器0到3中使用的锁存器700的电路实施方案。信号mem_light_sleep可耦合到复位引脚，从而控制锁存器700的NMOS晶体管70的栅极。当mem_light_sleep为高时，又可迫使锁存器700的内部节点T为低状态。因此，可迫使锁存器700的set_select输出为低状态。
因此，参见图6，当全部四个存储体0到3处于轻休眠模式中时，可迫使全部独热控制信号set_select[3∶0]为低。如关于图4A到4B的存储体400所述，迫使全部控制信号SET_SELECT[3∶0]为低状态致使分别对应于组0到3的全部读取位线rb1_s3[143∶0]、rb1_s2[143∶0]、rb1_s1[143∶0]和rb1_s0[143∶0]浮动。因此，当存储体400处于轻休眠模式中且组0到3不活动时可消除泄漏电流(例如，通过图2的PMOS晶体管M11)。以类似方式，对图6的存储器系统600中的set_select[3∶0]的强迫可具有致使存储体0到3的读取位线(未图示)浮动的作用，因此消除泄漏电流。以此方式，在包括存储体0到3的存储器系统600的示范性8T SRAM单元中可使功率消耗最小化。
将了解，实施例包含用于执行本文揭示的过程、功能和／或算法的各种方法。举例来说，如图8中图解说明，实施例可包含用于减少例如存储体400的存储器阵列中的功率消耗的方法，包括：使存储器阵列中的存储器单元群组(例如，包括8T SRAM单元的组3，如图4A到4B中图解说明)动态地处于减少功率状态(例如，通过控制信号SET_SELECT[3]—一框802)；以及在对选定存储器单元群组的存取操作期间动态地启用选定存储器单元群组(例如，通过分别在读取和写入操作期间如上所述控制SET_SELECT[3]以及读取和写入字线和位线来启用组3—一框804)。
而且，虽然已参考单个读取端口和单个写入端口(例如在示范性8T SRAM单元300中耦合到读取和写入字线和位线的端口)描述了以上实施例，但实施例不限于单个读取或写入端口。本文描述的技术可容易地延伸到两个或两个以上读取端口和／或两个或两个以上写入端口。举例来说，参见图9，图解说明具有两个读取端口和两个写入端口的示范性12TSRAM单元900。12T SRAM单元900通常保持参考8T SRAM单元300描述的元件，同时添加额外读取端口和额外写入端口。
继续参见图9，在12T SRAM单元900中，除了图3的8T SRAM单元300中图解说明的元件之外还引入晶体管M7′和M8′。这些晶体管M7′和M8′可耦合到读取位线RBL′和读取字线RWL′，以便支持额外读取端口(未图示)。类似地，耦合到写入字线WWL′以及互补写入位线WBL′和WBLB′的晶体管M5′和M6′可支持额外写入端口。如同参考8T SRAM单元300描述的读取位线RBL，读取位线RBL′可经配置以在12T SRAM单元900的不活动状态期间浮动，因此消除图2中图解说明的例如206的泄漏路径。类似地，如同互补写入位线WBL和WBLB，例如三态写入驱动器302的三态写入驱动器可用以消除因晶体管M5′和M6′带来的例如202和204的泄漏路径。以类似方式，用于消除泄漏路径的技术可延伸到任一数目的额外读取或写入端口。因此，示范性实施例可消除具有两个或两个以上读取端口和／或两个或两个以上写入端口的12T SRAM单元的泄漏路径。
所属领域的技术人员将了解，可使用多种不同技艺和技术中的任一种来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或者其任何组合来表示整个以上描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
此外，所属领域的技术人员将了解，结合本文揭示的实施例描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或所述两者的组合。为了清楚地说明硬件与软件的这种可交换性，上文已大体上在其功能性方面描述了各种说明性组件、块、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于特定应用和对整个系统施加的设计约束。熟练的技术人员针对每一特定应用可以不同方式实施所描述的功能性，但不应将此类实施方案决策解释为造成与本发明的范围的脱离。
结合本文所揭示的实施例描述的方法、序列和／或算法可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来实施。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸式盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成一体式。
因此，本发明的实施例可包含具体实施用于减少存储器阵列中的功率消耗的方法的计算机可读媒体。因此，本发明不限于所说明实例，且用于执行本文描述的功能性的任何装置包含在本发明的实施例中。
图10图解说明示范性无线通信系统1000，其中可有利地采用本发明的实施例。为了图解说明的目的，图10展示三个远程单元1020、1030和1050以及两个基站1040。在图10中，将远程单元1020展示为移动电话，将远程单元1030展示为便携式计算机，且将远程单元1050展示为无线本地环路系统中的固定位置远程单元。举例来说，远程单元可为移动电话、手持式个人通信系统(PCS)单元、例如个人数字助理等便携式数据单元、具有GPS功能的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪表读取设备等固定位置数据单元、或存储或检索数据或计算机指令的任一其它装置，或其任一组合。虽然图10图解说明根据本发明的教示的远程单元，但本发明不限于这些示范性说明的单元。本发明的实施例可合适地用于包含包括存储器以及用于测试和特征化的芯片上电路的有源集成电路的任一装置中。
上述揭示的装置和方法通常经设计且经配置为存储于计算机可读媒体上的GDSII和GERBER计算机文件。这些文件又提供到基于这些文件制造装置的制造处置者。所得产品是半导体晶片，所述半导体晶片随后经切割为半导体裸片且封装为半导体芯片。芯片随后用于上文描述的装置中。
虽然前述揭示内容展示了本发明的说明性实施例，但应注意，在不脱离如所附权利要求书界定的本发明的范围的情况下可在其中做出各种改变和修改。根据本文描述的本发明实施例的方法权利要求的功能、步骤和／或动作无需以任何特定次序执行。此外，虽然可以单数形式描述或主张本发明的元件，但复数形式是预期的，除非明确陈述限于单数形式。

Claims (43)

1.一种用于减少存储器阵列中的存取功率的方法，其包括：
通过在处于不活动状态时致使对应于一个或一个以上存储器单元的群组的读取位线浮动并由三态写入驱动器致使对应于一个或一个以上存储器单元的群组的写入位线浮动，动态地使所述存储器阵列的存储器单元的群组处于减少功率状态中，其中所述存储器单元形成为具有至少八个晶体管的静态随机存取存储器SRAM单元，所述存储器阵列被配置为不具有耦合到所述写入位线和所述读取位线的预充电晶体管；以及
通过在存取操作之前和之后对与经选定的一个或一个以上存储器单元相关联的选定读取位线或所述写入位线进行预充电，在对所述存储器单元的选定群组的所述存取操作期间动态地启用所述选定存储器单元。
2.根据权利要求1所述的方法，其中所述存取操作包括读取。
3.根据权利要求1所述的方法，其中所述存取操作包括写入。
4.根据权利要求1所述的方法，其中所述存储器单元包含8晶体管静态随机存取存储器8T SRAM单元，使得形成所述8T SRAM单元包括：
形成存储元件；
通过两个写入存取晶体管将写入字线和一对互补写入位线耦合到所述存储元件；以及
通过两个读取存取晶体管将所述存储元件耦合到读取字线和读取位线。
5.根据权利要求4所述的方法，其进一步包括针对读取操作，在对所述8T SRAM单元的所述读取操作之前和之后动态地对选定读取位线进行预充电。
6.根据权利要求4所述的方法，其进一步包括在所述8T SRAM单元的不活动模式期间动态地使所述读取位线处于浮动状态。
7.根据权利要求4所述的方法，其进一步包括针对写入操作，在对所述8T SRAM单元的所述写入操作之前和之后动态地对所述对互补位线进行预充电。
8.根据权利要求4所述的方法，其进一步包括配置三态写入驱动器以在所述8T SRAM单元的不活动模式期间动态地使所述对互补写入位线处于浮动状态。
9.根据权利要求4所述的方法，其进一步包括在轻休眠模式期间使所述存储器阵列的全部读取和写入位线浮动。
10.根据权利要求1所述的方法，其中所述群组的存储器单元属于一组。
11.根据权利要求1所述的方法，其中所述群组的存储器单元属于一存储体。
12.根据权利要求4所述的方法，其中所述8T SRAM单元包括两个或两个以上读取端口。
13.根据权利要求4所述的方法，其中所述8T SRAM单元包括两个或两个以上写入端口。
14.一种用于减少存储器阵列中的存取功率的方法，其包括：
通过在处于不活动状态时由三态写入驱动器致使写入位线浮动，动态地使写入电路处于减少功率状态中，其中所述写入电路被配置为没有预充电晶体管耦合至所述写入位线，且其中所述存储器阵列具有至少八个晶体管的静态随机存取存储器SRAM单元；以及
响应于写入请求而动态地启用或停用所述写入电路。
15.一种存储器阵列，其包括：
用于通过在处于不活动状态时致使对应于一个或一个以上存储器单元的群组的读取位线浮动并由三态写入驱动器致使对应于一个或一个以上存储器单元的群组的写入位线浮动，使所述存储器阵列的存储器单元的群组动态地处于减少功率状态中的逻辑电路，其中所述存储器单元形成为具有至少八个晶体管的静态随机存取存储器SRAM单元，所述存储器阵列被配置为不具有耦合到所述写入位线和所述读取位线的预充电晶体管；以及
用于通过在存取操作之前和之后对与经选定的一个或一个以上存储器单元相关联的选定读取位线或所述写入位线进行预充电，在对所述存储器单元的选定群组的所述存取操作期间动态地启用所述选定存储器单元的逻辑电路。
16.根据权利要求15所述的存储器阵列，其中所述存取操作包括读取。
17.根据权利要求15所述的存储器阵列，其中所述存取操作包括写入。
18.根据权利要求15所述的存储器阵列，其中所述存储器单元包含8晶体管静态随机存取存储器8T SRAM单元，使得所述8T SRAM单元包括：
存储元件；
通过至少一对写入存取晶体管耦合到所述存储元件的至少一个写入字线和至少一对互补写入位线；以及
通过至少一对读取存取晶体管耦合到所述存储元件的至少一个读取字线和至少一个读取位线。
19.根据权利要求18所述的存储器阵列，其进一步包括通过第二对写入存取晶体管耦合到所述存储元件的第二写入字线和第二对互补写入位线；以及
通过第二对读取存取晶体管耦合到所述存储元件的第二读取字线和第二读取位线。
20.根据权利要求18所述的存储器阵列，其进一步包括用于在对所述8T SRAM单元的读取操作之前和之后动态地对选定读取位线进行预充电的逻辑电路。
21.根据权利要求18所述的存储器阵列，其进一步包括用于在所述8T SRAM单元的不活动模式期间动态地使选定读取位线处于浮动状态的逻辑电路。
22.根据权利要求18所述的存储器阵列，其进一步包括用于在对所述8T SRAM单元的写入操作之前和之后动态地对选定互补位线进行预充电的逻辑电路。
23.根据权利要求18所述的存储器阵列，其进一步包括三态写入驱动器，所述三态写入驱动器经配置以在所述8T SRAM单元的不活动模式期间动态地使选定互补写入位线处于浮动状态。
24.根据权利要求18所述的存储器阵列，其进一步包括用于在轻休眠模式期间使所述存储器阵列的全部读取和写入位线浮动的逻辑电路。
25.根据权利要求18所述的存储器阵列，其中所述群组的存储器单元属于一组。
26.根据权利要求18所述的存储器阵列，其中所述群组的存储器单元属于一存储体。
27.根据权利要求15所述的存储器阵列，其集成在至少一个半导体裸片中。
28.根据权利要求15所述的存储器阵列，其集成到装置中，所述装置选自由以下各项组成的群组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元，和计算机。
29.一种存储器阵列，其包括：
用于通过在处于不活动状态时由三态写入驱动器致使写入位线浮动，动态地使写入电路处于减少功率状态中的逻辑电路，其中所述写入电路被配置为没有预充电晶体管耦合至所述写入位线，且其中所述存储器阵列具有至少八个晶体管的静态随机存取存储器SRAM单元；以及
用于响应于写入请求而动态地启用或停用所述写入电路的逻辑电路。
30.根据权利要求29所述的存储器阵列，其中所述用于动态地启用或停用所述写入电路的逻辑电路包括经配置以驱动互补写入位线的预充电晶体管。
31.根据权利要求30所述的存储器阵列，其中所述预充电晶体管是耦合到正电源电压VDD的PMOS晶体管。
32.根据权利要求29所述的存储器阵列，其中所述用于动态地使所述写入电路处于减少功率状态中的逻辑电路包括经配置以响应于休眠信号而停用从正电源电压VDD到互补写入位线的路径的PMOS晶体管，以及经配置以响应于休眠信号而停用从所述互补写入位线到接地电压的路径的NMOS晶体管。
33.根据权利要求29所述的存储器阵列，其包括两个或两个以上读取端口。
34.根据权利要求29所述的存储器阵列，其包括两个或两个以上写入端口。
35.根据权利要求29所述的存储器阵列，其集成在至少一个半导体裸片中。
36.根据权利要求29所述的存储器阵列，其集成到装置中，所述装置选自由以下各项组成的群组：机项盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元，和计算机。
37.一种存储器阵列，其包括：
用于通过在处于不活动状态时致使对应于一个或一个以上存储器单元的群组的读取位线浮动并由三态写入驱动器致使对应于一个或一个以上存储器单元的群组的写入位线浮动，使所述存储器阵列的存储器单元的群组动态地处于减少功率状态中的装置，其中所述存储器单元形成为具有至少八个晶体管的静态随机存取存储器SRAM单元，所述存储器阵列被配置为不具有耦合到所述写入位线和所述读取位线的预充电晶体管；以及
用于通过在存取操作之前和之后对与经选定的一个或一个以上存储器单元相关联的选定读取位线或所述写入位线进行预充电，在对所述存储器单元的选定群组的所述存取操作期间动态地启用所述选定存储器单元的装置。
38.根据权利要求37所述的存储器阵列，其中所述用于动态地启用的装置进一步包括用于在对所述选定存储器单元的读取存取操作之前和之后动态地对选定读取位线进行预充电的装置。
39.根据权利要求37所述的存储器阵列，其中所述用于动态地启用的装置进一步包括用于在对所述选定存储器单元的写入存取操作之前和之后动态地对一对互补写入位线进行预充电的装置。
40.根据权利要求37所述的存储器阵列，其中所述群组的存储器单元属于一组。
41.根据权利要求37所述的存储器阵列，其中所述群组的存储器单元属于一存储体。
42.根据权利要求37所述的存储器阵列，其集成在至少一个半导体裸片中。
43.根据权利要求37所述的存储器阵列，其集成到装置中，所述装置选自由以下各项组成的群组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元，和计算机。
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