CN106409328B - 三电平单元的动态随机存取存储器及其读取方法 - Google Patents

三电平单元的动态随机存取存储器及其读取方法 Download PDF

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Abstract

一种三电平单元的动态随机存取存储器及其读取方法。三电平单元的动态随机存取存储器(DRAM)将三种电压电平(0，VDD/2，VDD)储存在多个存储单元上。选定的存储单元连接到位线(BLT)以产生信号电压，相邻的参考位线(BLR)产生VDD/2参考电压。使用一种不对称灵敏放大器(ASA)判断信号电压和参考电压的不同和相同，该放大器具有正偏移电压和负偏移电压。ASA的控制信号A和B在不同的时间点进行切换、或在不同的电压电平进行切换或者二者的结合，以将偏移电压设置在正或负极性。可以从同一个ASA连续读取两次或者从两个ASA进行一次单独读取，以读取存储单元数据到本地IO。ASA的输出将用于将电压恢复到访问的存储单元。

Description

三电平单元的动态随机存取存储器及其读取方法
技术领域
本发明大体涉及存储器装置，尤其涉及带有多电平单元存储的动态随机存储器装置。
背景技术
一个多电平单元动态随机存储器(DRAM)能在存储单元上储存两种以上的电压，这样每个储存单元能储存一个以上的比特。虽然在存储器中储存四种或更多种电压能够使存储器达到更高的效率，但是在实践中，设置三种电压是切实可行的，其原因在于，若设置四种或更多种电压，单元存储器中存在半VDD参照电压问题以及固有的噪声容限问题。
T.Furuyama等人(“Furuyama”)在一篇文献“An Experimental Two Bit/Cellstorage DRAM for Macro Cell or Memory on Logic Application(两个比特/单元存储DRAM在宏单元或存储器上的逻辑应用试验)”，IEEE J.Solid State Circuits，第24卷，第2号，第388-393页，1989年4月，提出一种多电平灵敏放大和恢复的方法。在该方案中，存储器中设置四种电压，并映射到两个比特。对于灵敏放大操作，存储单元与一个位线共享充电，且该位线分成三个子位线，并通过开关相互隔离。这三个子位线连接三个灵敏放大器(SA)。SA将这三个子位线与三个参照电压比较，并且输出相应的2个比特数据。通过这种方式可以迅速地一次读出2个比特数据。但是这种方案有很明显的弊端，例如需要三个灵敏放大器，需要为子位线配置更多个开关和控制电路。最大的弊端在于对于读取错误比较敏感，以及全局参照电压不稳定，噪音容限小。还需要更多的开关和解码操作，这些操作使得该方案下的DRAM比多数常规DRAM的性能还要慢。
Gillingham的美国专利No.5,283,761公开形成两对子位线的方法和电路，每对有一个灵敏放大器，不同于Furuyama方案中的平行感测方式，Gillingham方案使用顺序感测。在顺序感测中，第一灵敏放大器的结果用于生成第二次感测操作的参照电压。一个初始的感测操作将VDD/2与多电平单元电压相比较，如果单元电压在VDD/2以上，则第二次感测操作将5VDD/6的参照电压与单元电压(在与位线充电共享之后)比较。相反地，如果第一次操作表明单元电压低于VDD/2，第二次操作将会比较单元电压和VDD/6的参照电压。两次感测操作的结果会产生2比特数据。该方案使用本地生成参考电压，因此能减少Furayama中使用的全局参照电压所产生的一些噪音，该方案的缺点是仍然要使用2个灵敏放大器，并且对于子位线有很多控制和切换电路，与常规的DRAM相比，还有更低的噪音边际问题，因为需要更高的参照电压电平。除此之外，速度也比Furuyama方案更慢一些。
Birk等人的美国专利No.6,556,469公开了一种将Furayama并行感测的优点与Gillingham使用本地参照电压的特点结合起来的方式。然而这个方案也有局限，即仍然存在先前方案的多电平DRAM低信号边界问题。
LIU的美国专利No.7,133,311公开了一种使用不对称感测来区分存储单元中三个不同电压但不使用任何特殊参考电压的方法。使用连接用的多路复用器和基于固定偏移电压的灵敏放大器来实施该不对称感测。
Koya等人的美国专利No.8,773,925公开了在DRAM单元中储存四种电压电平的方法。其利用前置放大器、本地位线以及全局位线进行感测。然而，信号噪音容限仍然是主要的问题，而且这种设计使用了过多不同的感测电压电平。
发明内容
在本发明中，设计了一种三电平(即“三态”)单元的动态随机存取存储器用于在动态存储单元中储存三种电压电平：0、VDD/2和VDD。使用一种不对称感测的方法高效地感测出信号电压和参考电压的相同和不同。
通过切换不对称灵敏放大器(ASA)的偏移电压极性，仅使用一个参考电压，可以读出三种不同电压。该ASA的两个控制信号A和B可被设置在不同的电压电平，或者在不同的时间点具有不同的驱动强度，又或者两者的结合。
该ASA有两个输入，BLT和BLR，ASA具有在BLT和BLR之间故意引入的偏移电压，偏移电压的极性可以通过切换两个控制信号A,B来改变。在感测“VDD/2”时，偏移电压决定感测结果，并且当偏移电压极性变化时，则读出相反结果。在感测“0”和“VDD”的实例中，BLT和BLR之间的差异将决定感测结果，且当偏移电压极性改变时，读出的结果相同。由感测结果控制的回写电路能够将“0”和“VDD”电压写回存储单元。VDD/2预充电方案同样可以将“VDD/2”电压从位线预充电电平写回存储单元。BLT和BLR与位线对的连接还可以通过选择传输晶体管进行切换。
本发明中描述了差分型和锁存型这两种不对称灵敏放大器。
不对称元件可以附加在pmos侧或者nmos侧，用于偏移电压设置和极性切换。不对称元件还可以被多个常规灵敏放大器共享，因此形成多个不对称灵敏放大器。
该TLC-DRAM的感测操作功耗小于常规的DRAM。有以下两个原因：1.两次连续的感测操作感测的是相同的物理存储单元，因此位线对只会预充电一次。2.如果存储单元储存VDD/2的电压，位线对的电压不变，当然位线对电容器就不需要太多预充电电流。
附图说明
将参照以下附图通过示例方式描述本发明：
图1表示的是与位线对、数据输入/输出、以及控制偏移电压切换的控制信号A和B连接的不对称灵敏放大器(ASA)的示意图。
图2A表示的是常规的用于两电平DRAM的锁存型灵敏放大器。
图2B表示的是另一种常规的差分型灵敏放大器。
图3A表示的是灵敏放大器与控制信号A,B以及不对称元件组合的示意图，形成一个带有正偏移电压和负偏移电压的不对称灵敏放大器(ASA)。
图3B表示的是信号A和B切换操作的时序图。
图3C列出3种存储实例中的3个不同数据。
图4A是ASA的另一个例子，与使用完全逻辑电平不同的是，该例子的ASA对信号A和B直接使用模拟电压。
图4B是信号A和B以及所选字线的时序图。
图5展示的是带有多个不对称元件的多个阵列结构。
图6A、图6B和图6C为在三种不同存储单元电压实例中的存储单元读取操作的控制信号和数据输出的波形图。
图7A为展示存储单元与ASA的互连件的方框图。
图7B为实例“0”的回写电路。
图7C为实例“1”的回写电路。
图7D是给控制信号充电和放电的时序图。
图7E是对于3种电压实例的感测数据。
图8是存储单元中三种不同电压的位线电压读取/恢复操作的波形图。
图9A是位线对和ASA的BLT/BLR输入之间的可切换互连件的框图。
图9B是与BLT连接的VDD/2预充电电路。
图10表示的是使用两个灵敏放大器一起来感测一个位线对的框图。
图11表示的是对于多个常规灵敏放大器使用不对称元件用于支持多个位线对的感测的框图。
图12A是使用常规SA和控制信号A和B来切换偏移电压极性的锁存型ASA的示例。
图12B是用于A和B信号切换的时序图。
图13是例示根据本发明的一个实施方案的两个连续感测操作的流程图。
图14是例示一个单独感测操作和同时读取多个数据的流程图。
具体实施方式
三电平单元随机存取储存器(TLC-DRAM)可以将三种不同电压电平中的任意一种写入、读取和恢复到单个存储单元，这三种电压分别是对地电压(0)、VDD/2和供电电压VDD。通过在存储单元中储存三种电压电平，可以实现每个单元储存log2(3)＝1.58bit。因此，与常规的两电平DRAM或每个储存单元只有一个比特的储存方式相比，能够有效地增加存储器密度。
图1显示的是根据一个实施例的TLC-DRAM的高度简化例子。一个不对称灵敏放大器(ASA)与一个信号位线(BLT)和参考位线(BLR)连接。当字线断开时，BLT连接到访问的存储单元，BLR连接到参考位线。ASA有两个控制信号A和B，用于设置ASA的偏移电压和极性切换。本地IOs(LIO/LIOB)用于数据读出和写入操作。
这三种电压电平(对地电压、VDD/2、VDD)在所有类型的DRAM设计中都是自然可获得的，然而，通常使用VDD/2作为常规灵敏放大器的参考电压以判断来自存储“对地电压”或“VDD”的单元中的信号电压是高于还是低于参考电压。换句话说，常规灵敏放大器的设计目的是为了检测两个输入电压(BLT和BLR)的差别，并输出相应的数据(“1”或“0”)。图2A和图2B描述的是常规锁存型灵敏放大器(现有技术)。常规灵敏放大器的设计目的是检测两个输入电压的差别，但是，它不能检测出电压的相同性。
为了检测DRAM的三种不同电压，常规的灵敏放大器需要使用除了VDD/2之外的参考电压，因为灵敏放大器既不能检测出VDD/2，也不能在信号电压与参考电压相同都处于VDD/2电平时做出正确的判断。
为了能仍然使用VDD/2作为参考电压，并感测出三种不同的电压电平，本发明设计了一种不对称灵敏放大器，其在两个输入电压(BLT和BLR)之间具有正偏移电压和负偏移电压。
图3A为一个差分不对称灵敏放大器的原理图，其可以检测两个输入电压是相同还是不同。301是一个常规灵敏放大器，在重置或预充电阶段，D和DB节点通过LIO和LIOB被预充电至VDD。302是不对称元件的一个例子，使用控制信号A和B来切换BLT和BLR侧的下拉强度，通过在传输门上施加一个电压接通C。303是302的一个变型，C直接连接到VDD。当A接通并且B接地时，BLT晶体管的电流直接通过晶体管N4流向地。另一方面，BLR晶体管的电流通过晶体管N6和N4流向地。在这个实施例中，BLT晶体管有更强的下拉力，SA有一个正偏移电压。当B激活并且A＝0时，BLR晶体管具有更强的下拉并且SA具有负偏移。如果BLT和BLR电压是相同的，在这两次连续的灵敏放大操作中，D或LIO的读出数据会不相同。因此ASA能检测电压电平是否相同。
然而，如果存储单元存储“VDD”电平，BLT上相应的位线电压也足够强以抵消不对称元件引入的偏移电压，并且在节点“D”处总是输出“1”。
另一方面，如果存储单元存储“0”电平，则BLT上相应的位线电压足够微弱，在节点“D”处总是输出“0”。
故意引入的偏移电压值可以通过不对称元件晶体管(N4,N5,N6)的栅极上的控制电压电平进行调节，也可以通过调节这些晶体管的宽度和长度进行调节。
例如，偏移电压可设置在50mv，而信号电压差可以达到100mv或更高，这取决于位线电容量与单元电容量的比值。如果信号电压和参考电压相同，偏移电压将决定感测操作的结果，并且随着偏移极性改变在两次操作中读出两个相反的数据“1”和“0”。否则，100mv电压差将超驰越过偏移并且如果存储单元存储“VDD”或“0”就分别读出“11”或“00”数据。
图3B的时序图表示的是A和B的切换。C可以被设置为VDD或其他电压电平，用于调节偏移电压。
图3C列出对应于三种储存电压的情形下的来自读取操作的三个不同数据。
图4A是设计ASA的另一种实施例，与对信号A和B使用完全逻辑VDD或0电压不同的是，该ASA对信号A和B直接使用具有不同驱动电镀的模拟电压。图4B表示的是信号A、B和字线WL的时序图。
A和B的一个示例是它们的电压从VDD开始，这样BLT和BLR晶体管一开始是未接通状态。当选定的字线WL升高到某一阈值电压以上时，A和B开始放电。然而，为了使偏移电压向BLT侧倾斜，A的放电强度和速度要强于B。根据图3C第一感测表格，感测结果会偏向于BLT侧和输出数据。第一感测之后，ASA的节点D和DB重置至VDD电平。当字线电压升高至VCCP电平时，节点A和B开始放电。然而，此时，B节点具有比A节点更强和更快的放电。根据图3C第二感测表格，感测结果将有利于BLR侧和输出数据。
通过在A和B的节点上施加不同和可控制的模拟电压，常规灵敏放大器可以变成具有内置偏移电压和可切换的正或负极性的不对称灵敏放大器。控制A和B的不对称元件可以被多个灵敏放大器共享，并有效地形成多个不对称灵敏放大器。而且每个存储器阵列可以包含各自的不对称元件，特定存储器阵列数据操作的偏移电压是可以调节的。
图5表示的是带有多个不对称元件的多个阵列。例如，元件500可设置带有dV1偏移电压，元件501则设置为带有dV2偏移电压。通过使用不同尺寸的晶体管以及对这些不对称元件晶体管进行不同的金属连接，可以设置不同的偏移电压。
图6A、图6B以及图6C为三种不同电压读出实例的时序图。
图6A表示存储单元存储VDD/2电压的实例，在时间点1-2期间，YSELn激活，LIO/LIOB将节点D和DB预充电至VDD电压电平。在时间点3，控制信号“A”激活，拉力向BLT侧倾斜。由于BLT和BLR的电压同为VDD/2电平，BLT将有更大拉力，D会保持在“VDD”，DB会被放电至“vss”。在时间点4-5期间，YSELn接通以从D向LIO输出数据。在时间点5-6期间，D和DB通过LIO和LIOB被预充电至VDD电平。在时间点7，控制信号B激活，拉力向BLR侧倾斜，由于BLT和BLR电压相同，当B接通时，BLR会有更大的拉力强度，DB会保持在“VDD”，D将被放电至“vss”。在时间点8-9，YSELn接通以从D向LIO输出数据。在这两步感测操作中，“VDD/2”实例分别读出“1”和“0”数据。
图6B表示的是存储单元储存VDD电压的实例，在时间点1-2，YSELn接通，并且LIO/LIOB对D和DB预充电至VDD电平。在时间点3，控制信号“A”接通，拉力向BLT侧倾斜。由于BLT的电压高于(～100mv)处于VDD/2的BLR的参考电压，并且当信号A接通时BLT有更强的拉力，D会保持“VDD”电压，并且DB将会被放电至“VSS”。在时间点4-5，YSELn接通以从D向LIO输出数据。在时间点5-6，D和DB通过LIO和LIOB被预先充电至VDD电平。在时间点7，控制信号B接通以使拉力向BLR侧倾斜，因为BLT的电压高于(～100mv)BLR参考电压。尽管B的接通使得ASA有了一个负的偏移电压，BLT减去BLR的电压差仍然可以抵消该偏移电压，并且D将会保持在“VDD”电压，DB则被放电至“vss”。在时间点8-9，YSELn接通以从D向LIO输出数据。在这两个连续感测操作中，“VDD”实例分别读出数据“1”和“1”。
图6C为存储单元存储“0”电压的实例。BLT电压低于(～100mv)在VDD/2电平处的BLR参考电压。在两次相同的感测操作中，“0”实例分别读出“0”和“0”数据。
动态存储单元在电容器上存储模拟电压，电容器会有存储电荷泄漏。同样在读出操作中，当与位线电容器共享时，电荷也会被损坏。对于DRAM单元，为了保持单元电容器上的电荷，需要周期性的刷新和读取恢复电路。
图7A的方框图表示的是存储单元与ASA之间的互连件。假设BLT侧用于访问存储单元，BLR侧用于参考位线。
在TLC-DRAM的设计中，位线被预先充电至VDD/2。对于存储VDD/2的单元，位线电压与单元电压之间没有区别，单元电容器将保持在VDD/2电压电平。因此没有必要回写VDD/2电压。
对于存储“0”的单元，第一个读出的数据是“D＝0或DB＝1”。节点DB可以用于将位线放电至“0”，并写回“0”到访问的存储单元。图7B为用于“0”存储实例的回写电路。在第一次感测操作期间，DIS信号将被激活，并且如果DB＝1，BLT会被放电至接地，电压“0”则被回写至存储单元。DIS信号在第一次感测后被关闭，然而位线已经放电至接地。图7D是在第一次感测操作中关于信号“A”的DIS控制信号时间的时序图。
对于存储“VDD”的单元，第一感测数据是“D＝1或DB＝0”。当DB＝0时，放电电路关闭。第二感测数据是“D＝1或DB＝0”，图7C为用于“VDD”存储实例的写回电路。在第二感测期间，CHRn信号将被激活，并且如果DB＝0，BLT将会被充电至VDD并被写回至存储单元。图7D还具有CHRn控制信号关于在第二次感测操作中的B信号的时间的时序图。
图7E为三种实例感测数据结果的表格，但仅使用节点DB作为一个例子。
图8的模拟时序图表示的是储存三种不同电压的例子中三个位线的电压电平。字线电压时序也在波形图中显示出。所有三个位线始于VDD/2电压。当字线电压上升，首先产生对于“0”电压实例的位线电压。在第一感测时间，由于位线电压“0”低于参考电压(VDD/2)，D＝0，DB＝1，该“0”实例的位线放电至“vss”。在第二感测时间，“VDD”实例的位线电压高于参考电压，D＝1，DB＝0，该“VDD”实例的位线被充电至VDD电压。
对于“VDD/2”位线实例，放电和充电回写电路都将关闭，位线会保持在VDD/2电压电平。
虽然在前面的例子中使用BLT作为信号位线并且直接连接到存储单元，但是实际上采用传输门来切换BLT/BLR和相应的存储阵列之间的连接。图9A的方框图表示的是使用四个晶体管将BLT和BLR连接到相应的位线对。当EQ0接通时，BL0连接到BLT，BL1连接到BLR。当EQ1接通时，BL0连接到BLR，BL1连接到BLT。图7B表示的是一个VDD/2预充电电路，该电路对BLT预充电至VDD/2电压。该VDD/2电平可以在位线之间被共享。
在TLC_DRAM的其他实施方案之一中，还可行的是使用两个SA用于一对位线感测且在一次感测操作中读出数据。图10的方框图表示的是两个ASA和位线对之间的连接关系。两个SA具有不同的下拉连接。对于SA#1，BLT连接到MA侧；对于SA#2，BLR连接到MA侧。MA侧的下拉力强于MB侧。在感测操作期间，当不对称元件中的信号A接通时，两个SA将一起操作，不过SA#1向BLT侧倾斜，SA#2向BLR侧倾斜。如果单元电压是“0”或“VDD”，那么BLT和BLR之间的电压差将抵消偏移电压的影响，并且从这两个SA读出“0”“0”和“1”“1”。如果单元电压是“VDD/2”，BLT和BLR电压将相同，并且因此偏移电压极性则发挥作用，从这两个SA上读出“1”和“0”。
对同一个位线对使用两个灵敏放大器会增加SA架空电路，但是会加快(读取)速度，原因在于不需要重置SA并且也不需要做两步感测操作。
图11的方框图表示的是使用一个不对称元件来支持多个常规灵敏放大器，这样所有的灵敏放大器可看作是不对称灵敏放大器(ASA)。
尽管ASA使用带有可切换偏移电压的差分型灵敏放大器，仍然可以自然扩展应用到锁存型灵敏放大器中。图12A描述了一个具有常规灵敏放大器的ASA，并且该ASA将源侧连接到两个可切换的信号A和B。如图12B所示，A和B从VDD/2电压开始。BLT和BLR通过传输晶体管连接到D和DB节点。对于“VDD/2”存储的实例，当感测操作开始，节点A将比节点B更快放电，这样节点D将决定感测结果；当第二感测操作开始，节点B将比节点A更快放电，这样节点DB将决定感测结果。在储存单元的电压为“0”和“VDD”的实例中，信号电压会抵消偏移电压，分别读出“00”和“11”。
虽然在前面的例子中将不对称元件连接到NFETs源侧，并改变灵敏放大器的偏移电压，由此仍然可以推断出，PFET侧同样可以连接不对称元件，并对常规灵敏放大器产生可切换偏移电压。
图13是使用一个ASA来感测一个位线对的流程图。读出第一感测数据，切换偏移电压极性，并且读出第二感测数据。
图14是同时使用两个ASA在一次感测操作中直接感测来自两个ASA的数据的流程图。
尽管本文通过具体元件的互连的实施例和各种实施方案对本发明TLC-DRAM进行了描述，但是也设想了对这些实施方案可能的变型。电路变型在电路设计领域是常见的。因此，随附的权利要求范围不应限于以上描述。

Claims (12)

1.一种三电平(TLC)单元的动态随机存取存储器(DRAM)包括：
多个存储单元阵列，其中存储单元用于在单元电容器中储存供电电压、半供电电压和对地电压来表示三种状态，或者所述存储单元的每个单元为1.58比特；
不对称灵敏放大器(ASA)，具有可控制并且极性可切换的正偏移电压和负偏移电压，其中偏移极性能够通过在不同的时间点激活的两个不同的控制信号或通过在不同时间点以不同模拟电压电平激活的两个不同的控制信号而进行切换；
恢复电路和回写电路，其用于数据写入和恢复；以及
在位线对和不对称灵敏放大器的电压输入之间的多个互连件。
2.如权利要求1所述的存储器，其中所述不对称灵敏放大器用于三电平单元随机存取储存器的感测操作。
3.如权利要求1所述的存储器，其中所述不对称灵敏放大器为具有可调节的偏移电压和可切换的正负极性的不对称元件的常规灵敏放大器。
4.如权利要求1所述的存储器，其中所述不对称灵敏放大器通过设置不同的不对称驱动强度来调节偏移电压大小。
5.如权利要求3所述的存储器，其中对于多个存储单元阵列，多个常规灵敏放大器共享同一个不对称元件以形成多个不对称灵敏放大器。
6.如权利要求5所述的存储器，其中所述多个不对称灵敏放大器能够对各个存储器阵列改变其偏移极性。
7.如权利要求1所述的存储器，其中所述不对称灵敏放大器通过偏移极性切换来检测两个输入电压是否不同；和检测两个输入电压是否相同。
8.如权利要求1所述的存储器，其中所述回写电路使用不对称灵敏放大器的输出数据将电压电平写回到位线上并且写回到存储单元。
9.如权利要求1所述的存储器，其中所述不对称灵敏放大器通过在任何常规灵敏放大器电路上增加不对称元件来实现，其中带有可切换的偏移的所述不对称元件能够附加到灵敏放大器的P型场效应晶体管一侧或N型场效应晶体管一侧。
10.如权利要求1所述的存储器，其中当控制信号A和B被设置为完全相同的电压或强度时，所述不对称灵敏放大器在对称模式中运行。
11.一种读取三电平单元的动态随机存取存储器的方法，包括：
在一个感测操作中，设置一个不对称灵敏放大器(ASA)的偏移极性为正，以及
在连续的下一个感测操作中，设置该不对称灵敏放大器的偏移极性为负；其中偏移极性能够通过在不同的时间点激活的两个不同的控制信号或通过在不同时间点以不同的模拟电压电平激活的两个不同的控制信号而进行切换。
12.一种读取三电平单元的动态随机存取存储器的方法，包括：
设置两个不对称灵敏放大器(ASA)为相反偏移极性，使得当所述两个不对称灵敏放大器的两个输入相同时，所述两个不对称灵敏放大器一起用于读出不同的数据；或当所述两个不对称灵敏放大器的两个输入不相同时，所述两个不对称灵敏放大器一起用于读出相同的数据；其中偏移极性能够通过在不同的时间点激活的两个不同的控制信号或通过在不同时间点以不同模拟电压电平激活的两个不同的控制信号而进行切换。
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