DE112016004005B4 - Dynamischer Direktzugriffsspeicher für Dreipegelzelle und Verfahren zum Lesen desselben - Google Patents

Dynamischer Direktzugriffsspeicher für Dreipegelzelle und Verfahren zum Lesen desselben Download PDF

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Abstract

Dynamischer Direktzugriffsspeicher (1) mit einer Dreipegelzelle, dadurch gekennzeichnet, dass er umfasst:mehrere Speicherzellenarrays, die sich aus Speicherzellen (2) zusammensetzt, wobei die Speicherzelle (2) zum Speichern von VDD, VDD/2 und der Massespannung in einem Zellenkondensator dient, um drei Zustände darzustellen, oder jeweils 1.58 Bits in jeder Zelle der Speicherzelle (2) zu speichern;einen asymmetrischen Leseverstärker (3) mit steuerbaren positiven und negativen Offsetspannungen, für welche die Polaritäten umschaltbar sind, wobei der asymmetrische Leseverstärker (3) zum Erfassungsvorgang des dynamischen Direktzugriffsspeicher (1) mit einer Dreipegelzelle dient, und die Offset-Polaritäten durch zwei unterschiedliche Steuersignale umschaltbar sind, die zu verschiedenen Zeitpunkten oder mit unterschiedlichen analogen Spannungspegeln zu verschiedenen Zeitpunkten aktiviert werden;eine Wiederherstellungs- und Rückschreibschaltung zum Schreiben und Wiederherstellen von Daten; undmehrere Verbindungen zwischen einem Bitleitungspaar und dem Spannungseingang des asymmetrischen Leseverstärkers (3).

Description

  • Technisches Gebiet
  • Diese Erfindung bezieht sich allgemein auf Speichereinrichtungen, und insbesondere auf dynamische Direktzugriffsspeichereinrichtungen mit Mehrpegel-Zellenspeicher.
  • Technischer Hintergrund
  • Ein dynamischer Direktzugriffsspeicher (DRAM) mit einer Mehrpegelzelle kann mehr als zwei Spannungen in einer Speicherzelle speichern, und somit ist in jeder Speicherzelle mehr als ein Bit zu speichern. Obwohl das Speichern von vier oder mehr Spannungen in einem Speicher einen höheren Wirkungsgrad von dem Speicher ermöglicht, ist in der Praxis die Einstellung von drei Spannungen praktikabel, weil dem Zellenspeicher Probleme wie halbe VDD (voltage drain drain) Referenzspannung und inhärente Rauschgrenze vorliegen, falls vier oder mehr Spannungen eingestellt werden.
  • T. Furuyama et al. („Furuyama") hat in einem Artikel mit dem Titel „An Experimental Two Bit/Cell storage DRAM for Macro Cell or Memory on Logic Application (Ein experimenteller Zwei-Bit/Zellen-Speicher-DRAM für Makrozelle oder Speicher bei Logikanwendung)", IEEE J. Solid State Circuits, Band 24, Nummer 2, Seiten 388-393, April 1989, ein Verfahren zur Mehrpegel-Leseverstärkung und -wiederherstellung vorgeschlagen. In dieser Lösung werden vier Spannungen in einem Speicher eingestellt, und auf zwei Bits abgebildet. Zur Leseverstärkung wird die Ladung durch eine Speicherzelle und eine Bitleitung geteilt, und die Bitleitung wird in drei Teilbitleitungen geteilt, die wiederum durch einen Schalter voneinander isoliert werden. Diese drei Teilbitleitungen stehen jeweils in Verbindung mit drei Leseverstärkern (SA, sense amplifier). SA vergleicht diese drei Teilbitleitungen mit drei Referenzspannungen und gibt entsprechende 2-Bit-Daten aus. Dieses Verfahren ermöglicht schnelles und einmaliges Lesen von 2-Bit-Daten. Jedoch hat diese Lösung sehr offensichtliche Nachteile, dass z.B. drei Leseverstärker benötigt sind, und mehr Schalter und Steuerschaltungen für die Teilbitleitungen anzubieten sind. Und die am meisten wesentlichen Nachteile liegen darin, dass es empfindlich auf Lesefehler ist, und eine instabile globale Referenzspannung und eine kleine Rauschgrenze hat. Es erfordert auch mehr Schalt- und Decodierungsvorgänge, und diese Vorgänge machen die Leistung von DRAM in dieser Lösung noch armer als die der meisten herkömmlichen DRAMs.
  • US 5283761 A von Gillingham offenbart ein Verfahren und eine Schaltung zum Bilden von zwei Paaren von Teilbitleitungen, wobei jedes Paar einen Leseverstärker aufweist. Im Gegensatz zu der Mode einer parallelen Erfassung in der Lösung von Furuyama wird eine sequentielle Erfassung in der Lösung von Gillingham benutzt. Bei der sequentiellen Erfassung wird das Ergebnis eines ersten Leseverstärkers zur Erzeugung einer Referenzspannung für einen zweiten Erfassungsvorgang verwendet. Beim anfänglichen Erfassungsvorgang wird VDD/2 mit einer Mehrpegel-Zellenspannung verglichen, wobei eine Referenzspannung von 5VDD/6 beim zweiten Erfassungsvorgang mit der Zellenspannung (nach der Ladungsteilung mit der Bitleitung) verglichen wird, falls die Zellenspannung höher als VDD/2 ist. Dahingegen wird die Zellenspannung beim zweiten Vorgang mit einer Referenzspannung von VDD/6 verglichen, falls der erste Vorgang zeigt, dass die Zellenspannung niedriger als VDD/2 ist. Die Ergebnisse der beiden Erfassungsvorgänge erzeugen 2-Bit-Daten. Eine lokale Erzeugung von Referenzspannung wird benutzt in dieser Lösung, und daher kann gewisses Rauschen, das von der in Furuyama verwendeten globalen Referenzspannung verursacht wird, reduziert werden. Die Nachteile dieser Lösung bestehen darin, dass noch 2 Leseverstärker zu verwenden sind und die Teilbitleitung mehrere Steuer- und Schaltkreise erfordert, und das Problem von niedriger Rauschbegrenzung im Vergleich zu herkömmlichen DRAMs auch vorliegt, weil ein noch höherer Referenzspannungspegel benötig ist. Außerdem ist die Geschwindigkeit sogar kleiner als die in der Lösung von Furuyama.
  • US 6556469 B2 von Birk et al. offenbart eine Methode, die die Vorteile der parallel Erfassung von Furuyama mit den Eigenschaften der Verwendung einer lokalen Referenzspannung von Gillingham kombiniert. Nichtsdestoweniger ist diese Lösung immer noch durch das Problem eines kleinen Signalbereichs von einem Mehrpegel-DRAM in früheren Lösungen begrenzt.
  • US 7133311 B2 von LIU offenbart ein Verfahren zur Unterscheidung von drei verschiedenen Spannungen in einer Speicherzelle durch asymmetrische Erfassung, ohne eine spezielle Referenzspannung zu verwenden. Ein Multiplexer für Verbindung und ein auf fester Offsetspannung basierende Leseverstärker werden verwendet, um die asymmetrische Erfassung zu implementieren.
  • US 8773925 B2 von Koya et al. offenbart ein Verfahren zum Speichern von vier Spannungspegeln in einer DRAM-Zelle. Ein Vorverstärker, eine lokale Bitleitung und eine globale Bitleitung werden für die Erfassung verwendet. Jedoch ist die Signalrauschgrenze immer noch das Hauptproblem, und bei dieser Auslegung werden zu viele verschiedene Erfassungsspannungspegel verwendet.
  • US2010/0165767A1 offenbart eine Abtastschaltung zum Bestimmen des Zustands von Speicherzellen, umfassend einen Leseverstärker. Der Leseverstärker enthält einen unausgeglichenen kreuzgekoppelten Latch (imbalanced cross-coupled latch, ICL), einen ersten Gate-Feldeffekttransistor (FET) zwischen einer Bitleitung (BL) und einem ersten Ausgangsknoten, und einen zweiten Gate-FET zwischen einem Bitleitungsinverter (BLB) und einen zweiten Ausgangsknoten. Die ICL umfasst einen ersten Pull-Down-FET zwischen dem ersten Ausgangsknoten und einem mit elektrischer Masse verbundenen Enable-FET und einen zweiten Pull-Down-FET zwischen dem zweiten Ausgangsknoten und dem Enable-FET. Die Kanalbreiten des zweiten Pull-Down-FET und des zweiten Gate-FET sind größer als die Kanalbreiten des ersten Pull-Down-FET und des ersten Gate-FET, um die Fähigkeit zu verbessern, eine Eins (1) und eine Null (0) zu erfassen, die in einer mit dem Leseverstärker verbundenen Speicherzelle gespeichert sind.
  • Gegenstand der Erfindung
  • In dieser Erfindung wird ein dynamischer Direktzugriffsspeicher mit einer Dreipegel-Zelle (d.h. „Drei-Zustand-Zelle“) zum Speichern von drei Spannungspegels, nämlich 0, VDD/2 und VDD, in einer dynamischen Speicherzelle ausgelegt. Ein asymmetrisches Erfassungsverfahren wird verwendet, um die Gleichheit und Differenz zwischen einer Signalspannung und einer Referenzspannung effektiv zu erfassen.
  • Durch Umschalten der Polarität der Offsetspannung eines asymmetrischen Leseverstärkers (Asymmetrical Sense Amplifier, ASA) können drei unterschiedliche Spannungen ausgelesen werden, indem nur eine Referenzspannung verwendet wird. Zwei Steuersignale A und B von ASA können auf unterschiedliche Spannungspegel eingestellt werden oder haben unterschiedliche Ansteuerstärke zu verschiedenen Zeitpunkten oder eine Kombination von den beiden.
  • ASA hat zwei Eingaben, BLT und BLR, und ASA hat eine absichtlich eingeführte Offsetspannung zwischen BLT und BLR, ferner kann die Polarität der Offsetspannung durch das Umschalten zwischen den beiden Steuersignalen A und B geändert werden. Beim Erfassen von „VDD/2“ ist das Erfassungsergebnis abhängig von der Offsetspannung, und falls die Polarität der Offsetspannung geändert wird, ist ein entgegengesetztes Ergebnis auszulesen. In Beispielen für das Erfassen von „0“ und „VDD“ ist das Erfassungsergebnis von der Differenz zwischen BLT und BLR zu entscheiden, und dasselbe Ergebnis ist auszulesen, wenn die Polarität der Offsetspannung geändert wird. Eine von dem Erfassungsergebnis gesteuerte Rückschreibschaltung kann eine „0“- bzw. „VDD“-Spannung in die Speicherzelle zurückschreiben. Ein VDD/2-Vorladelösung kann auch eine „VDD/2“-Spannung vom Bitleitungs-Vorladepegel in die Speicherzelle zurückschreiben. Die BLT- und BLR-Verbindungen mit einem Bitleitungspaar können auch durch die Auswahl eines Übertragungstransistors umgeschaltet werden.
  • Zwei Arten von asymmetrischen Leseverstärkern, nämlich vom Differentialtyp und Latch-Typ, werden in der vorliegenden Erfindung beschrieben.
  • Ein asymmetrisches Element kann entweder an der pmos-Seite oder an der nmos-Seite zur Offsetspannungseinstellung und Polaritätsumschaltung angebracht werden. Das asymmetrische Element kann auch von mehreren herkömmlichen Leseverstärkern gemeinsam benutzt werden und so mehrere asymmetrische Leseverstärker bilden.
  • Die Leistungsaufnahme des Erfassungsvorgangs von TLC-DRAMs ist kleiner als herkömmliche DRAMs. Dafür gibt es zwei Gründe: 1. Dieselbe physische Speicherzelle wird in beiden aufeinanderfolgenden Lesevorgängen erfasst, und daher wird das Bitleitungspaar nur einmal vorgeladen. 2. Wenn die Speicherzelle eine Spannung von VDD/2 speichert, ändert sich die Spannung des Bitleitungspaars nicht und benötigt daher der Bitleitungspaarkondensator nicht zu viele Vorladeströme.
  • Figurenliste
  • Diese Erfindung wird beispielhaft unter Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen:
    • 1 ist eine schematische Darstellung eines asymmetrischen Leseverstärkers (Asymmetrical Sense Amplifier, ASA), der in Verbindung mit einem Bitleitungspaar, Dateneingabe/-ausgabe und Steuersignalen A und B steht, die das Umschalten einer Offsetspannung kontrollieren.
    • 2A zeigt einen herkömmlichen Leseverstärker vom Latch-Typ für Zweipegel-DRAM.
    • 2B zeigt einen anderen herkömmlichen Leseverstärker vom Differentialtyp.
    • 3A ist eine schematische Darstellung, die einer Kombination von einem Leseverstärker, Steuersignalen A und B sowie einem asymmetrischen Element zeigt, wobei ein asymmetrischer Leseverstärker (ASA) mit sowohl positiver als auch negativer Offsetspannung gebildet ist.
    • 3B zeigt ein Zeitdiagram zum Veranschaulichen des Schaltvorgangs der Signale A und B.
    • 3C listet 3 verschiedene Daten von 3 Speicherbeispielen auf.
    • 4A zeigt ein anderes Beispiel von ASA, wobei anstatt den vollen Logikpegel zu verwenden, eine analoge Spannung unmittelbar für Signale A und B beim ASA in diesem Beispiel verwendet wird.
    • 4B zeigt ein Zeitdiagram von Signalen A und B sowie ausgewählter Wortleitung.
    • 5 zeigt mehrere Arraystrukturen mit mehreren asymmetrischen Elementen.
    • 6A, 6B und 6C sind Wellenformen der Steuersignale und der Datenausgabe des Speicherzellenzugriffsvorgangs in drei verschiedenen Beispielen von Speicherzellenspannungen.
    • 7A zeigt ein Blockdiagramm, das die Verbindung für die Speicherzelle und ASA veranschaulicht.
    • 7B zeigt eine Rückschreibschaltung für das Beispiel „0“.
    • 7C zeigt eine Rückschreibschaltung für das Beispiel „1“.
    • 7D zeigt ein Zeitdiagramm für die Ladung und Entladung der Steuersignale.
    • 7E zeigt die Erfassungsdaten für drei Beispiele der Spannungen.
    • 8 zeigt Wellenformen des Lese-/Wiederherstellungsvorgangs von Bitleitungsspannungen der drei verschiedenen Spannungen in der Speicherzelle.
    • 9A zeigt ein Blockdiagramm für schaltbare Verbindungen zwischen einem Bitleitungspaar und dem BLT/BLR-Eingang von ASA.
    • 9B zeigt eine VDD/2-Vorladeschaltung, die in Verbindung mit BLT steht.
    • 10 zeigt ein Blockdiagramm zur Erfassung eines Bitleitungspaars unter Verwendung von zwei Leseverstärkern.
    • 11 zeigt ein Blockdiagramm, in dem ein asymmetrisches Element für mehrere herkömmliche Leseverstärker zur Unterstützung der Erfassung von mehreren Bitleitungspaaren verwendet wird.
    • 12A zeigt ein Beispiel für ASA des Latch-Typs, in dem ein herkömmlicher SA und Steuersignale A und B zum Umschalten der Polarität einer Offsetspannung verwendet werden.
    • 12B zeigt ein Zeitdiagramm für die Umschaltung der A- und B-Signale.
    • 13 zeigt ein Ablaufdiagramm, das zwei aufeinanderfolgende Erfassungsvorgänge nach einer erfindungsgemäßen Ausführungsform darstellt.
    • 14 zeigt ein Ablaufdiagramm, in dem ein einzelner Erfassungsvorgang mit gleichzeitigem Lesen von mehreren Daten dargestellt wird.
  • Detaillierte Beschreibung der Ausführungsformen
  • Ein Dreipegelzelle-Direktzugriffsspeicher (Tri-Level-Cell dynamic random access memory, TLC-DRAM) 1 kann einen von drei verschiedenen Spannungspegeln in eine einzelne Speicherzelle 2 einschreiben und denselben auslesen sowie wiederherstellen, wobei die drei Spannungen jeweils die Massespannung (0), VDD/2 und eine Versorgungsspannung VDD. Durch Speichern von drei Spannungspegeln in der Speicherzelle 2 kann log2(3) = 1,58 Bits pro Zelle gespeichert werden. Daher kann die Speicherdichte im Vergleich zu einer herkömmlichen Speicherweise, in der nur ein Bit in einem Zweipegel-DRAM oder einer Speicherzelle gespeichert wird, effektiv erhöht werden.
  • 1 veranschaulicht ein stark vereinfachtes Beispiel für TLC-DRAM gemäß einem Ausführungsbeispiel. Ein asymmetrischer Leseverstärker (ASA) 3 steht in Verbindung mit einer Signalbitleitung (BLT) und einer Referenzbitleitung (BLR). Wenn die Wortleitung getrennt ist, ist BLT mit der zugegriffenen Speicherzelle 2 verbunden, während BLR mit der Referenzbitleitung verbunden ist. ASA hat zwei Steuersignale A und B, die zur Einstellung der Offsetspannung von ASA und zur Polaritätsumschaltung dienen. Lokale IOs (LIO/LIOB) dienen zum Auslesen und Einschreiben von Daten.
  • Diese drei Spannungspegel (Massespannung, VDD/2, VDD) sind in allen Typen von DRAM-Auslegungen natürlich verfügbar, jedoch wird VDD/2 üblicherweise als Referenzspannung für einen herkömmlichen Leseverstärker 301 verwendet, um zu entscheiden, ob die Signalspannung von einer die „Massespannung“ oder „VDD“ speichernden Zelle höher oder niedriger als die Referenzspannung ist. Mit anderen Worten ist der herkömmliche Leseverstärker 301 dazu ausgelegt, die Differenz zwischen beiden Eingangsspannungen (BLT und BLR) zu erkennen und entsprechendes Datum („1“ oder „0“) auszugeben. 2A und 2B stellen einen herkömmlichen Leseverstärker 301 des Latch-Typs (Stand der Technik) dar. Der herkömmliche Leseverstärker 301 ist dazu ausgelegt, die Differenz zwischen beiden Eingangsspannungen zu erkennen, jedoch kann er die Gleichheit der Spannungen nicht erkennen.
  • Um drei verschiedene Spannungen von DRAM zu erkennen, erfordert der herkömmliche Leseverstärker 301 die Verwendung einer Referenzspannung anders als VDD/2, weil der Leseverstärker weder VDD/2 erkennen, noch im Falle, dass nicht nur die Signalspannung, sondern auch die Referenzspannung beide auf dem VDD/2-Pegel liegen, eine korrekte Entscheidung treffen kann.
  • Um immer noch VDD/2 als Referenzspannung zu verwenden und drei verschiedene Spannungspegel zu erfassen, ist ein asymmetrischer Leseverstärker 3 in dieser Erfindung so ausgelegt, dass er sowohl positive als auch negative Offsetspannungen zwischen zwei Eingangsspannungen (BLT und BLR) aufweist.
  • 3A ist eine schematische Darstellung für einen differentialbasierten asymmetrischen Leseverstärker 3, der erkennen kann, ob zwei Eingangsspannungen gleich oder ungleich sind. 301 ist ein herkömmlicher Leseverstärker, wobei D- und DB-Knoten während einer Rücksetz- oder Vorladephase durch LIO und LIOB auf VDD vorgeladen werden. 302 ist ein Beispiel für das asymmetrische Element, das Steuersignale A und B verwendet, um die Pulldown-Stärke für die BLT- und BLR-Seiten umzuschalten, und C wird durch Anlegen einer Spannung an eine Übertragungstür eingeschaltet. 303 ist eine Variante von 302, wobei C unmittelbar mit VDD verbunden ist. Wenn A eingeschaltet ist und B geerdet ist, fließt der Strom des BLT-Transistors unmittelbar durch einen Transistor N4 zur Masse. Auf der anderen Seite fließt der Strom des BLR-Transistors durch einen Transistor N6 und den Transistor N4 zur Masse. In diesem Ausführungsbeispiel hat der BLT-Transistor eine stärkere Pulldown-Kraft und hat SA eine positive Offsetspannung. Wenn B aktiviert ist und A = 0, hat der BLR-Transistor eine stärkere Pulldown-Kraft und hat SA einen negativen Offset. Wenn BLT- und BLR-Spannungen gleich wären, würden ausgelesene Daten von D oder LIO in diesen zwei aufeinanderfolgenden Leseverstärkerungsvorgängen unterschiedlich sein. Somit kann ASA erkennen, ob die Spannungspegel gleich sind oder nicht.
  • Jedoch ist eine jeweilige Bitleitungsspannung an BLT auch stark genug, um die von dem asymmetrischen Element eingeführte Offsetspannung entgegenzuwirken, und wird an dem Knoten „D“ immer „1“ ausgegeben, falls die Speicherzelle 2 einen „VDD“-Pegel speichert.
  • Auf der anderen Seite ist die jeweilige Bitleitungsspannung an BLT schwach genug und wird an dem Knoten „D“ immer „0“ ausgegeben, wenn die Speicherzelle 2 einen „0“ -Pegel speichert.
  • Absichtlich eingeführten Offsetspannungswerte können durch die Steuerspannungspegel an den Gates von asymmetrischen Elementtransistoren (N4, N5, N6) eingestellt werden, oder durch die Anpassung der Breite und Länge dieser Transistoren eingestellt werden.
  • Beispielsweise kann die Offsetspannung auf 50 mV eingestellt werden, während die Signalspannungsdifferenz 100 mV oder mehr erreichen kann, was von dem Verhältnis zwischen der Bitleitungskapazität und der Zellkapazität abhängt. Wenn die Signalspannung und die Referenzspannung gleich sind, wird die Offsetspannung das Ergebnis des Erfassungsvorgangs entscheiden, und mit der Änderung der Offset-Polarität sind zwei entgegengesetzte Daten „1“ und „0“ in zwei Vorgängen auszulesen. Andernfalls wird die 100-mV-Spannungsdifferenz den Offset überschreiten, und Datum „11“ bzw. „00“ ist jeweils auszulesen, wenn die Speicherzelle 2 „VDD“ bzw. „0“ speichert.
  • Das Zeitdiagramm in 3B zeigt das Umschalten zwischen A und B. C kann zur Einstellung der Offsetspannung auf VDD oder einen anderen Spannungspegel eingestellt werden.
  • 3C listet drei verschiedene Daten aus den Lesevorgängen auf, die drei gespeicherten Spannungen entsprechen.
  • 4A ist ein anderes Ausführungsbeispiel für die Auslegung von ASA, wobei anstelle der Verwendung von voller Logikspannung VDD oder 0 für die Signale A und B, eine analoge Spannung mit unterschiedlicher Ansteuerstärke bei ASA unmittelbar für die Signale A und B verwendet wird. 4B zeigt ein Zeitdiagram für die Signale A und B sowie die Wortleitung (wordline, WL).
  • Bei einem Beispiel von A und B beginnen ihre Spannungen mit VDD, und auf dieser Weise sind BLT- und BLR-Transistoren zu Beginn ausgeschaltet. Sobald die ausgewählte Wortleitung WL über eine bestimmte Schwellenspannung ansteigt, beginnen A und B mit der Entladung. Jedoch sind die Entladungsstärke und -geschwindigkeit von A größer als B, um die Offsetspannung zur BLT-Seite geneigt zu machen. Nach der Tabelle der ersten Erfassung in 3C, neigen die Erfassungsergebnisse zur BLT-Seite und Ausgangsdaten. Nach der ersten Erfassung werden die D- und DB-Knoten von ASA auf den VDD-Pegel zurückgesetzt. Wenn die Spannung der Wortleitung auf VCCP-Pegel ansteigt, beginnen der A-Knoten und der B-Knoten mit der Entladung. Zu diesem Zeitpunkt wird der B-Knoten jedoch stärker und schneller als der A-Knoten entladen. Nach der Tabelle der zweiten Erfassung in 3C, dienen die Erfassungsergebnisse der BLR-Seite und den Ausgangsdaten.
  • Durch die Anlegung verschiedener und steuerbarer analoger Spannungen an A- und B-Knoten kann der herkömmliche Leseverstärker 301 in einen asymmetrischen Leseverstärker 3 mit eingebauter Offsetspannung und schaltbarer positiver oder negativer Polarität umgewandelt werden. Das A und B steuernde asymmetrische Element kann auch von mehreren herkömmlichen Leseverstärkern gemeinsam genutzt werden und so mehrere asymmetrische Leseverstärker 3 effektiv bilden. Darüber hinaus kann jedes Speicherarray sein eigenes asymmetrisches Element beinhalten, wobei die von bestimmten Speicherarraydaten kontrollierte Offsetspannung anpassbar ist.
  • 5 zeigt mehrere Arrays mit mehreren asymmetrischen Elementen. Zum Beispiel kann Element 500 eingestellt werden, eine dV1 Offsetspannung zu haben, während Element 501 eine dV2 Offsetspannung hat. Durch die Verwendung von Transistoren mit verschiedenen Größen und durch verschiedene Metallverbindungen für diese Transistoren der asymmetrischen Elemente können unterschiedliche Offsetspannungen eingestellt werden.
  • 6A, 6B und 6C sind Zeitdiagramme der Beispiele für das Auslesen von drei verschiedenen Spannungen.
  • 6A zeigt ein Beispiel für das Speichern einer VDD/2-Spannung in einer Speicherzelle 2, wobei während der Zeitpunkte 1-2 YSELn aktiviert ist und die Knoten D und DB durch LIO/LIOB auf den VDD-Spannungspegel vorgeladen. Zum Zeitpunkt 3 wird das Steuersignal „A“ aktiviert, und die Abzugskraft neigt zur BLT-Seite. Da sowohl die Spannung von BLT also auch die Spannung von BLR auf dem VDD/2-Pegel liegen, wird BLT eine größere Zugkraft haben, und D wird auf „VDD“ behalten, während DB bis auf „vss“ entladen wird. Während der Zeitpunkte 4-5 wird YSELn eingeschaltet, um Daten von D nach LIO auszugeben. Während der Zeitpunkte 5-6 werden D und DB durch LIO und LIOB auf den VDD-Pegel vorgeladen. Zum Zeitpunkt 7 wird das Steuersignal B aktiviert, und die Zugkraft neigt zur BLR-Seite; weil BLT und BLR auf der gleichen Spannung liegen, wird BLR beim Einschalten von B eine größere Zugkraftstärke haben, und DB wird auf „VDD“ behalten und D wird bis auf „vss“ entladen. Zu den Zeitpunkten 8-9 wird YSELn eingeschaltet, um Daten von D nach LIO auszugeben. Bei diesem zweistufigen Erfassungsvorgang werden jeweils Daten „1“ und „0“ in dem Beispiel für „VDD/2“ ausgelesen.
  • 6B zeigt ein Beispiel für das Speichern einer VDD-Spannung in einer Speicherzelle 2, wobei zu den Zeitpunkten 1-2 YSELn eingeschaltet ist und D und DB durch LIO/LIOB auf den VDD-Pegel vorgeladen. Zum Zeitpunkt 3 wird das Steuersignal „A“ eingeschaltet, und die Abzugskraft neigt zur BLT-Seite. Da die Spannung von BLT höher (~100 mv) als die auf VDD/2 liegende Referenzspannung von BLR ist, und BLT beim eingeschalten Signal A eine höhere Zugkraft hat, wird D auf der „VDD“-Spannung behalten, während DB bis auf „VSS“ entladen wird. Zu den Zeitpunkten 4-5 wird YSELn eingeschaltet, um Daten von D nach LIO auszugeben. Zu den Zeitpunkten 5-6 werden D und DB durch LIO und LIOB auf den VDD-Pegel vorgeladen. Zum Zeitpunkt 7 wird das Steuersignal B eingeschaltet, so dass die Zugkraft zur BLR-Seite neigt, weil die Spannung von BLT höher (~100 mv) als die Referenzspannung von BLR ist. Obwohl das Einschalten von B eine negative Offsetspannung von ASA ermöglicht, kann die Spannungsdifferenz zwischen BLT und BLR (BLT minus BLR) diese Offsetspannung immer noch entgegenwirken, und wird D auf der „VDD“-Spannung behalten, während DB bis auf „vss“ entladen wird. Zu den Zeitpunkten 8-9 wird YSELn eingeschaltet, um Daten von D nach LIO auszugeben. Bei den beiden sukzessiven Erfassungsvorgängen werden jeweils Daten „1“ und „1“ in dem Beispiel für „VDD“ ausgelesen.
  • 6C zeigt ein Beispiel für das Speichern einer „0“-Spannung in einer Speicherzelle 2. Die Spannung von BLT ist niedriger (~100 mv) als die auf dem VDD/2-Pegel liegende Referenzspannung von BLR. Bei den zweimaligen gleichen Erfassungsvorgängen werden jeweils Daten „0“ und „0“ in dem „0“-Beispiel ausgelesen.
  • Die dynamische Speicherzelle 2 speichert die analoge Spannung an einem Kondensator, bei dem Verlust gespeicherter Ladung kommen könnte. Während des Lesevorgangs könnte die Ladung auch beschädigt werden, falls sie mit dem Bitleitungskondensator geteilt wird. Die DRAM-Zelle erfordert periodisches Auffrischen und Lesen der Wiederherstellungsschaltung, um die Ladung an dem Kondensator der Zelle beizubehalten.
  • Das Blockdiagramm in 7A veranschaulicht eine Verbindung zwischen der Speicherzelle 2 und ASA. Es wird angenommen, dass die BLT-Seite zum Zugriff auf die Speicherzelle 2 dient, während die BLR-Seite für die Referenzbitleitung verwendet wird.
  • Bei der Auslegung von TLC-DRAM wird die Bitleitung auf VDD/2 vorgeladen. Für die VDD/2 speichernde Zelle gibt es kein Unterschied zwischen der Bitleitungsspannung und der Zellenspannung, und der Zellenkondensator wird auf dem VDD/2-Spannungspegel behalten. Daher ist es nicht notwendig, die VDD/2-Spannung zurückzuschreiben.
  • Für die „0“ speichernde Zelle ist das zuerst ausgelesene Datum „D = 0 oder DB = 1“. Der DB-Knoten kann verwendet werden, um die Bitleitung auf „0“ zu entladen und „0“ in die zugegriffene Speicherzelle 2 zurückzuschreiben. 7B zeigt eine Rückschreibschaltung für das „0“-Speicherbeispiel. Während des ersten Erfassungsvorgangs wird ein DIS-Signal aktiviert, und wenn DB gleich 1 ist, wird BLT bis auf die Massespannung entladen und „0“-Spannung in die Speicherzelle 2 zurückgeschrieben. Das DIS-Signal wird nach der ersten Erfassung ausgeschaltet, jedoch ist die Bitleitung bereits auf die Massespannung entladen. 7D zeigt ein Zeitdiagramm für den DIS-Steuersignalzeitraum bezüglich des Signals „A“ in dem ersten Erfassungsvorgang.
  • Für die „VDD“ speichernde Zelle ist das erste Erfassungsdatum „D = 1 oder DB = 0“. Die Entladeschaltung wird ausgeschaltet wenn DB = 0. Das zweite Erfassungsdatum ist „D = 1 oder DB = 0“, und 7C zeigt eine Rückschreibschaltung für den „VDD“-Speicherbeispiel. Während der zweiten Erfassung ist ein CHRn-Signal zu aktivieren, und wenn DB = 0, wird BLT auf VDD aufgeladen und in die Speicherzelle 2 zurückgeschrieben. 7D zeigt auch ein Zeitdiagramm für die Zeitsteuerung des CHRn-Steuersignals in Bezug auf das B-Signal in dem zweiten Erfassungsvorgang.
  • 7E zeigt eine Tabelle der Erfassungsdatenergebnisse der drei Beispiele, wobei nur der Knoten DB beispielsweise benutzt wird.
  • Das analoge Zeitdiagramm in 8 veranschaulicht die Spannungspegel der drei Bitleitungen in den Beispielen, in den drei unterschiedliche Spannungen gespeichert werden. Die Zeitfolge der Wortleitungsspannung wird auch in den Wellenformen angezeigt. Alle der drei Bitleitungen beginnen mit der VDD/2-Spannung. Wenn die Wortleitungsspannung ansteigt, wird die Bitleitungsspannung für das „0“-Spannungsbeispiel zuerst erzeugt. Bei der ersten Erfassung wird die Bitleitung in dem „0“-Beispiel bis auf „vss“ entladen, weil die Bitleitungsspannung „0“ niedriger als die Referenzspannung (VDD/2) ist und D = 0 und DB = 1. Bei der zweiten Erfassung ist die Bitleitungsspannung in einem „VDD“-Beispiel höher als die Referenzspannung, D = 1 und DB = 0, und die Bitleitung in dem „VDD“-Beispiel wird bis auf die VDD-Spannung aufgeladen.
  • Für ein „VDD/2“-Bitleitungsbeispiel werden die Entlade- und Auflade-Rückschreibschaltung ausgeschaltet, und die Bitleitung wird auf dem VDD/2-Spannungspegel behalten.
  • Obwohl BLT in den vorhergehenden Beispielen als Signalbitleitung benutzt wird und in unmittelbarer Verbindung mit der Speicherzelle 2 steht, wird tatsächlich eine Übertragungstür verwendet, um die Verbindung zwischen BLT/BLR und einem jeweiligen Speicherarray umzuschalten. Das Blockdiagramm in 9A veranschaulicht die Verbindung von BLT und BLR mit einem jeweiligen Bitleitungspaar durch die Verwendung von vier Transistoren. Wenn EQ0 eingeschaltet wird, ist BL0 mit BLT verbunden und BL1 mit BLR verbunden. Wenn EQ1 eingeschaltet wird, ist BL0 mit BLR verbunden und BL1 mit BLT verbunden. 7B zeigt eine VDD/2-Vorladeschaltung, die BLT auf die VDD/2-Spannung vorlädt. Dieser VDD/2-Pegel kann von den Bitleitungen geteilt werden.
  • In einer der weiteren Ausführungsformen für TLC_DRAM ist es auch möglich, zwei SAs für die Erfassung von einem Bitleitungspaar zu verwenden und Daten beim einmaligen Erfassungsvorgang auszulesen. Das Blockdiagramm in 10 veranschaulicht die Verbindungsbeziehungen zwischen zwei ASAs und dem Bitleitungspaar. Die zwei SAs haben unterschiedliche Pulldown-Verbindungen. Bei SA#1 wird BLT mit MA-Seite verbunden; und bei SA#2 wird BLR mit der MA-Seite verbunden. Die MA-Seite hat eine stärkere Pulldown-Kraft im Vergleich zu MB-Seite. Während des Erfassungsvorgangs werden die beiden SAs zusammen operiert, wenn das Signal A in dem asymmetrischen Element eingeschaltet wird, wobei jedoch SA#1 zur BLT-Seite neigt und SA#2 zur BLR-Seite neigt. Wenn die Zellenspannung „0“ bzw. „VDD“ ist, wird die Spannungsdifferenz zwischen BLT und BLR den Einfluss der Offsetspannung entgegenwirken und werden „0“, „0“ und „1“, „1“ von den beiden SAs ausgelesen. Wenn die Zellenspannung „VDD/2“ ist, sind die BLT- und BLR-Spannungen gleich und somit wird die Polarität der Offsetspannung wirksam und werden „1“ und „0“ von den beiden SAs ausgelesen.
  • Trotzdem die Verwendung von zwei Leseverstärkern für dasselbe Bitleitungspaar eine SA-Freileitung erhöht, wird die (Lese-)Geschwindigkeit beschleunigt, weil das Rücksetzen von SA und zweistufige Erfassungsvorgänge unnötig sind.
  • Das Blockdiagramm in 11 veranschaulicht die Verwendung eines asymmetrischen Elements zur Unterstützung mehrerer herkömmlicher Leseverstärker 301, und somit können alle der Leseverstärker als asymmetrische Leseverstärker (ASA) 3 angesehen werden.
  • Obwohl ein Leseverstärker vom Differentialtyp mit einer umschaltbaren Offsetspannung für ASA verwendet, kann er immer noch natürlich auf einen Leseverstärker des Latch-Typs erweitert werden. 12A beschreibt ASA mit einem herkömmlichen Leseverstärker 301, und bei ASA wird die Source-Seite mit zwei umschaltbaren Signalen A und B verbunden. A und B beginnen mit der VDD/2-Spannung, wie in 12B gezeigt. BLT und BLR sind durch Übertragungstransistoren mit D- und DB-Knoten verbunden. Im „VDD/2“ speichernden Beispiel wird der Knoten A zum Beginn des Erfassungsvorgangs schneller als der Knoten B entladen, und daher wird der Knoten D das Erfassungsergebnis entscheiden; und zum Beginn des zweiten Erfassungsvorgangs wird der Knoten B schneller als der Knoten A entladen, und daher wird der Knoten DB das Erfassungsergebnis entscheiden. Bei den Beispielen, in den die Spannung der Speicherzelle „0“ bzw. „VDD“ ist, wird die Signalspannung die Offsetspannung entgegenwirken und wird „00“ bzw. „11“ ausgelesen.
  • Obwohl in den vorhergehenden Beispielen das asymmetrische Element mit der Source-Seite von NFETs verbunden ist und die Offsetspannung des Leseverstärkers ändert, kann es immer noch zum Schluss kommen, dass die PFET-Seite auch mit dem asymmetrischen Element verbindbar ist und eine umschaltbare Offsetspannung für einen herkömmlichen Leseverstärker 301 erzeugen kann.
  • 13 zeigt ein Ablaufdiagramm für die Erfassung eines Bitleitungspaar durch einen ASA. Erste Erfassungsdaten werden ausgelesen, und dann wird die Polarität der Offsetspannung umgeschaltet und werden zweite Erfassungsdaten ausgelesen.
  • 14 zeigt ein Ablaufdiagramm für unmittelbare Erfassung der Daten von zwei ASAs in einmaligem Erfassungsvorgang durch gleichzeitige Verwendung von zwei ASAs.

Claims (11)

  1. Dynamischer Direktzugriffsspeicher (1) mit einer Dreipegelzelle, dadurch gekennzeichnet, dass er umfasst: mehrere Speicherzellenarrays, die sich aus Speicherzellen (2) zusammensetzt, wobei die Speicherzelle (2) zum Speichern von VDD, VDD/2 und der Massespannung in einem Zellenkondensator dient, um drei Zustände darzustellen, oder jeweils 1.58 Bits in jeder Zelle der Speicherzelle (2) zu speichern; einen asymmetrischen Leseverstärker (3) mit steuerbaren positiven und negativen Offsetspannungen, für welche die Polaritäten umschaltbar sind, wobei der asymmetrische Leseverstärker (3) zum Erfassungsvorgang des dynamischen Direktzugriffsspeicher (1) mit einer Dreipegelzelle dient, und die Offset-Polaritäten durch zwei unterschiedliche Steuersignale umschaltbar sind, die zu verschiedenen Zeitpunkten oder mit unterschiedlichen analogen Spannungspegeln zu verschiedenen Zeitpunkten aktiviert werden; eine Wiederherstellungs- und Rückschreibschaltung zum Schreiben und Wiederherstellen von Daten; und mehrere Verbindungen zwischen einem Bitleitungspaar und dem Spannungseingang des asymmetrischen Leseverstärkers (3).
  2. Speicher (1) nach Anspruch 1, wobei der asymmetrische Leseverstärker (3) ein herkömmlicher Leseverstärker (301) mit einem asymmetrischen Element (302,303,500,501,502) ist, das eine anpassbare Offsetspannung und umschaltbare positive und negative Polarität aufweist.
  3. Speicher (1) nach Anspruch 1 oder 2, wobei bei dem asymmetrischen Leseverstärker (3) die Größe der Offsetspannung durch die Einstellung verschiedener asymmetrischer Ansteuerstärke eingestellt wird.
  4. Speicher (1) nach Anspruch 2 oder 3, wobei für mehrere Speicherarrays, die mehreren herkömmlichen Leseverstärker (301) dasselbe asymmetrische Element (302,303,500,501,502) teilen, um mehrere asymmetrische Leseverstärker (3) zu bilden.
  5. Speicher (1) nach Anspruch 4, wobei der asymmetrische Leseverstärker (3) in der Lage ist, die Polarität der Offsetspannung eines entsprechenden Speicherarrays zu verändert.
  6. Speicher (1) nach einem der Ansprüche 1 bis 5, wobei der asymmetrische Leseverstärker (3) durch das Umschalten der Polarität der Offsetspannung erkennt, ob zwei Eingangsspannungen gleich oder ungleich sind.
  7. Speicher (1) nach einem der Ansprüche 1 bis 6, wobei die Rückschreibschaltung die Ausgangsdaten des asymmetrischen Leseverstärkers (3) verwendet, um einen Spannungspegel auf eine Bitleitung und in eine Speicherzelle (2) zurückzuschreiben.
  8. Speicher (1) nach einem der Ansprüche 1 bis 7, wobei der asymmetrische Leseverstärker (3) durch die Hinzufügung eines asymmetrischen Elements (302,303,500,501,502) an einen beliebigen herkömmlichen Leseverstärkerschaltung implementiert, und das asymmetrische Element (302,303,500,501,502), das eine Offsetspannung mit umschaltbarer Polarität aufweist, entweder an der PFET-Seite oder der NFET-Seite des Leseverstärkers (301) anbringbar ist.
  9. Speicher (1) nach einem der Ansprüche 1 bis 8, wobei der asymmetrische Leseverstärker (3) im symmetrischen Modus betrieben ist, wenn beide Steuersignale A und B auf genau die gleiche Spannung oder Stärke eingestellt sind.
  10. Verfahren zum Lesen eines dynamischen Direktzugriffsspeichers (1) mit einer Dreipegelzelle, dadurch gekennzeichnet, dass es umfasst: einen Schritt zum Einstellen einer positiven Polarität für die Offsetspannung eines asymmetrischen Leseverstärkers (3) während eines Erfassungsvorgangs, wobei die Leseverstärker zum Erfassungsvorgang des dynamischen Direktzugriffsspeicher (1) mit einer Dreipegelzelle dienen; und Einstellen einer negativen Polarität für die Offsetspannung des asymmetrischen Leseverstärkers (3) während eines sukzessiv nächsten Erfassungsvorgangs; wobei die Offset-Polaritäten durch zwei unterschiedliche Steuersignale umschaltbar sind, die zu verschiedenen Zeitpunkten oder mit unterschiedlichen analogen Spannungspegeln zu verschiedenen Zeitpunkten aktiviert werden.
  11. Verfahren zum Lesen eines dynamischen Direktzugriffsspeichers (1) mit einer Dreipegelzelle, dadurch gekennzeichnet, dass es umfasst: Einstellen von zwei asymmetrischen Leseverstärkern (3) auf entgegengesetzte Polaritäten der Offsetspannung, wobei die Leseverstärker zum Erfassungsvorgang des dynamischen Direktzugriffsspeicher (1) mit einer Dreipegelzelle dienen, so dass sie zusammen zum Auslesen verschiedener Daten verwendet werden, wenn die zwei Eingaben der beiden asymmetrischen Leseverstärker (3) gleich sind; oder die beiden asymmetrischen Leseverstärker (3) zusammen zum Auslesen denselben Daten dienen, falls die Eingaben der beiden asymmetrischen Leseverstärker (3) unterschiedlich sind; wobei die Offset-Polaritäten durch zwei unterschiedliche Steuersignale umschaltbar sind, die zu verschiedenen Zeitpunkten oder mit unterschiedlichen analogen Spannungspegeln zu verschiedenen Zeitpunkten aktiviert werden.
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