TWI576840B - 三位準單元的動態隨機存取記憶體及其讀取方法 - Google Patents

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Description

三位準單元的動態隨機存取記憶體及其讀取方法
本發明大致關於一種記憶體裝置，尤其關於一種帶有多位準單元儲存的動態隨機記憶體裝置。
一個多位準單元動態隨機記憶體(DRAM)能在記憶單元(memory cell)上儲存兩種以上的電壓，這樣每個記憶單元能儲存一個以上的位元(bits)。雖然在記憶體中儲存四種或更多種電壓能夠使記憶體達到更高的效率，但是在實踐中，設置三種電壓是切實可行的，其原因在於，若設置四種或更多種電壓，單元記憶體中存在半VDD參照電壓問題以及固有的雜訊容限問題。
T.Furuyama等人(“Furuyama”)在一篇文獻“An Experimental Two Bit/Cell storage DRAM for Macro Cell or Memory on Logic Application(兩個位元/單元儲存DRAM在巨集單元或記憶體上的邏輯應用試驗)”，IEEE J.Solid State Circuits，第24卷，第2號，第388-393頁，1989年4月，提出一種多位準靈敏放大和恢復的方法。在該方案中，記憶體中設置四種電壓，並映射到兩個位元。對於靈敏放大操作，記憶單元與一個位元線共用充電，且該位元 線分成三個子位元線，並通過開關相互隔離。這三個子位元線連接三個感測放大器(SA)。SA將這三個子位元線與三個參照電壓比較，並且輸出相應的2個位元資料。通過這種方式可以迅速地一次讀出2個位元資料。但是這種方案有很明顯的弊端，例如需要三個感測放大器，需要為子位元線配置更複數個開關和控制電路。最大的弊端在於對於讀取錯誤比較敏感，以及全域參照電壓不穩定，噪音容限小。還需要更多的開關和解碼操作，這些操作使得該方案下的DRAM比多數常規DRAM的性能還要慢。
Gillingham的美國發明專利第5,283,761號公開形成兩對子位元線的方法和電路，每對有一個感測放大器，不同於Furuyama方案中的平行感測方式，Gillingham方案使用順序感測。在順序感測中，第一感測放大器的結果用於生成第二次感測操作的參照電壓。一個初始的感測操作將VDD/2與多位準單元電壓相比較，如果單元電壓在VDD/2以上，則第二次感測操作將5VDD/6的參照電壓與單元電壓(在與位元線充電共用之後)比較。相反地，如果第一次動作表明單元電壓低於VDD/2，第二次操作將會比較單元電壓和VDD/6的參照電壓。兩次感測操作的結果會產生2位元資料。該方案使用本地生成參考電壓，因此能減少Furayama中使用的全域參照電壓所產生的一些噪音，該方案的缺點是仍然要使用2個感測放大器，並且對於子位元線有很多控制和切換電路，與常規的DRAM相比，還有更低的噪音邊際問題，因為需要更高的參照電壓位準。除此 之外，速度也比Furuyama方案更慢一些。
Birk等人的美國發明專利第6,556,469號公開了一種將Furayama並行感測的優點與Gillingham使用本地參照電壓的特點結合起來的方式。然而這個方案也有局限，亦即仍然存在先前方案的多位準DRAM低訊號邊界問題。
LIU的美國發明專利第7,133,311號公開了一種使用不對稱感測來區分記憶單元中三個不同電壓但不使用任何特殊參考電壓的方法。使用連接用的多工器和基於固定偏移電壓的感測放大器來實施該不對稱感測。
Koya等人的美國發明專利第8,773,925號公開了在DRAM單元中儲存四種電壓位準的方法。其利用前置放大器、本地位元線以及全域位元線進行感測。然而，訊號噪音容限仍然是主要的問題，而且這種設計使用了過多不同的感測電壓位準。
在本發明中，設計了一種三位準(亦即“三態”)單元的動態隨機存取記憶體用於在動態儲存裝置單元中儲存三種電壓位準：0、VDD/2和VDD。使用一種不對稱感測的方法高效地感測出訊號電壓和參考電壓的相同和不同。
通過切換不對稱感測放大器(ASA)的偏移電壓極性，僅使用一個參考電壓，可以讀出三種不同電壓。該ASA的兩個控制訊號A和訊號B可被設置在不同的電壓位準，或者在不同的時間點具有不同的驅動強度，又或者兩者的結合。
該ASA有兩個輸入，BLT和BLR，ASA具有在BLT和BLR之間故意引入的偏移電壓，偏移電壓的極性可以通過切換兩個控制訊號A、訊號B來改變。在感測“VDD/2”時，偏移電壓決定感測結果，並且當偏移電壓極性變化時，則讀出相反結果。在感測“0”和“VDD”的實例中，BLT和BLR之間的差異將決定感測結果，且當偏移電壓極性改變時，讀出的結果相同。由感測結果控制的回寫電路能夠將“0”和“VDD”電壓寫回記憶單元。VDD/2預充電方案同樣可以將“VDD/2”電壓從位元線預充電位準寫回記憶單元。BLT和BLR與位元線對的連接還可以通過選擇傳輸電晶體進行切換。
本發明中描述了差分型和鎖存型這兩種不對稱感測放大器。
不對稱元件可以附加在pmos側或者nmos側，用於偏移電壓設置和極性切換。不對稱元件還可以被複數個常規感測放大器共用，因此形成複數個不對稱感測放大器。
該TLC-DRAM的感測操作功耗小於常規的DRAM。
有以下兩個原因：1.兩次連續的感測操作感測的是相同的物理記憶單元，因此位元線對只會預充電一次；2.如果記憶單元儲存VDD/2的電壓，位元線對的電壓不變，當然位元線對電容器就不需要太多預充電電流。
301‧‧‧常規感測放大器
302‧‧‧不對稱元件
303‧‧‧不對稱元件的一個變型
500‧‧‧元件
501‧‧‧元件
502‧‧‧元件
將參照以下圖式通過示例方式描述本發明。
圖1表示的是與位元線對、資料登錄/輸出、以及控 制偏移電壓切換的控制訊號A和訊號B連接的不對稱感測放大器(ASA)的示意圖。
圖2A表示的是常規的用於兩位準DRAM的鎖存型感測放大器。
圖2B表示的是另一種常規的差分型感測放大器。
圖3A表示的是感測放大器與控制訊號A、訊號B以及不對稱元件組合的示意圖，形成一個帶有正偏移電壓和負偏移電壓的不對稱感測放大器(ASA)。
圖3B表示的是訊號A和訊號B切換操作的時序圖。
圖3C列出3種儲存實例中的3個不同資料。
圖4A是ASA的另一個例子，與使用完全邏輯位準不同的是，該例子的ASA對訊號A和訊號B直接使用類比電壓。
圖4B是訊號A和訊號B以及所選字線的時序圖。
圖5展示的是帶有複數個不對稱元件的複數個陣列結構。
圖6A、圖6B和圖6C為在三種不同記憶單元電壓實例中的記憶單元讀取操作的控制訊號和資料輸出的波形圖。
圖7A為展示記憶單元與ASA的互連件的方框圖。
圖7B為實例“0”的回寫電路。
圖7C為實例“1”的回寫電路。
圖7D是給控制訊號充電和放電的時序圖。
圖7E是對於3種電壓實例的感測資料。
圖8是記憶單元中三種不同電壓的位元線電壓讀取/恢復操作的波形圖。
圖9A是位元線對和ASA的BLT/BLR輸入之間的可切換互連件的方框圖。
圖9B是與BLT連接的VDD/2預充電電路。
圖10表示的是使用兩個感測放大器一起來感測一個位元線對的方框圖。
圖11表示的是對於複數個常規感測放大器使用不對稱元件用於支援複數個位元線對的感測的方框圖。
圖12A是使用常規SA和控制訊號A和訊號B來切換偏移電壓極性的鎖存型ASA的示例。
圖12B是用於訊號A和訊號B切換的時序圖。
圖13是例示根據本發明的一個實施方案的兩個連續感測操作的流程圖。
圖14是例示一個單獨感測操作和同時讀取複數個資料的流程圖。
三位準單元隨機存取儲存器(TLC-DRAM)可以將三種不同電壓位準中的任意一種寫入、讀取和恢復到單個記憶單元，這三種電壓分別是對地電壓(0)、VDD/2和供電電壓VDD。通過在記憶單元中儲存三種電壓位準，可以實現每個單元儲存log2(3)=1.58bit。因此，與常規的兩位準DRAM或每個記憶單元只有一個位元的儲存方式相比，能夠有效地增加記憶體密度。
圖1顯示的是根據一個實施例的TLC-DRAM的高度簡化例子。一個不對稱感測放大器(ASA)與一個訊號位元線(BLT)和參考位元線(BLR)連接。當字線斷開時，BLT連接到訪問的記憶單元，BLR連接到參考位元線。ASA有兩個控制訊號A和訊號B，用於設置ASA的偏移電壓和極性切換。本地IOs(LIO/LIOB)用於資料讀出和寫入操作。
這三種電壓位準(對地電壓、VDD/2、VDD)在所有類型的DRAM設計中都是自然可獲得的，然而，通常使用VDD/2作為常規感測放大器的參考電壓以判斷來自儲存“對地電壓”或“VDD”的單元中的訊號電壓是高於還是低於參考電壓。換句話說，常規感測放大器的設計目的是為了檢測兩個輸入電壓(BLT和BLR)的差別，並輸出相應的資料(“1”或“0”)。圖2A和圖2B描述的是常規鎖存型感測放大器(先前技術)。常規感測放大器的設計目的是檢測兩個輸入電壓的差別，但是，它不能檢測出電壓的相同性。
為了檢測DRAM的三種不同電壓，常規的感測放大器需要使用除了VDD/2之外的參考電壓，因為感測放大器既不能檢測出VDD/2，也不能在訊號電壓與參考電壓相同都處於VDD/2位準時做出正確的判斷。
為了能仍然使用VDD/2作為參考電壓，並感測出三種不同的電壓位準，本發明設計了一種不對稱感測放大器，其在兩個輸入電壓(BLT和BLR)之間具有正偏移電壓和負偏移電壓。
圖3A為一個差分不對稱感測放大器的原理圖，其可以檢測兩個輸入電壓是相同還是不同。301是一個常規感測放大器，在重置或預充電階段，D和DB節點通過LIO和LIOB被預充電至VDD。302是不對稱元件的一個例子，使用控制訊號A和訊號B來切換BLT和BLR側的下拉強度，通過在傳輸門上施加一個電壓接通C。303是302的一個變型，C直接連接到VDD。當A接通並且B接地時，BLT電晶體的電流直接通過電晶體N4流向地。另一方面，BLR電晶體的電流通過電晶體N6和電晶體N4流向地。在這個實施例中，BLT電晶體有更強的下拉力，SA有一個正偏移電壓。當B啟動並且A=0時，BLR電晶體具有更強的下拉並且SA具有負偏移。如果BLT和BLR電壓是相同的，在這兩次連續的靈敏放大操作中，D或LIO的讀出資料會不相同。因此ASA能檢測電壓位準是否相同。
然而，如果記憶單元儲存“VDD”位準，BLT上相應的位元線電壓也足夠強以抵消不對稱元件引入的偏移電壓，並且在節點“D”處總是輸出“1”。
另一方面，如果記憶單元儲存“0”位準，則BLT上相應的位元線電壓足夠微弱，在節點“D”處總是輸出“0”。
故意引入的偏移電壓值可以通過不對稱元件電晶體(N4,N5,N6)的柵極上的控制電壓位準進行調節，也可以通過調節這些電晶體的寬度和長度進行調節。
例如，偏移電壓可設置在50mv，而訊號電壓差可以 達到100mv或更高，這取決於位元線電容量與單元電容量的比值。如果訊號電壓和參考電壓相同，偏移電壓將決定感測操作的結果，並且隨著偏移極性改變在兩次操作中讀出兩個相反的資料“1”和“0”。否則，100mv電壓差將超馳越過偏移並且如果記憶單元儲存“VDD”或“0”就分別讀出“11”或“00”資料。
圖3B的時序圖表示的是A和B的切換。C可以被設置為VDD或其他電壓位準，用於調節偏移電壓。
圖3C列出對應於三種儲存電壓的情形下的來自讀取操作的三個不同資料。
圖4A是設計ASA的另一種實施例，與對訊號A和訊號B使用完全邏輯VDD或0電壓不同的是，該ASA對訊號A和訊號B直接使用具有不同驅動電鍍的類比電壓。圖4B表示的是訊號A、訊號B和字線WL的時序圖。
A和B的一個示例是它們的電壓從VDD開始，這樣BLT和BLR電晶體一開始是未接通狀態。當選定的字線WL升高到某一閾值電壓以上時，A和B開始放電。然而，為了使偏移電壓向BLT側傾斜，A的放電強度和速度要強於B。根據圖3C第一感測表格，感測結果會偏向於BLT側和輸出資料。第一感測之後，ASA的節點D和DB重置至VDD位準。當字線電壓升高至VCCP位準時，節點A和節點B開始放電。然而，此時，節點B具有比節點A更強和更快的放電。根據圖3C第二感測表格，感測結果將有利於BLR側和輸出資料。
通過在節點A和節點B的節點上施加不同和可控制的類比電壓，常規感測放大器可以變成具有內置偏移電壓和可切換的正極性或負極性的不對稱感測放大器。控制A和B的不對稱元件可以被複數個感測放大器共用，並有效地形成複數個不對稱感測放大器。而且每個記憶體陣列可以包含各自的不對稱元件，特定記憶體陣列資料操作的偏移電壓是可以調節的。
圖5表示的是帶有複數個不對稱元件的複數個陣列。例如，元件500可設置帶有dV1偏移電壓，元件501則設置為帶有dV2偏移電壓。通過使用不同尺寸的電晶體以及對這些不對稱元件電晶體進行不同的金屬連接，可以設置不同的偏移電壓。
圖6A、圖6B以及圖6C為三種不同電壓讀出實例的時序圖。
圖6A表示記憶單元儲存VDD/2電壓的實例，在時間點1-2期間，YSELn啟動，LIO/LIOB將節點D和DB預充電至VDD電壓位準。在時間點3，控制訊號“A”啟動，拉力向BLT側傾斜。由於BLT和BLR的電壓同為VDD/2位準，BLT將有更大拉力，D會保持在“VDD”，DB會被放電至“vss”。在時間點4-5期間，YSELn接通以從D向LIO輸出資料。在時間點5-6期間，D和DB通過LIO和LIOB被預充電至VDD位準。在時間點7，控制訊號B啟動，拉力向BLR側傾斜，由於BLT和BLR電壓相同，當B接通時，BLR會有更大的拉力強度，DB會保持在 “VDD”，D將被放電至“vss”。在時間點8-9，YSELn接通以從D向LIO輸出資料。在這兩步感測操作中，“VDD/2”實例分別讀出“1”和“0”資料。
圖6B表示的是記憶單元儲存VDD電壓的實例，在時間點1-2，YSELn接通，並且LIO/LIOB對D和DB預充電至VDD位準。在時間點3，控制訊號“A”接通，拉力向BLT側傾斜。由於BLT的電壓高於(~100mv)處於VDD/2的BLR的參考電壓，並且當訊號A接通時BLT有更強的拉力，D會保持“VDD”電壓，並且DB將會被放電至“VSS”。在時間點4-5，YSELn接通以從D向LIO輸出資料。在時間點5-6，D和DB通過LIO和LIOB被預先充電至VDD位準。在時間點7，控制訊號B接通以使拉力向BLR側傾斜，因為BLT的電壓高於(~100mv)BLR參考電壓。儘管B的接通使得ASA有了一個負的偏移電壓，BLT減去BLR的電壓差仍然可以抵消該偏移電壓，並且D將會保持在“VDD”電壓，DB則被放電至“vss”。在時間點8-9，YSELn接通以從D向LIO輸出資料。在這兩個連續感測操作中，“VDD”實例分別讀出資料“1”和“1”。
圖6C為記憶單元儲存“0”電壓的實例。BLT電壓低於(~100mv)在VDD/2位準處的BLR參考電壓。在兩次相同的感測操作中，“0”實例分別讀出“0”和“0”資料。
動態儲存裝置單元在電容器上儲存類比電壓，電容器會有儲存電荷洩漏。同樣在讀出操作中，當與位元線電容器共用時，電荷也會被損壞。對於DRAM單元，為了保 持單元電容器上的電荷，需要週期性的刷新和讀取恢復電路。
圖7A的方框圖表示的是記憶單元與ASA之間的互連件。假設BLT側用於訪問記憶單元，BLR側用於參考位元線。
在TLC-DRAM的設計中，位元線被預先充電至VDD/2。對於儲存VDD/2的單元，位元線電壓與單元電壓之間沒有區別，單元電容器將保持在VDD/2電壓位準。因此沒有必要回寫VDD/2電壓。
對於儲存“‘0”的單元，第一個讀出的資料是“D=0或DB=1”。節點DB可以用於將位元線放電至“0”，並寫回“0”到訪問的記憶單元。圖7B為用於“0”儲存實例的回寫電路。在第一次感測操作期間，DIS訊號將被啟動，並且如果DB=1，BLT會被放電至接地，電壓“0”則被回寫至記憶單元。DIS訊號在第一次感測後被關閉，然而位元線已經放電至接地。圖7D是在第一次感測操作中關於訊號“A”的DIS控制訊號時間的時序圖。
對於儲存“VDD”的單元，第一感測資料是“D=1或DB=0”。當DB=0時，放電電路關閉。第二感測資料是“D=1或DB=0”，圖7C為用於“VDD”儲存實例的寫回電路。在第二感測期間，CHRn訊號將被啟動，並且如果DB=0，BLT將會被充電至VDD並被寫回至記憶單元。圖7D還具有CHRn控制訊號關於在第二次感測操作中的B訊號的時間的時序圖。
圖7E為三種實例感測資料結果的表格，但僅使用節點DB作為一個例子。
圖8的類比時序圖表示的是儲存三種不同電壓的例子中三個位元線的電壓位準。字線電壓時序也在波形圖中顯示出。所有三個位元線始於VDD/2電壓。當字線電壓上升，首先產生對於“0”電壓實例的位元線電壓。在第一感測時間，由於位元線電壓“0”低於參考電壓(VDD/2)，D=0，DB=1，該“0”實例的位元線放電至“vss”。在第二感測時間，“VDD”實例的位元線電壓高於參考電壓，D=1，DB=0，該“VDD”實例的位元線被充電至VDD電壓。
對於“VDD/2”位元線實例，放電和充電回寫電路都將關閉，位元線會保持在VDD/2電壓位準。
雖然在前面的例子中使用BLT作為訊號位元線並且直接連接到記憶單元，但是實際上採用傳輸門來切換BLT/BLR和相應的記憶體陣列之間的連接。圖9A的方框圖表示的是使用四個電晶體將BLT和BLR連接到相應的位元線對。當EQ0接通時，BL0連接到BLT，BL1連接到BLR。當EQ1接通時，BL0連接到BLR，BL1連接到BLT。圖9B表示的是一個VDD/2預充電電路，該電路對BLR預充電至VDD/2電壓。該VDD/2位準可以在位元線之間被共用。
在TLC-DRAM的其他實施方案之一中，還可行的是使用兩個SA用於一對位元線感測且在一次感測操作中讀出資料。圖10的方框圖表示的是兩個ASA和位元線對之 間的連接關係。兩個SA具有不同的下拉連接。對於SA#1，BLT連接到MA側；對於SA#2，BLR連接到MA側。MA側的下拉力強於MB側。在感測操作期間，當不對稱元件中的訊號A接通時，兩個SA將一起操作，不過SA#1向BLT側傾斜，SA#2向BLR側傾斜。如果單元電壓是“0”或“VDD”，那麼BLT和BLR之間的電壓差將抵消偏移電壓的影響，並且從這兩個SA讀出“0”“0”和“1”“1”。如果單元電壓是“VDD/2”，BLT和BLR電壓將相同，並且因此偏移電壓極性則發揮作用，從這兩個SA上讀出“1”和“0”。
對同一個位元線對使用兩個感測放大器會增加SA架空電路，但是會加快(讀取)速度，原因在於不需要重置SA並且也不需要做兩步感測操作。
圖11的方框圖表示的是使用一個不對稱元件來支持複數個常規感測放大器，這樣所有的感測放大器可看作是不對稱感測放大器(ASA)。
儘管ASA使用帶有可切換偏移電壓的差分型感測放大器，仍然可以自然擴展應用到鎖存型感測放大器中。圖12A描述了一個具有常規感測放大器的ASA，並且該ASA將源側連接到兩個可切換的訊號A和B。如圖12B所示，A和B從VDD/2電壓開始。BLT和BLR通過傳輸電晶體連接到D和DB節點。對於“VDD/2”儲存的實例，當感測操作開始，節點A將比節點B更快放電，這樣節點D將決定感測結果；當第二感測操作開始，節點B將比節點A 更快放電，這樣節點DB將決定感測結果。在記憶單元的電壓為“0”和“VDD”的實例中，訊號電壓會抵消偏移電壓，分別讀出“00”和“11”。
雖然在前面的例子中將不對稱元件連接到NFETs源側，並改變感測放大器的偏移電壓，由此仍然可以推斷出，PFET側同樣可以連接不對稱元件，並對常規感測放大器產生可切換偏移電壓。
圖13是使用一個ASA來感測一個位元線對的流程圖。讀出第一感測資料，切換偏移電壓極性，並且讀出第二感測資料。
圖14是同時使用兩個ASA在一次感測操作中直接感測來自兩個ASA的資料的流程圖。
儘管本文通過具體元件的互連的實施例和各種實施方案對本發明TLC-DRAM進行了描述，但是也設想了對這些實施方案可能的變型。電路變型在電路設計領域是常見的。因此，隨附的申請專利範圍的範圍不應限於以上描述。

Claims (11)

  1. 一種三位準單元的動態隨機存取記憶體，包括：複數個記憶單元陣列，其由記憶單元構成，該記憶單元用於在單元電容器中儲存VDD、VDD/2和對地電壓來表示三種狀態，或者該記憶單元的每個單元為1.58位元；不對稱感測放大器，具有可控制並且極性可切換的正偏移電壓和負偏移電壓，係用於三位準單元的動態隨機存取記憶體的感測操作，且偏移極性能夠通過在不同的時間點啟動的兩個不同的控制訊號或通過在不同時間點以不同類比電壓位準啟動的兩個不同的控制訊號而進行切換；恢復電路和回寫電路，其用於資料寫入和恢復；以及在位元線對和該不對稱感測放大器的電壓輸入之間的複數個互連件。
  2. 如請求項1所記載之三位準單元的動態隨機存取記憶體，其中該不對稱感測放大器為具有可調節的偏移電壓和可切換的正極性和負極性的不對稱元件的常規感測放大器。
  3. 如請求項1所記載之三位準單元的動態隨機存取記憶體，其中該不對稱感測放大器通過設置不同的不對稱驅動強度來調節偏移電壓大小。
  4. 如請求項2所記載之三位準單元的動態隨機存取記憶體，其中對於複數個記憶體陣列，複數個常規感測放大器共用同一個不對稱元件以形成複數個不對稱感測放大器。
  5. 如請求項4所記載之三位準單元的動態隨機存取記憶體，其中該複數個不對稱感測放大器能夠對相對應的記憶體陣列改變其偏移電壓的極性。
  6. 如請求項1所記載之三位準單元的動態隨機存取記憶體，其中該不對稱感測放大器通過偏移電壓極性切換來檢測兩個輸入電壓是否不同和檢測兩個輸入電壓是否相同。
  7. 如請求項1所記載之三位準單元的動態隨機存取記憶體，其中該回寫電路使用不對稱感測放大器的輸出資料將電壓位準寫回到位元線上並且寫回到記憶單元。
  8. 如請求項1所記載之三位準單元的動態隨機存取記憶體，其中所述不對稱感測放大器通過在任何一個常規感測放大器電路上增加不對稱元件來實現，且帶有極性可切換的偏移電壓的該不對稱元件能夠附加到感測放大器的P型電晶體一側或N型電晶體一側。
  9. 如請求項1所記載之三位準單元的動態隨機存取記憶體，其中當控制訊號A和訊號B被設置為完全相同的電壓或強度時，該不對稱感測放大器在對稱模式中運行。
  10. 一種讀取三位準單元的動態隨機存取記憶體的方 法，包括以下步驟：在一個感測操作中，設置一個不對稱感測放大器的偏移電壓極性為正的步驟；以及在連續的下一個感測操作中，設置該不對稱感測放大器的偏移電壓極性為負的步驟；偏移極性通過在不同的時間點上啟動的兩個不同的控制訊號或通過在不同時間點在不同的類比電壓位準下啟動的兩個不同的控制訊號能夠進行切換；該三位準單元的動態隨機存取記憶體包括複數個記憶單元陣列，其由記憶單元構成，該記憶單元用於在單元電容器中儲存VDD、VDD/2和對地電壓來表示三種狀態，或者該記憶單元的每個單元為1.58位元。
  11. 一種讀取三位準單元的動態隨機存取記憶體的方法，包括以下步驟：設置兩個不對稱感測放大器使它們的偏移電壓極性相反，當該兩個不對稱感測放大器的兩個輸入相同時，它們一起用於讀出不同的資料；或當該兩個不對稱感測放大器的兩個輸入不相同時，該兩個不對稱感測放大器一起用於讀出相同的資料；偏移極性通過在不同的時間點上啟動的兩個不同的控制訊號或通過在不同時間點在不同的類比電壓位準下啟動的兩個不同的控制訊號能夠進行切換；該三位準單元的動態隨機存取記憶體包括複數 個記憶單元陣列，其由記憶單元構成，該記憶單元用於在單元電容器中儲存VDD、VDD/2和對地電壓來表示三種狀態，或者該記憶單元的每個單元為1.58位元。
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