DE102017127115A1 - Statischer Direkzugriffspeicher mit einer Schreibunterstützungsschaltung - Google Patents

Statischer Direkzugriffspeicher mit einer Schreibunterstützungsschaltung Download PDF

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Hidehiro Fujiwara
Chih-Yu Lin
Sahil Preet Singh
Hsien-Yu Pan
Yen-Huei Chen
Hung-jen Liao
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Abstract

Die vorliegende Offenbarung beschreibt Ausführungsformen einer Schreibunterstützungsschaltung. Die Schreibunterstützungsschaltung kann eine Steuerschaltung und einen Spannungsgenerator umfassen. Die Steuerschaltung kann derart ausgelegt sein, dass sie eine Speicheradressinformation empfängt, die mit einer Speicherschreiboperation für Speicherzellen assoziiert ist. Der Spannungsgenerator kann derart ausgelegt sein, dass er eine Referenzspannung an eine oder mehrere Bitleitungen bereitstellt, die mit den Speicherzellen gekoppelt sind. Der Spannungsgenerator kann zwei kapazitive Elemente umfassen, wobei während der Speicherschreiboperation (i) eines der kapazitiven Elemente derart ausgelegt sein kann, dass es die Referenzspannung mit einer ersten negativen Spannung koppelt, und (ii) auf der Grundlage der Speicherschreiboperation beide kapazitiven Elemente derart ausgelegt sein können, dass sie die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ koppeln.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/538,259 mit dem Titel „Static Random Access Memory with Write Assist Circuit“, die am 28. Juli 2017 eingereicht wurde und die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
  • STAND DER TECHNIK
  • Statischer Direktzugriffspeicher (SRAM) ist ein Typ eines Halbleiterspeichers, der in Rechenanwendungen verwendet wird, welche zum Beispiel einen Hochgeschwindigkeits-Datenzugriff erfordern. Zum Beispiel verwenden Cache-Speicheranwendungen SRAMs, um Daten zu speichern, auf die häufig zugegriffen wird - z.B. Daten, auf die von einer zentralen Verarbeitungseinheit zugegriffen wird.
  • Die SRAM-Zellenstruktur und -Architektur ermöglichen einen Hochgeschwindigkeits-Datenzugriff. Die SRAM-Zelle umfasst eine bistabile Flipflop-Struktur, die zum Beispiel vier bis sechs Transistoren umfasst. Eine SRAM-Architektur kann ein oder mehrere Arrays von Speicherzellen und Unterstützungsschaltungen umfassen. Jedes der SRAM-Arrays ist in Zeilen und Spalten angeordnet, die jeweils „Wortleitungen“ und „Bitleitungen“ genannt werden. Die Unterstützungsschaltung umfasst Adress- und Treiberschaltungen, um auf jede der SRAM-Zellen - über die Wortleitungen und Bitleitungen - für verschiedene SRAM-Operationen zuzugreifen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist eine Darstellung eines statischen Direktzugriffspeichers mit einer Schreibunterstützungsschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2 ist eine Darstellung eines Beispiels einer statischen Direktzugriffspeichertopologie.
    • 3 ist eine Darstellung einer Schreibunterstützungsschaltung, eines Spaltenmultiplexers und einer Schreibtreiberschaltung eines statischen Direktzugriffspeichers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4 ist eine Darstellung von Beispielsignalverläufen für eine Schreibunterstützungsschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5 ist eine Darstellung eines Verfahrens für eine Speicherschreiboperation gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6 ist eine Darstellung eines statischen Direktzugriffspeichers mit einer Hilfsbitleitungstopologie und einer Schreibunterstützungsschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7 ist eine Darstellung einer Schreibunterstützungsschaltung, eines Spaltenmultiplexers und einer Schreibtreiberschaltung eines statischen Direktzugriffspeichers mit einer Hilfsbitleitungstopologie gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist eine Darstellung eines Verfahrens für eine Speicherschreiboperation, die an einem statischen Direktzugriffspeicher mit einer Hilfsbitleitungstopologie und einer Schreibunterstützungsschaltung durchgeführt wird, gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Außerdem wiederholt die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und, wenn nicht anders angegeben, schreibt sie an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Die nachstehende Offenbarung beschreibt Aspekte eines statischen Direktzugriffspeichers (SRAM). Insbesondere beschreibt die Offenbarung verschiedene Ausfiihrungsformen, die mit einer SRAM-Speicherschreiboperation im Zusammenhang stehen. Zur Vereinfachung der Erläuterung werden bestimmte SRAM-Schaltungselemente und eine Steuerlogik offenbart, um die Beschreibung der verschiedenen Ausfiihrungsformen zu erleichtern. Ein Durchschnittsfachmann wird verstehen, dass SRAMs auch andere Schaltungselemente und eine andere Steuerlogik umfassen können. Diese anderen Schaltungselemente und die Steuerlogik liegen innerhalb des Erfindungsgedankens und Umfangs dieser Offenbarung.
  • 1 ist eine Darstellung eines statischen Direktzugriffspeichers (SRAM) 100 mit einer Schreibunterstützungsschaltung 110 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das SRAM 100 umfasst einen Zeilendecoder 120, einen Wortleitungstreiber 130, einen Spaltendecoder 140, einen Spaltenmultiplexer (MUX) 150, eine Schreibtreiberschaltung 160 und ein SRAM-Array 180. Das SRAM-Array 180 umfasst Spalten von SRAM-Zellen 1700 bis 170N . In einigen Ausführungsformen werden, wie in 1 dargestellt, die Schreibunterstützungsschaltung 110, der Spalten-MUX 150 und die Schreibtreiberschaltung 160 ungefähr in der Nähe eines unteren Abschnitts des SRAM-Arrays 180 angeordnet.
  • Auf jede der SRAM-Zellen im SRAM-Array 180 wird - z.B. für Speicherlese- und Speicherschreiboperationen - unter Verwendung einer Speicheradresse zugegriffen. Auf der Grundlage der Speicheradresse wählt der Zeilendecoder 120 eine Zeile von Speicherzellen auf, auf die über den Wortleitungstreiber 130 zugegriffen wird. Außerdem wählt auf der Grundlage der Speicheradresse der Spaltendecoder 140 eine Spalte von Speicherzellen 1700 bis 170N, auf die über die Schreibunterstützungsschaltung 110 und den Spalten-MUX 150 zugegriffen wird, gemäß einigen Ausführungsformen der vorliegenden Offenbarung aus. In einigen Ausführungsformen erzeugt die Schreibtreiberschaltung 160 Spannungen für Bitleitungspaare BL/BLB in Spalten der Speicherzellen 1700 bis 170N . Die Schreibweise „BL“ bezieht sich auf eine Bitleitung, und die Schreibweise „BLB“ bezieht sich auf das Komplement von „BL“; das Bitleitungspaarkonzept BL/BLB ist in der Technik allgemein bekannt. Der Schnittpunkt der Zugriffszeile und der Zugriffsspalte von Speicherzellen führt zum Zugriff auf eine einzelne Speicherzelle 190.
  • Jede der Spalten von Speicherzellen 1700 bis 170N umfasst Speicherzellen 190. Ein Durchschnittsfachmann wird verstehen, dass Speicherzellen 190 in einem oder mehreren Arrays im SRAM 100 angeordnet werden können. In der vorliegenden Offenbarung wird ein einzelnes SRAM-Array 180 gezeigt, um die Beschreibung der offenbarten Ausführungsformen zu vereinfachen. Das SRAM-Array 180 weist eine Anzahl von „M“ Zeilen und eine Anzahl von „N“ Spalten. Die Schreibweise „19000 “ bezieht sich auf eine Speicherzelle 190, die in Zeile ,0', Spalte 1700 angeordnet ist. Gleichermaßen bezieht sich die Schreibweise „190MN “ auf eine Speicherzelle 190, die in Zeile ,M', Spalte 170N angeordnet ist.
  • Wie ein Durchschnittsfachmann verstehen wird, kann eine Speicherzelle 190 unterschiedliche Schaltungstopologien aufweisen. Zum Beispiel kann eine Speicherzelle 190 eine „6T“-Schaltungstopologie aufweisen. 2 ist eine Darstellung eines Beispiels einer 6T-Schaltungstopologie für eine Speicherzelle 190. Die 6T-Schaltungstopologie umfasst n-Kanal-Metall-Oxid-Halbleiter-Passvorrichtungen (NMOS-Passvorrichtungen) 220 und 230, NMOS-Pulldown-Vorrichtungen 240 und 250 und p-Kanal Metall-Oxid-Halbleiter-Pullup-Vorrichtungen (PMOS-Pullup-Vorrichtungen) 260 und 270. Eine Spannung vom Wortleitungstreiber 130 steuert NMOS-Vorrichtungen 220 und 230, um Spannung von dem Bitleitungspaar BL/BLB an eine bistabile Flipflop-Struktur, die durch die NMOS-Vorrichtungen 240 und 250 und die PMOS-Vorrichtungen 260 und 270 gebildet wird, zu übermitteln. Die Spannungen des Bitleitungspaars BL/BLB können während einer Speicherschreiboperation verwendet werden. Wenn zum Beispiel BL bei ,1' oder einem logischen hohen Wert liegt (z.B. einer Versorgungsspannung VDD , wie z.B. 0,4V, 0,6V, 0,7V, 1,0V, 1,2V, 1,8V, 2,4V, 3,3V, 5V oder einer beliebigen Kombination davon) und BLB bei ,0' oder einem logisch niedrigen Wert liegt (z.B. Masse oder 0 V), kann die durch den Wortleitungstreiber 130 an die Gateanschlüsse der NMOS-Passvorrichtungen 220 und 230 angelegte Spannung bei einem hinreichenden Spannungspegel liegen, um den logischen hohen Wert von BL und den niedrigen logischen Wert von BLB an die bistabile Flipflop-Struktur zu übermitteln. Folglich werden diese logischen Werte in die bistabile Flipflop-Struktur geschrieben (oder programmiert).
  • 3 ist eine Darstellung der Schreibunterstützungsschaltung 110, des Spalten-MUX 150 und der Schreibtreiberschaltung 160 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Schreibunterstützungsschaltung 110 umfasst eine Steuerschaltung 320, einen Spannungsgenerator 370 und eine Pulldown-Vorrichtung 380.
  • Die Steuerschaltung 320 steuert die Funktionsweise des Spannungsgenerators 370 und der Pulldown-Vorrichtung 380. Während einer Speicherschreiboperation kann zum Beispiel die Steuerschaltung 320 eine Referenzspannung - die z.B. an die Schreibtreiberschaltung 160 von 1 bereitgestellt wird - mit einer ersten negativen Spannung über den Spannungsgenerator 370 und/oder die Pulldown-Vorrichtung 380 koppeln. Auf der Grundlage einer Speicheradressinformation kann die Steuerschaltung 320 die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, über den Spannungsgenerator 370 kumulativ koppeln. Wie weiter unten beschrieben, können die verschiedenen Referenzspannungen schwächere NMOS-Passvorrichtungen (z.B. NMOS-Passvorrichtungen 220 und 230) in einer SRAM-Zelle (z.B. der Speicherzelle 190 von 2) ausgleichen.
  • Die Steuerschaltung 320 umfasst Verriegelungsschaltungen (Latch) 302 und 304, einen Impulsgenerator 306, Inverter-Logikvorrichtungen 330 bis 340 und 352 bis 356 und eine NAND-Logikvorrichtung 350. Auf der Grundlage der vorliegenden Beschreibung wird ein Durchschnittsfachmann erkennen, dass die Anzahl und der Typ von logischen Vorrichtungen in der Steuerschaltung 320 nicht beschränkend sind, und dass eine andere Anzahl und andere Typen von logischen Vorrichtungen verwendet werden können, um die Steuerschaltung 320 zum Beispiel auf der Grundlage der Funktionsweise und einer gewünschten Signalausbreitungsverzögerung zu implementieren. In einigen Ausführungsformen empfängt die Steuerschaltung 320 die folgenden Signale als Eingaben: ein Zeilensignal 112, ein NBL-Aktivierungssignal (NBL: negative Bitleitung) 114 und ein Impulsaktivierungssignal 116.
  • Das Zeilensignal 112 zeigt eine Position einer Speicherzelle 190 im SRAM-Array 180 an, die einer Speicherschreiboperation unterzogen wird, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In einigen Ausführungsformen kann das SRAM-Array 180 in zwei Abschnitte geteilt sein; einem oberen Abschnitt und einen unteren Abschnitt. Zum Beispiel kann das SRAM-Array 180 1024 Zeilen -d.h. M=1024 (210) aufweisen. Unter Bezugnahme auf 1 kann der obere Abschnitt des SRAM-Arrays 180 durch Speicherzellen 190 in Zeilen ,0' bis ,511' definiert sein, und der untere Abschnitt des SRAM-Arrays 180 kann durch Speicherzellen 190 in Zeilen ,512' bis ,1024' definiert sein. Auf der Grundlage der vorliegenden Beschreibung wird ein Durchschnittsfachmann erkennen, dass das SRAM-Array 180 eine andere Anzahl von Zeilen (z.B. mehr oder weniger als 1024 Zeilen) aufweisen kann und auf unterschiedliche Weisen geteilt (z.B. in mehr als 2 Abschnitte, in Abschnitte mit unterschiedlicher Anzahl von Zeilen oder eine Kombination davon geteilt) werden kann.
  • In einigen Ausführungsformen kann das Zeilensignal 112 ein höchstwertiges Bit einer Binärdarstellung einer Zeilenposition repräsentieren. Zum Beispiel ist für das SRAM-Array 180 mit 1024 Zeilen die Binärdarstellung der Zeile ,400' [0110010000], bei der das höchstwertigste Bit ,0' ist. In einigen Ausführungsformen repräsentiert ein höchstwertigstes Bit von ,0' eine Zeile im oberen Abschnitt des SRAM-Arrays 180. In einem anderen Beispiel ist die Binärdarstellung der Zeile ,1000' [1111101000], bei der das höchstwertigste Bit ,1' ist. In einigen Ausführungsformen repräsentiert ein höchstwertigstes Bit von ,1' eine Zeile im unteren Abschnitt des SRAM-Arrays 180.
  • In einer Steuerschaltung 320 empfängt gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Verriegelungsschaltung 302 das Zeilensignal 112, speichert das Zeilensignal 112 und gibt eine invertierte Repräsentation des Zeilensignals 112 (z.B. entweder ,0' oder ,1') aus. Wenn zum Beispiel das Zeilensignal 112 ,0' ist (z.B. eine Zeile im oberen Abschnitt des SRAM-Arrays 180 repräsentierend), dann gibt die Verriegelungsschaltung 302,1' oder einen logischen hohen Wert aus. Wenn dagegen das Zeilensignal 112 ,1' ist (z.B. eine Zeile im unteren Abschnitt des SRAM-Arrays 180 repräsentierend), dann gibt die Verriegelungsschaltung 302 ,0' oder einen logischen niedrigen Wert aus. Die Ausgabe der Verriegelungsschaltung 302 wird an den Ausgang der Inverter-Logikvorrichtung 340 über die Inverter-Logikvorrichtungen 330 bis 340 übermittelt.
  • In der Steuerschaltung 320 empfängt die Verriegelungsschaltung 304 das NBL-Aktivierungssignal 114, und der Impulsgenerator 306 empfängt das Impulsaktivierungssignal 116. Das NBL-Aktivierungssignal 114 aktiviert eine NBL-Spannung während einer Speicherschreiboperation gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das Impulsaktivierungssignal 116 aktiviert gemäß einigen Ausführungsformen der vorliegenden Offenbarung den Impulsgenerator 306, um ein Impulssignal bereitzustellen, um eine Zeitdauer für die Speicherschreiboperation anzuzeigen.
  • Wenn das NBL-Aktivierungssignal 114 bei ,0' oder einem logischen niedrigen Wert liegt, gibt die Verriegelungsschaltung 304 eine ,1' oder einen logisch hohen Wert aus, der als eine Eingabe in die NAND-Logikvorrichtung 350 bereitgestellt wird. Wenn das Impulsaktivierungssignal 116 bei einer ,1' oder einem logischen hohen Wert liegt, wird der Impulsgenerator 306 aktiviert und stellt seine Ausgabe von einer ,0' auf eine ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) um, die als eine andere Eingabe in die NAND-Logikvorrichtung 350 bereitgestellt wird. Wenn beide Eingaben der NAND-Logikvorrichtung 350 bei ,1' oder dem logischen hohen Wert liegen, ist eine Ausgabe der Inverter-Logikvorrichtung 346 ebenfalls eine ,1' oder der logische hohe Wert.
  • Die Referenzspannung 118 wird durch die Schreibtreiberschaltung 160 als eine Referenzspannung mit einem niedrigen Spannungspotential gemäß einigen Ausführungsformen der vorliegenden Offenbarung empfangen. In einigen Ausführungsformen umfasst die Schreibtreiberschaltung 160 Pegelumsetzervorrichtungen 162 und 164, die jeweils die Referenzspannung 118 empfangen. Wenn entweder die Pegelumsetzervorrichtung 162 oder 164 eine logische niedrige Eingabe empfängt, gibt die Pegelumsetzervorrichtung einen logisch hohen Wert (z.B. eine Versorgungsspannung VDD der Inverter-Logikvorrichtung, wie z.B. 0,4V, 0,6V, 0,7V, 1,0V, 1,2V, 1,8V, 2,4V, 3,3V, 5V oder eine beliebige Kombination davon) aus. Wenn dagegen eine logische hohe Eingabe entweder durch die Pegelumsetzervorrichtung 162 oder 164 empfangen wird, gibt die Pegelumsetzervorrichtung die Referenzspannung 118 aus.
  • Die Referenzspannung 118 kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung Masse (z.B. 0 V), eine negative Spannung (z.B. -100 mV, -200 mV, oder -300 mV) oder eine Kombination davon sein. In einigen Ausführungsformen wird die Referenzspannung durch die Pulldown-Vorrichtung 380 anfangs auf Masse gesetzt. In einigen Ausführungsformen kann die Pulldown-Vorrichtung 380 ein NMOS-Transistor sein, der auf der Grundlage eines an den Gateanschluss des NMOS-Transistors angelegten Spannungspotentials - z.B. der Ausgabe der Inverter-Logikvorrichtung 356 von der Steuerschaltung 320 -Masse an die Referenzspannung 118 übermittelt. Wenn zum Beispiel das NBL-Aktivierungssignal 114 bei einer ,0' oder einem logischen niedrigen Wert liegt und das Impulsaktivierungssignal 116 bei einer ,1' oder einem logischen hohen Wert liegt, liegt die Ausgabe der Inverter-Logikvorrichtung 356 ebenfalls bei ,1' oder dem logischen hohen Wert. Der Gateanschluss der Pulldown-Vorrichtung 380 wird wiederum aktiviert, wodurch eine Referenzspannung 118 Richtung Masse oder 0 V gezogen wird. Wie vorstehend besprochen, gibt, wenn entweder durch die Pegelumsetzervorrichtung 162 oder 164 eine logische hohe Eingabe empfangen wird, die Inverter-Logikvorrichtung die Referenzspannung 118 oder zum Beispiel Masse (z.B. 0 V) aus.
  • In einigen Ausführungsformen kann der Spannungsgenerator 370 die Referenzspannung 118 von Masse auf einen negativen Spannungspegel „ziehen“. Der Spannungsgenerator 370 umfasst gemäß einigen Ausführungsformen eine NBL-Initialisierungs-Kopplungsschaltung 372 und eine NBL-Abstimmungs-Kopplungsschaltung 374. Die NBL-Initialisierungs-Kopplungsschaltung 372 umfasst Inverter-Logikvorrichtungen 358 und 360 und ein kapazitives Element 362. Die NBL-Abstimmungs-Kopplungsschaltung 374 umfasst eine NAND-Logikvorrichtung 342, eine Inverter-Logikvorrichtung 344 und ein kapazitives Element 346. In einigen Ausführungsformen können die kapazitiven Elemente 362 und 364 ein Kondensator, eine kapazitive Schaltung (z.B. mit einem oder mehreren Schaltungselementen, die derart ausgelegt sind, dass sie eine kapazitive oder eine Kondensatorfunktion aufweisen) oder eine Kombination davon sein. Auf der Grundlage der vorliegenden Beschreibung wird ein Durchschnittsfachmann erkennen, dass die Anzahl und der Typ von logischen Vorrichtungen in der NBL-Initialisierungs-Kopplungsschaltung 372 und der NBL-Abstimmungs-Kopplungsschaltung 374 nicht beschränkend sind, und dass eine andere Anzahl und andere Typen von logischen Vorrichtungen verwendet werden können, um die NBL-Initialisierungs-Kopplungsschaltung 372 und die NBL-Abstimmungs-Kopplungsschaltung 374 zu implementieren.
  • Wenn die Referenzspannung 118 bei Masse liegt, liegt, wie vorstehend besprochen, die Ausgabe der Inverter-Logikvorrichtung 356 bei ,1' oder einem logischen hohen Wert. Die Ausgabe der Inverter-Logikvorrichtung 360 in der NBL-Initialisierungs-Kopplungsschaltung 372 liegt wiederum ebenfalls bei ,1' oder dem logischen hohen Wert. Bei diesen Spannungen liegt eine Platte des kapazitiven Elements 362 an einem Schaltungsknoten 361 - d.h. zwischen der Inverter-Logikvorrichtung 360 und dem kapazitiven Element 362 - bei dem logischen hohen Wert, und eine andere Platte des kapazitiven Elements 362 - z.B. eine Kondensatorplatte, die elektrisch mit der Referenzspannung 118 verbunden ist - liegt bei Masse. Daher liegt über dem kapazitiven Element 362 ein Spannungspotential, das zu dem logischen hohen Wert (z.B. einer Versorgungsspannung VDD, wie z.B. 0,4V, 0,6V, 0,7V, 1,0V, 1,2V, 1,8V, 2,4V, 3,3V, 5V oder einer beliebigen Kombination davon) äquivalent ist.
  • Wenn eine Speicherzelle 190 im oberen Abschnitt des SRAM-Arrays 180 (z.B. eine SRAM-Zelle in Zeilen ,0' bis ,511' in einem SRAM-Array mit 1024 Zeilen) einer Speicherschreiboperation unterzogen wird, kann in einigen Ausführungsformen das Zeilensignal 112 bei ,1' oder einem logischen hohen Wert liegen, der an einen Eingang der NAND-Logikvorrichtung 342 über die Inverter-Logikvorrichtungen 330 bis 340 übermittelt wird. Und da die andere Eingabe der NAND-Logikvorrichtung 342 bei einer ,1' oder einem logischen hohen Wert (z.B. der logischen hohen Ausgabe der Inverter-Logikvorrichtung 356) liegt, liegt die Ausgabe der NAND-Logikvorrichtung 342 bei ,0' oder einem logischen niedrigen Wert. Die Ausgabe von der NAND-Logikvorrichtung 342 erzeugt eine ,1' oder einen logischen hohen Wert an einem Ausgang der Inverter-Logikvorrichtung 344. Bei diesen Spannungen liegt eine Platte des kapazitiven Elements 346 an einem Schaltungsknoten 345 -d.h. zwischen der Inverter-Logikvorrichtung 344 und dem kapazitiven Element 346 - bei dem logischen hohen Wert, und eine andere Platte des kapazitiven Elements 346 - z.B. eine Kondensatorplatte, die mit der Referenzspannung 118 elektrisch verbunden ist - liegt auf Masse. Daher liegt über dem kapazitiven Element 346 ein Spannungspotential, das zu dem logischen hohen Wert (z.B. einer Versorgungsspannung VDD , wie z.B. 0,4V, 0,6V, 0,7V, 1,0V, 1,2V, 1,8V, 2,4V, 3,3V, 5V oder einer beliebigen Kombination davon) äquivalent ist.
  • 4 ist eine Darstellung von Beispielsignalverläufen für eine Schreibunterstützungsschaltung 110 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Als ein Beispiel und nicht eine Beschränkung zeigt 4 Signalverläufe für das NBL-Aktivierungssignal 114, die Schaltungsknoten 345 und 361 und die Referenzspannung 118. Während der Speicherschreiboperation wird von diesen Beispielsignalverläufen angenommen, dass das Impulsaktivierungssignal 116 bei einer ,1' oder einem logischen hohen Wert liegt, wodurch der Impulsgenerator 306 aktiviert wird und sein Ausgang von einer ,0' zu einer ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) überführt wird. Außerdem nehmen die Beispielsignalverläufe an, dass eine Speicherzelle im oberen Abschnitt des SRAM-Arrays 180 von 1 einer Speicherschreiboperation unterzogen wird, in der das Zeilensignal 112 bei einer ,1' oder einem logischen hohen Wert liegt.
  • Vom Zeitpunkt=o zum Zeitpunkt t1 liegt das NBL-Aktivierungssignal 114 bei einer ,0' oder einem logischen niedrigen Wert. Die Schaltungsknoten 345 und 361 liegen wiederum bei einer ,1' oder einem logischen hohen Wert (z.B. einer Versorgungsspannung VDD , wie z.B. 0,4V, 0,6V, 0,7V, 1,0V, 1,2V, 1,8V, 2,4V, 3,3V, 5V oder einer beliebigen Kombination davon). Wenn das NBL-Aktivierungssignal 114 bei einer ,0' liegt, liegt außerdem der Ausgang der Inverter-Logikvorrichtung 356 bei einer ,1' oder einem logischen hohen Wert, wodurch daher die Pulldown-Vorrichtung 380 aktiviert wird und Masse (z.B. 0 V) an die Referenzspannung 118 übermittelt wird.
  • Zum Zeitpunkt t1 geht das NBL-Aktivierungssignal 114 von ,0' auf ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) über. Unter Bezugnahme auf 3 geht bei einem Übergang des NBL-Aktivierungssignals 114 von ,0' auf ,1' der Ausgang der Inverter-Logikvorrichtung 356 von einer ,1' auf ,0' (z.B. von einem logischen hohen auf einen logischen niedrigen Wert) über, wodurch daher die Pulldown-Vorrichtung 380 deaktiviert wird. Ohne durch die Pulldown-Vorrichtung 380 auf Masse „gezogen“ zu werden, floatet die Referenzspannung 118 bei einem Spannungspegel in der Nähe oder bei Masse.
  • Zum Zeitpunkt t2 gehen aufgrund eines Übergangs des NBL-Aktivierungssignals 114 von ,0' auf ,1' die Schaltungsknoten 345 und 361 von ,1' zu ,0' (z.B. von einem logisch hohen Wert zu einem logisch niedrigen Wert) über. Unter Bezugnahme auf 3 kann die Verzögerung zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2 Ausbreitungsverzögerungszeiten zugeschrieben werden, die durch die Inverter-Logikvorrichtungen 358 und 360 in der NBL-Initialisierungs-Kopplungsschaltung 372 und die NAND-Logikvorrichtung 342 und die Inverter-Logikvorrichtung 345 in der NBL-Abstimmungs-Kopplungsschaltung 374 eingestellt werden. Als Folge eines Übergangs der Schaltungsknoten 345 und 361 von ,1' auf ,0' wird die Referenzspannung 118 mit einer negativen Spannung (z.B. -100mV, -200mV oder -300mV) kapazitiv gekoppelt. Die „Vertiefung“ in der Referenzspannung 118 stammt von einem Anfangsladungskopplungseffekt zwischen den kapazitiven Elementen 346/362 und einer kapazitiven Last, die mit einem Bitleitungspaar BL/BLB, worauf während der Speicherschreiboperation zugegriffen wird, assoziiert ist.
  • In einigen Ausführungsformen wird eine Speicherzelle im unteren Abschnitt des SRAM-Arrays 180 von 1 der Speicherschreiboperation unterzogen, in der das Zeilensignal 112 bei einer ,0' oder einem logischen hohen Wert liegt. Wenn die Schaltungsknoten 345 und 361 von ,1' auf ,0' zum Zeitpunkt t2 übergehen, wird in diesem Beispiel die Referenzspannung 118 mit einer negativen Spannung kapazitiv gekoppelt. Jedoch ist diese negative Spannung aufgrund eines (im Vergleich zu dem Ladungskopplungseffekt, der durch beide kapazitive Elemente 436 und 362 erzeugt wird, wenn das Zeilensignal 112 bei einer ,1' liegt) niedrigeren Ladungskopplungseffekts, der durch das kapazitive Element 362 erzeugt wird, höher als die negative Spannung, die erzeugt wird, wenn das Zeilensignal 112 bei einer ,1' liegt.
  • In einigen Ausführungsformen kann die Größe der kapazitiven Elemente 346 und 362 variieren oder gleich sein. Die Größe der kapazitiven Elemente 346 und 362 kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung von einem gewünschten Ladungskopplungsverhältnis zwischen den kapazitiven Elementen 346 und 362 und einer assoziierten parasitären Bitleitungskapazität (z.B. den parasitären Kapazitäten 2141 bis 214M in 2) abhängen. Wie ein Durchschnittsfachmann verstehen würde, kann auf der Grundlage der Größe der kapazitiven Elemente 346 und 362 eine gewünschte negative Spannung durch den Spannungsgenerator 370 von 3 erzielt werden.
  • Auf der Grundlage der vorliegenden Beschreibung wird ein Durchschnittsfachmann erkennen, dass das SRAM-Array 180 von 1 in mehr als zwei Abschnitte geteilt werden kann. Zum Beispiel kann das SRAM-Array 180 in vier Abschnitte geteilt werden, in denen jeder Abschnitt ein Quadrant ist. Für das SRAM-Array 180 mit 1024 Zeilen kann der erste Quadrant durch Speicherzellen 190 in Zeilen ,0' bis ,255' definiert sein, der zweite Quadrant kann durch Speicherzellen 190 in Zeilen ,256' bis ,511' definiert sein, der dritte Quadrant kann durch Speicherzellen 190 in Zeilen ,512' bis ,767' definiert sein, und der vierte Quadrant kann durch Speicherzellen 190 in Zeilen ,768' bis ,1024' definiert sein. In einigen Ausführungsformen kann unter Bezugnahme auf 3 die NBL-Initialisierungs-Kopplungsschaltung 372 mit dem vierten Quadranten der Speicherzellen 190 assoziiert werden, die NBL-Abstimmungs-Kopplungsschaltung 374 kann mit dem ersten Quadranten der Speicherzellen 190 assoziiert werden, eine andere NBL-Initialisierungs-Kopplungsschaltung kann mit dem zweiten Quadranten der Speicherzellen 190 assoziiert werden, und noch eine weitere NBL-Abstimmungs-Kopplungsschaltung kann mit dem dritten Quadranten der Speicherzellen 190 assoziiert werden.
  • Ähnlich der mit der NBL-Abstimmungs-Kopplungsschaltung 374 assoziierten Verriegelungsschaltung 302 können Verriegelungsschaltungen mit den NBL-Abstimmungs-Kopplungsschaltungen für den zweiten und den dritten Quadranten der Speicherzellen 190 assoziiert werden. Wenn zum Beispiel eine SRAM-Zelle im dritten Quadranten einer Speicherschreiboperation unterzogen wird, kann ein Bit einer Binärrepräsentation einer Zeilenposition, die mit SRAM-Zellen im dritten Quadranten assoziiert ist, durch die Verriegelungsschaltung für die assoziierte NBL-Abstimmungs-Kopplungsschaltung empfangen werden. Wenn dieses Bit (das z.B. mit Zeilen im dritten Quadranten assoziiert ist) eine ,1' ist, dann kann die NBL-Abstimmungs-Kopplungsschaltung aktiviert werden und die Referenzspannung 118 mit einer negativen Spannung kapazitiv koppeln, wenn das NBL-Aktivierungssignal 114 von ,0' zu ,1' übergeht. In einigen Ausführungsformen kann der Ladungskopplungseffekt auf die Referenzspannung 118 durch das kapazitive Element 362 in der NBL-Initialisierungs-Kopplungsschaltung 372 und das kapazitive Element in der NBL-Abstimmungs-Kopplungsschaltung für den dritten Quadranten erzeugt werden. Aufgrund dieser kumulativen kapazitiven Kopplung liegt die Referenzspannung 118 während der Speicherschreiboperation bei einer negativeren Spannung für Speicherzellen im dritten Quadranten (z.B. -200 mV) als für Speicherzellen im vierten Quadranten (z.B. -100 mV).
  • Wenn eine SRAM-Zelle im zweiten Quadranten der Speicherschreiboperation unterzogen wird, kann ein Bit einer Binärrepräsentation einer Zeilenposition, die mit SRAM-Zellen im zweiten Quadranten assoziiert ist, durch die Verriegelungsschaltung für die assoziierte NBL-Abstimmungs-Kopplungsschaltung empfangen werden. Wenn dieses Bit (das z.B. mit Zeilen im zweiten Quadranten assoziiert ist) eine ,1' ist, dann kann die NBL-Abstimmungs-Kopplungsschaltung aktiviert werden und die Referenzspannung 118 mit einer negativen Spannung kapazitiv koppeln, wenn das NBL-Aktivierungssignal 114 von ,0' auf ,1' übergeht. Wenn das Bit eine ,1' ist, kann in einigen Ausführungsformen die NBL-Abstimmungsschaltung für den dritten Quadranten aktiviert werden. Folglich kann der Ladungskopplungseffekt auf die Referenzspannung 118 durch das kapazitive Element 362 in der NBL-Initialisierungs-Kopplungsschaltung 372, das kapazitive Element in der NBL-Abstimmungs-Kopplungsschaltung für den dritten Quadranten und das kapazitive Element in der NBL-Abstimmungs-Kopplungsschaltung für den zweiten Quadranten erzeugt werden. Aufgrund dieser kumulativen kapazitiven Kopplung liegt die Referenzspannung 118 während der Speicherschreiboperation bei einer negativeren Spannung für Speicherzellen im zweiten Quadranten (z.B. -300 mV) als für Speicherzellen im dritten Quadranten (z.B. -200 mV).
  • Wenn eine SRAM-Zelle im ersten Quadranten der Speicherschreiboperation unterzogen wird, kann außerdem ein Bit einer Binärrepräsentation einer Zeilenposition, die mit SRAM-Zellen im ersten Quadranten assoziiert ist, durch die Verriegelungsschaltung 302 für die assoziierte NBL-Abstimmungs-Kopplungsschaltung 374 empfangen werden. Wenn dieses Bit (das z.B. mit Zeilen im ersten Quadranten assoziiert ist) eine ,1' ist, dann kann die NBL-Abstimmungs-Kopplungsschaltung 374 aktiviert werden und die Referenzspannung 118 mit einer negativen Spannung kapazitiv koppeln, wenn das NBL-Aktivierungssignal 114 von ,0' auf ,1' übergeht. Wenn das Bit eine ,1' ist, können in einigen Ausführungsformen die NBL-Abstimmungsschaltungen für den zweiten und den dritten Quadranten aktiviert werden. Folglich kann der Ladungskopplungseffekt auf die Referenzspannung 118 durch das kapazitive Element 362 in der NBL-Initialisierungs-Kopplungsschaltung 372, das kapazitive Element in der NBL-Abstimmungs-Kopplungsschaltung für den dritten Quadranten, das kapazitive Element in der NBL-Abstimmungs-Kopplungsschaltung für den zweiten Quadranten und das kapazitive Element 346 in der NBL-Abstimmungs-Kopplungsschaltung 374 erzeugt werden. Aufgrund dieser kumulativen kapazitiven Kopplung liegt die Referenzspannung 118 während der Speicherschreiboperation bei einer negativeren Spannung für Speicherzellen im ersten Quadranten (z.B. -400 mV) als für Speicherzellen im zweiten Quadranten (z.B. -300 mV).
  • Ein Vorteil des Bereitstellens verschiedener negativer Spannungen an die verschiedenen Abschnitte des SRAM-Arrays 180 umfasst unter anderem ein Ausgleichen parasitären Elemente in dem Bitleitungspaar BL/BLB. 2 zeigt ein Beispiel eines parasitären Bitleitungsmodells 210 und eine Speicherzelle 190. Das parasitäre Bitleitungsmodell 210 wird zur Erläuterungszwecken für die Bitleitung BL dargestellt. Ein Durchschnittsfachmann wird auf der Grundlage der vorliegenden Beschreibung erkennen, dass die Bitleitung BLB ein ähnliches parasitäres Bitleitungsmodell aufweisen kann. Ein Netzwerk von Widerstandselementen 2120 bis 212M und kapazitiven Elementen 2141 bis 214M (z.B. Kondensatoren, kapazitiven Schaltungen oder einer Kombination davon) repräsentiert das parasitäre Bitleitungsmodell 210. Jedes Widerstandselement 212 repräsentiert einen Pfadwiderstand der Bitleitung BL zwischen zwei SRAM-Zellen entlang einer Spalte von Speicherzellen. Jedes kapazitive Element 214 repräsentiert eine parasitäre Kapazität, die mit einem Passgate in jeder SRAM-Zelle assoziiert ist - z.B. eine parasitäre Kapazität, die mit dem Transistor 220 in der Speicherzelle 190 assoziiert ist - entlang der Spalte der Speicherzellen.
  • Während der Speicherschreiboperation kann eine adressierte SRAM-Zelle, die in einer weiteren Entfernung von einer Schreibtreiberschaltung angeordnet ist - z.B. die Speicherzelle 1900N in 1- eine von ihrem vorgesehenen Spannungspegel verschiedene Bitleitungsspannung empfangen. Dies kann auf eine Spannungsdifferenz zwischen der Spannung am Ausgang der Schreibtreiberschaltung (z.B. der Schreibtreiberschaltung 160 von 1) und der Spannung an der Bitleitungsposition, die mit der adressierten SRAM-Zelle assoziiert ist, zurückzuführen sein. Diese Spannungsdifferenz kann dem Bitleitungspfadwiderstand zwischen der Schreibtreiberschaltung und der adressierten SRAM-Zelle zugeschreiben werden.
  • Unter Bezugnahme auf 2 modellieren die Widerstandselemente 2120 bis 210M den Bitleitungspfadwiderstand. Wenn die Schreibtreiberschaltung o V an die Bitleitung BL ausgibt, kann die Spannung an einer adressierten Speicherzelle 190 - die z.B. in einem weiteren Abstand von der Schreibtreiberschaltung, wie zum Beispiel im oberen Abschnitt des SRAM-Arrays 180 in 1, angeordnet ist -aufgrund des IR-Spannungsabfalls (Strom *Widerstand) über den Widerstandselementen 2120 bis 212M . größer als o V sein. Dieser Spannungsabfall führt zu einem unbeabsichtigten Anstieg der Spannung an der Bitleitungsposition, die mit der adressierten SRAM-Zelle assoziiert ist. Dieser unbeabsichtigte Spannungsanstieg - z.B. Spannung größer als 0 V - verschlechtert die Speicherschreiboperation der SRAM-Zelle, da die bistabile Flipflop-Struktur der SRAM-Zelle ihren Spannungspegel möglicherweise nicht auf die vorgesehene Spannung - d.h. die Schreibschaltungsausgangsspannung verfolgen kann. Mit anderen Worten kann der unbeabsichtigte Spannungsanstieg verhindern, dass die SRAM-Zelle den Zustand ändert. Fortschrittliche Prozesstechnologien verschlimmern die Auswirkungen dieses IR-Spannungsabfalls weiter, da der parasitäre Bitleitungswiderstand zunimmt, wenn fortschrittliche Prozesstechnologien die physischen Abmessungen der Bitleitung verringern. Außerdem verstärken Dichtezunahmen in SRAM-Arrays auch die Auswirkungen des IR-Spannungsabfalls, da die Bitleitungslänge zunimmt, wenn SRAM-Arrays wachsen.
  • Die Schreibunterstützungsschaltung - z.B. die Schreibunterstützungsschaltung 110 von 1, die oben beschrieben ist, und die Schreibunterstützungsschaltung 610 von 6, die nachstehend beschrieben wird - kompensiert den IR-Spannungsabfall in den Bitleitungen. Für adressierte SRAM-Zellen - insbesondere jene Zellen, die weiter weg von der Schreibtreiberschaltung angeordnet sind (z.B. die Speicherzelle 1900N in 1)-­„zieht“ die Schreibunterstützungsschaltung den Spannungspegel an der Bitleitungsposition, die mit der adressierten SRAM-Zelle assoziiert ist, näher an einen vorgesehenen Spannungspegel. Wenn zum Beispiel ein 200-mV-Bitleitungs-IR-Abfall zwischen dem Ausgang der Schreibtreiberschaltung und einer adressierten SRAM-Zelle vorhanden ist, kann die von der Schreibtreiberschaltung ausgegebene Referenzspannung zum Beispiel auf Folgendes eingestellt werden: (i) -300 mV, so dass die Bitleitungsspannung an der adressierten SRAM-Zelle in der Nähe oder auf -100 mV liegt; (ii) -400 mV, so dass die Bitleitungsspannung an der adressierten SRAM-Zelle in der Nähe oder auf -200 mV liegt; (iii) -500mV, so dass die Bitleitungsspannung bei der adressierten SRAM-Zelle in der Nähe oder auf -300 mV liegt; (iv) oder auf eine beliebige andere negative Spannung für einen gewünschten Spannungspegel an der adressierten SRAM-Zelle.
  • Zusätzlich zum Kompensieren des IR-Spannungsabfalls in den Bitleitungen stellt die Schreibunterstützungsschaltung eine negative Spannungsabstimmung für verschiedene Abschnitte des SRAM-Arrays bereit, wodurch Leistungsaufnahme reduziert wird. Zum Beispiel kann für SRAM-Zellen in einem unteren Abschnitt des SRAM-Arrays (z.B. Speicherzellen 190 in Zeilen ,0' bis ,511' des SRAM-Arrays 180 in 1) die Schreibunterstützungsschaltung im Vergleich zu einer niedrigeren negativen Spannung (z.B. -200 mV), die an SRAM-Zellen in einem oberen Abschnitt des SRAM-Arrays (z.B. Speicherzellen 190 in Zeilen ,512' bis ,1024' des SRAM-Arrays 180) bereitgestellt wird, eine höhere negative Spannung (z.B. -100 mV) an SRAM-Zellen in diesem Abschnitt bereitstellen. Bei der höheren negativen Spannung (d.h. einer niedrigeren Spannungsgröße), die an die Speicherzellen im unteren Abschnitt des SRAM-Arrays bereitgestellt wird, wird weniger Leistung zum Beispiel durch die Schreibtreiberschaltung (z.B. die Schreibtreiberschaltung 160 von 1) aufgenommen. Außerdem kann, wie vorstehend beschrieben, das SRAM-Array in mehr als zwei Abschnitte geteilt werden (siehe z.B. das vorstehend beschriebene Quadrantenbeispiel), in denen jeder der mehr als zwei Abschnitte eine andere negative Spannung auf der Grundlage einer Zeilenposition einer Speicherzelle, die der Speicherschreiboperation unterzogen wird, empfangen kann. Bei dieser weiterer Abstimmung der negativen Spannungen auf der Grundlage einer Speicherzeilenposition kann die Leistungsaufnahme weiter optimiert werden.
  • Außerdem gleicht die Schreibunterstützungsschaltung auch Prozessschwankungen in den SRAM-Zellentransistoren aus. Unter Bezugnahme auf 2 können zum Beispiel Prozessschwankungen bewirken, dass die PMOS-Pullup-Vorrichtungen 260 und 270 stärker sind als die NMOS-Passvorrichtungen 220 und 230. Diese Prozessschwankung kann Probleme während einer Speicherschreiboperation verursachen, da die PMOS-Pullup-Vorrichtungen die Fähigkeit der NMOS-Passvorrichtungen behindern, einen internen Knoten - z.B. einen internen Knoten zwischen der PMOS-Pullup-Vorrichtung und der NMOS-Pulldown-Vorrichtung - von einer Versorgungsspannung VDD (z.B. 0,4V, 0,6V, 0,7V, 1,0V, 1,2V, 1,8V, 2,4V, 3,3V, 5V oder einer beliebigen Kombination davon) auf Masse (z.B. o V) zu ziehen. Um die schwächere NMOS-Passvorrichtung auszugleichen, kann die Schreibunterstützungsschaltung eine negative Spannung als eine Schreibtreiberschaltungsausgabe bereitstellen, um das Ziehen des internen Knoten auf Masse zu begünstigen.
  • 5 ist eine Darstellung eines Verfahrens 500 für eine Speicherschreiboperation, die am SRAM 100 durchgeführt wird, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die beim Verfahren 500 dargestellten Vorgänge können zum Beispiel durch die Schreibunterstützungsschaltung 110 von 1 und 3 durchgeführt werden. Andere Vorgänge können im Verfahren 500 durchgeführt werden. Außerdem können die Vorgänge des Verfahrens 500 in einer anderen Reihenfolge durchgeführt werden und/oder variieren.
  • Bei Vorgang 510 wird eine Speicheradressinformation, die mit der Speicherschreiboperation für eine oder mehrere Speicherzellen assoziiert ist, empfangen. In einigen Ausführungsformen umfasst die Speicheradressinformation eine Zeilenposition einer SRAM-Zelle, die der Speicherschreiboperation unterzogen wird. Unter Bezugnahme auf 3 empfängt die Steuerschaltung 320 in der Schreibunterstützungsschaltung 110 die Speicheradressinformation.
  • Bei Vorgang 520 wird eine Referenzspannung an eine oder mehrere Bitleitungen bereitgestellt, die mit der einen oder den mehreren Speicherzellen gekoppelt sind. In einigen Ausführungsformen kann die Referenzspannung durch eine Pulldown-Vorrichtung (z.B. die Pulldown-Vorrichtung 380 in 3) bereitgestellt werden, die die Referenzspannung anfangs auf Masse setzt, bevor die Referenzspannung mit einer negativen Spannung gekoppelt wird (wie nachstehend in Vorgängen 530 und 540 besprochen).
  • Bei Vorgang 530 wird die Referenzspannung mit einer ersten negativen Spannung mit einem ersten kapazitiven Element gekoppelt. Unter Bezugnahme auf 3 und 4 geht, wenn zum Beispiel das NBL-Aktivierungssignal 114 von ,0' auf ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) übergeht, der Schaltungsknoten 361 von ,1' auf ,0' über, wodurch die Referenzspannung 118 mit einer negativen Spannung mit dem kapazitiven Element 362 kapazitiv gekoppelt wird. In einigen Ausführungsformen wird die Referenzspannung mit der ersten negativen Spannung gekoppelt, nachdem die Pulldown-Vorrichtung deaktiviert wurde.
  • Bei Vorgang 540 wird die Referenzspannung, mit dem ersten kapazitiven Element und einem zweiten kapazitiven Element, mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, auf der Grundlage der Speicheradressinformation kumulativ gekoppelt. Unter Bezugnahme auf 3 und 4 gehen, wenn zum Beispiel das NBL-Aktivierungssignal 114 von ,0' zu ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) übergeht, die Schaltungsknoten 345 und 361 von ,1' auf ,0' über, wodurch die Referenzspannung 118 mit der zweiten negativen Spannung mit den kapazitiven Elementen 346 und 362 kapazitiv gekoppelt wird. In einigen Ausführungsformen wird die Referenzspannung mit der zweiten negativen Spannung kumulativ gekoppelt, nachdem die Pulldown-Vorrichtung deaktiviert wurde.
  • 6 ist eine Darstellung eines SRAM 600 mit einer Hilfsbitleitungstopologie und einer Schreibunterstützungsschaltung 610 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das SRAM 100 umfasst den Zeilendecoder 120, den Wortleitungstreiber 130, einen Spaltendecoder 640, einen Spaltenmultiplexer (MUX) 650, den Schreibtreiberschaltung 160 und ein SRAM-Array 680. Der Zeilendecoder 120, der Wortleitungstreiber 130 und die Schreibtreiberschaltung 160 sind vorstehend unter Bezugnahme auf 1 beschrieben. In einigen Ausführungsformen werden, wie in 6 dargestellt, die Schreibunterstützungsschaltung 610, der Spalten-MUX 650 und die Schreibtreiberschaltung 160 ungefähr in der Nähe eines unteren Abschnitts des SRAM-Arrays 680 angeordnet.
  • In einigen Ausführungsformen umfasst das SRAM-Array 680 Spalten von SRAM-Zellen 6700 bis 170N. Jede der Spalten 6700 bis 670N umfasst Speicherzellen 190. In einigen Ausführungsformen umfasst jede der Spalten 6700 bis 670N außerdem ein Bitleitungspaar BL/BLB (das hier auch als „ein erster Satz vom Bitleitungen“ bezeichnet wird) und ein Hilfsbitleitungspaar FBL/FBLB (das hier auch als „ein zweiter Satz von Bitleitungen“ bezeichnet wird). Das Bitleitungspaar BL/BLB kann verwendet werden, um auf Speicherzellen 190 in einem unteren Abschnitt des SRAM-Arrays 680 zuzugreifen, und das Hilfsbitleitungspaar FBL/FBLB kann verwendet werden, um auf Speicherzellen 190 in einem oberen Abschnitt des SRAM-Arrays 690 zuzugreifen. Zum Beispiel kann für das SRAM-Array 680 mit 1024 Zeilen in jeder der Spalten 6700 bis 670N das Bitleitungspaar BL/BLB mit den NMOS-Passvorrichtungen (z.B. NMOS-Passvorrichtungen 220 und 230) der Speicherzellen 190 für Zeilen ,0' bis ,511' gekoppelt werden. Das Hilfsbitleitungspaar FBL/FBLB kann mit den NMOS-Passvorrichtungen der Speicherzellen 190 für Zeilen ,512' bis ,1024' gekoppelt werden. Durch Implementieren eines alternativen Bitleitungspfades über das Hilfsbitleitungspaar FBL/FBLB zu den Speicherzellen 190 im oberen Abschnitt des SRAM-Arrays 180 kann der parasitäre Gesamtwiderstand und die parasitäre Gesamtkapazität, die mit den Speicherzellen 190, auf die nicht zugegriffen wird, assoziiert sind, verringert werden, wodurch ein IR-Spannungsabfall und eine RC-Zeitverzögerung an eine Zugriffsspeicherzelle 190 im oberen Abschnitt des SRAM-Arrays 680 verringert wird.
  • Der Spaltendecoder 640 kann verwendet werden, um gemäß einigen Ausführungsformen entweder das Bitleitungspaar BL/BLB oder das Hilfsbitleitungspaar FBL/FBLB auf der Grundlage einer Position der Speicherzelle 190 im SRAM-Array 680, die einer Speicherschreiboperation unterzogen wird, auszuwählen. In einigen Ausführungsformen empfängt der Spaltendecoder 640 ein Hilfsbitleitungs-Aktivierungssignal (FBL-Aktivierungssignal) 612, das anzeigen kann, ob sich die Speicherzelle 190 in einem oberen Abschnitt des SRAM-Arrays 680 befindet (z.B. eine Speicherzelle in Zeilen ,512' bis ,1024'). Wenn das FBL-Aktivierungssignal 612 eine ,1' oder ein logischer hoher Wert ist, wird in einigen Ausführungsformen ein entsprechendes YSEL'[N:o]-Signal ausgewählt, um einen entsprechenden y-Auswahltransistor im Spalten-MUX 650 zu aktivieren, um auf ein entsprechendes Hilfsbitleitungspaar FBL/FBLB zuzugreifen. Wenn dagegen das FBL-Aktivierungssignal 612 eine ,0' oder ein logischer niedriger Wert ist, wird ein entsprechendes YSEL[N:o]-Signal ausgewählt, um einen entsprechenden y-Auswahltransistor im Spalten-MUX 650 zu aktivieren, um auf ein entsprechendes Bitleitungspaar BL/BLB zuzugreifen.
  • 7 ist eine Darstellung der Schreibunterstützungsschaltung 610, des Spalten-MUX 650 und der Schreibtreiberschaltung 160 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Schreibtreiberschaltung 160 ist vorstehend unter Bezugnahme auf 1 und 3 beschrieben.
  • Die Schreibunterstützungsschaltung 610 umfasst die Steuerschaltung 320, den Spannungsgenerator 370 und die Pulldown-Vorrichtung 380, die vorstehend unter Bezugnahme auf 3 beschrieben wurden. In der Steuerschaltung 320 gibt die Verriegelung 302 das FBL-Aktivierungssignal 612 aus. Wie vorstehend besprochen, empfängt die Verriegelungsschaltung 302 das Zeilensignal 112, speichert das Zeilensignal 112 und gibt eine invertierte Repräsentation des Zeilensignals 112 (z.B. entweder ,0' oder ,1') gemäß einigen Ausführungsformen der vorliegenden Offenbarung aus. Das FBL-Aktivierungssignal 612 ist eine Repräsentation des Zeilensignals 112. Wenn zum Beispiel das Zeilensignal 112 eine ,0' ist (z.B. eine Zeile im oberen Abschnitt des SRAM-Arrays 180 repräsentierend), dann gibt die Verriegelungsschaltung 302 eine ,1' oder einen logischen hohen Wert aus und daher ist das FBL-Aktivierungssignal 612 ebenfalls eine ,1' oder ein logischer hoher Wert. Wenn dagegen das Zeilensignal 112 eine ,1' ist (z.B. eine Zeile im unteren Abschnitt des SRAM-Arrays 180 repräsentierend), dann gibt die Verriegelungsschaltung 302 eine ,0' oder einen logischen niedrigen Wert aus und daher ist das FBL-Aktivierungssignal ebenfalls eine ,0' oder ein logischer niedriger Wert.
  • Der Betrieb des Spannungsgenerators 370 und der Pulldown-Vorrichtung 380 ist jenem gleich, wie vorstehend unter Bezugnahme auf 3 beschrieben. Um zusammenzufassen, liegt unter Bezugnahme auf 4 (die annimmt, dass sowohl das Zeilensignal 112 als auch Impulsaktivierungssignal 116 bei einer ,1' oder einem logischen hohen Wert liegen) vom Zeitpunkt=0 bis zum Zeitpunkt t1 das NBL-Aktivierungssignal 114 bei einer ,0' oder einem logischen niedrigen Wert. Die Schaltungsknoten 345 und 361 liegen wiederum bei einer ,1' oder einem logischen hohen Wert (z.B. einer Versorgungsspannung VDD , wie z.B. 0,4V, 0,6V, 0,7V, 1,0V, 1,2V, 1,8V, 2,4V, 3,3V, 5V oder einer beliebigen Kombination davon). Wenn das NBL-Aktivierungssignal 114 bei einer ,0' liegt, liegt außerdem der Ausgang der Inverter-Logikvorrichtung 356 bei einer ,1' oder einem logischen hohen Wert, wodurch daher die Pulldown-Vorrichtung 380 aktiviert wird und Masse (z.B. o V) an die Referenzspannung 118 übermittelt wird.
  • Zum Zeitpunkt t1 , geht das NBL-Aktivierungssignal 114 von ,0' auf ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) über. Unter Bezugnahme auf 7 geht bei einem Übergang des NBL-Aktivierungssignals 114 von ,0' auf ,1' der Ausgang der Inverter-Logikvorrichtung 356 von ,1' auf ,0' (z.B. von einem logischen hohen auf einen logischen niedrigen Wert) über, wodurch daher die Pulldown-Vorrichtung 380 deaktiviert wird. Ohne durch die Pulldown-Vorrichtung 380 auf Masse „gezogen“ zu werden, floatet die Referenzspannung 118 bei einem Spannungspegel in der Nähe oder bei Masse.
  • Zum Zeitpunkt t2 gehen aufgrund eines Übergangs des NBL-Aktivierungssignals 114 von ,0' auf ,1' die Schaltungsknoten 345 und 361 von ,1' zu ,0' (z.B. von einem logischen hohen Wert zu einem logisch niedrigen Wert) über. Unter Bezugnahme auf 7 kann die Verzögerung zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2 Ausbreitungsverzögerungszeiten zugeschrieben werden, die durch die Inverter-Logikvorrichtungen 358 und 360 in der NBL-Initialisierungs-Kopplungsschaltung 372 und die NAND-Logikvorrichtung 342 und die Inverter-Logikvorrichtung 345 in der NBL-Abstimmungs-Kopplungsschaltung 374 eingestellt werden. Als Folge eines Übergangs der Schaltungsknoten 345 und 361 von ,1' auf ,0' wird die Referenzspannung 118 mit einer negativen Spannung (z.B. -100 mV, -200 mV oder -300 mV) kapazitiv gekoppelt. Die „Vertiefung“ in der Referenzspannung 118 rührt von einem Anfangsladungskopplungseffekt zwischen den kapazitiven Elementen 346/362 und einer kapazitiven Last, die mit einem Hilfsbitleitungspaar BL/BLB, worauf während der Speicherschreiboperation zugegriffen wird, assoziiert ist, her.
  • Da in dem vorstehenden Beispiel das Zeilensignal 112 bei einer ,1' liegt, wird eine Speicherzelle im oberen Abschnitt des SRAM-Arrays 680 von 6 der Speicherschreiboperation unterzogen. Daher liegt unter Bezugnahme auf 7 das FBL-Aktivierungssignal 612 bei einer ,0' oder einem logischen niedrigen Wert. Wenn das FBL-Aktivierungssignal 612 bei ,0' liegt, wird gemäß einigen Ausführungsformen unter Bezugnahme auf 6 auf eine Speicherzelle im oberen Abschnitt des SRAM-Arrays 680 zugegriffen; der Spaltendecoder 640 gibt wiederum ein entsprechendes YSEL'[N:o]-Signal aus, um einen entsprechenden y-Auswahltransistor im Spalten-MUX 650 zu aktivieren, um auf ein entsprechendes Hilfsbitleitungspaar FBL/FBLB zuzugreifen.
  • In einigen Ausführungsformen wird eine Speicherzelle im unteren Abschnitt des SRAM-Arrays 680 von 6 der Speicherschreiboperation unterzogen, in der das Zeilensignal 112 bei einer ,0' oder einem logischen hohen Wert liegt. Wenn die Schaltungsknoten 345 und 361 von ,1' auf ,1' zum Zeitpunkt t2 übergehen, wird in diesem Beispiel die Referenzspannung 118 mit einer negativen Spannung kapazitiv gekoppelt. Jedoch ist diese negative Spannung aufgrund eines (im Vergleich zu dem Ladungskopplungseffekt, der durch beide kapazitive Elemente 436 und 362 erzeugt wird, wenn das Zeilensignal 112 bei einer ,1' liegt) niedrigeren Ladungskopplungseffekts, der durch das kapazitive Element 362 erzeugt wird, höher als die negative Spannung, die erzeugt wird, wenn das Zeilensignal 112 bei einer ,1' liegt.
  • Da das Zeilensignal 112 bei einer ,0' liegt, wird in dem vorstehenden Beispiel eine Speicherzelle im unteren Abschnitt des SRAM-Arrays 680 von 6 der Speicherschreiboperation unterzogen. Daher liegt unter Bezugnahme auf 7 das FBL-Aktivierungssignal 612 bei einer ,1' oder einem logischen hohen Wert. Wenn das FBL-Aktivierungssignal 612 bei ,1' liegt, wird unter Bezugnahme auf 6 auf eine Speicherzelle im unteren Abschnitt des SRAM-Arrays 680 zugegriffen; der Spaltendecoder 640 gibt wiederum ein entsprechendes YSEL'[N:o]-Signal aus, um einen entsprechenden y-Auswahltransistor im Spalten-MUX 650 zu aktivieren, um auf ein entsprechendes Bitleitungspaar BL/BLB gemäß einigen Ausführungsformen zuzugreifen.
  • Unter Bezugnahme auf 7 kann die NBL-Initialisierungs-Kopplungsschaltung 372 des Spannungsgenerators 370 entfernt werden, wodurch die NBL-Abstimmungs-Kopplungsschaltung 374 zurückbleibt. Obwohl nicht in 7 dargestellt, kann die Steuerlogik derart implementiert werden, dass, wenn auf die Speicherzellen 190 im unteren Abschnitt des SRAM-Arrays 680 während einer Speicherschreiboperation zugegriffen wird, die Schreibunterstützungsschaltung 610 Masse (z.B. 0 V) als die Referenzspannung 118 bereitstellt. Außerdem kann die Steuerlogik derart implementiert werden, dass, wenn auf Speicherzellen 190 im oberen Abschnitt des SRAM-Arrays 680 während der Speicherschreiboperation zugegriffen wird, die Schreibunterstützungsschaltung 610 eine negative Spannung (z.B. -100 mV, -200 mV oder -300 mV) als die Referenzspannung 118 bereitstellt.
  • Wie vorstehend besprochen, weist die Schreibunterstützungsschaltung viele Vorteile auf, wie zum Beispiel ein Ausgleichen parasitärer Elemente in Bitleitungen, Bereitstellen einer Negativspannungsabstimmung für verschiedene Abschnitte des SRAM-Arrays, und Ausgleichen von Prozessschwankungen in den SRAM-Zellentransistoren. Diese Vorteile sind ebenfalls auf die Schreibunterstützungsschaltung 610 von 6 anwendbar.
  • Unter Bezugnahme auf 6 stellen die Schreibunterstützungsschaltung 610 und die Hilfsbitleitungstopologie des SRAM-Arrays 680 zusätzliche Vorteile bereit. Zum Beispiel kann die Hilfsbitleitungstopologie eine „negativere“ Spannung an Speicherzellen bereitstellen, die weiter weg von der Schreibtreiberschaltung 160 (z.B. im oberen Abschnitt des SRAM-Arrays 680) angeordnet sind, ohne Speicherzellen, die näher an der Schreibtreiberschaltung 160 (z.B. im unteren Abschnitt des SRAM-Arrays 680) angeordnet sind, zu stören. Die „negativere“ Spannung kann parasitäre Elemente in den Bitleitungen ausgleichen, insbesondere wenn Bitleitungen aufgrund von SRAM-Vorrichtungen mit höheren Dichten länger werden. Aufgrund der Hilfsbitleitungstopologie fließt die „negativere“ Spannung nicht durch die Bitleitungspaare BL/BLB, wodurch Spannungsstörungen für Speicherzellen, auf die über Bitleitungspaare BL/BLB zugegriffen wird, minimiert werden.
  • Auf der Grundlage der vorliegenden Beschreibung wird ein Durchschnittsfachmann erkennen, dass das SRAM-Array 680 von 6 in mehr als zwei Abschnitte geteilt werden kann. Zum Beispiel kann das SRAM-Array 680 in vier Abschnitte geteilt werden, in denen jeder Abschnitt ein Quadrant ist. Für das SRAM-Array 680 mit 1024 Zeilen kann der erste Quadrant durch Speicherzellen 190 in Zeilen ,0' bis ,255' definiert sein, der zweite Quadrant kann durch Speicherzellen 190 in Zeilen ,256' bis ,511' definiert sein, der dritte Quadrant kann durch Speicherzellen 190 in Zeilen ,512' bis ,767' definiert sein, und der vierte Quadrant kann durch Speicherzellen 190 in Zeilen ,768' bis ,1024' definiert sein. In einigen Ausführungsformen kann unter Bezugnahme auf 7 die NBL-Initialisierungs-Kopplungsschaltung 372 mit dem vierten Quadranten der Speicherzellen 190 assoziiert werden, die NBL-Abstimmungs-Kopplungsschaltung 374 kann mit dem ersten Quadranten der Speicherzellen 190 assoziiert werden, ein andere NBL-Initialisierungs-Kopplungsschaltung kann mit dem zweiten Quadranten der Speicherzellen 190 assoziiert werden, und noch eine weitere NBL-Abstimmungs-Kopplungsschaltung kann mit dem dritten Quadranten der Speicherzellen 190 assoziiert werden.
  • Der Betrieb der Schreibunterstützungsschaltung 610 mit dieser Quadrantenarchitektur ist dem Betrieb der vorstehend beschriebenen Schreibunterstützungsschaltung 110 im Hinblick auf das Quadrantenbeispiel des SRAM-Arrays 180 ähnlich. Ein Unterschied zwischen den zwei Quadrantenbeispielen besteht darin, dass die Architektur des SRAM-Arrays 680 Hilfsbitleitungspaare FBL/FBLB umfasst. In einigen Ausführungsformen können die Hilfsbitleitungspaare FBL/FBLB verwendet werden, um auf Speicherzellen 190 im oberen Abschnitt des SRAM-Arrays 680 - z.B. Speicherzellen im ersten und im zweiten Quadranten - zuzugreifen. In einigen Ausführungsformen können die Bitleitungspaare BL/BLB verwendet werden, um auf Speicherzellen 190 im unteren Abschnitt des SRAM-Arrays 680 - z.B. Speicherzellen im dritten und im vierten Quadranten - zuzugreifen.
  • 8 ist eine Darstellung eines Verfahrens 800 für eine Speicherschreiboperation, die am SRAM 600 durchgeführt wird, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die beim Verfahren 800 dargestellten Vorgänge können zum Beispiel durch die Schreibunterstützungsschaltung 610 von 6 und 7 durchgeführt werden. Andere Vorgänge können im Verfahren 800 durchgeführt werden. Außerdem können die Vorgänge des Verfahrens 800 in einer anderen Reihenfolge durchgeführt werden und/oder variieren.
  • Bei Vorgang 810 wird eine Speicheradressinformation empfangen, die mit der Speicherschreiboperation für eine oder mehrere Speicherzellen in einem Array von Speicherzellen assoziiert ist. In einigen Ausführungsformen umfasst die Speicheradressinformation eine Zeilenposition einer SRAM-Zelle, die der Speicherschreiboperation unterzogen wird. Unter Bezugnahme auf 7 empfängt die Steuerschaltung 320 in der Schreibunterstützungsschaltung 610 die Speicheradressinformation.
  • Bei Vorgang 820 wird eine Referenzspannung an einen ersten Satz von Bitleitungen, der mit einer ersten von Speicherzellen in dem Array gekoppelt ist, und einen zweiten Satz von Bitleitungen, der mit einem zweiten Satz von Speicherzellen in dem Array gekoppelt ist, bereitgestellt. In einigen Ausführungsformen kann die Referenzspannung durch eine Pulldown-Vorrichtung (z.B. die Pulldown-Vorrichtung 380 in 7) bereitgestellt werden, die die Referenzspannung anfangs auf Masse setzt, bevor die Referenzspannung mit einer negativen Spannung gekoppelt wird (wie nachstehend in Vorgängen 730 und 740 besprochen).
  • Bei Vorgang 830 wird die Referenzspannung, mit einem ersten kapazitiven Element, mit einer ersten negativen Spannung, die an den ersten Satz von Bitleitungen bereitgestellt wird, auf der Grundlage der Speicheradressinformation gekoppelt. Unter Bezugnahme auf 4 und 7 geht, wenn zum Beispiel das NBL-Aktivierungssignal 114 von ,0' auf ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) übergeht, der Schaltungsknoten 361 von ,1' auf ,o' über, wodurch die Referenzspannung 118 mit einer negativen Spannung mit dem kapazitiven Element 362 kapazitiv gekoppelt wird. In einigen Ausführungsformen wird die Referenzspannung mit der ersten negativen Spannung gekoppelt, nachdem die Pulldown-Vorrichtung deaktiviert wurde.
  • Bei Vorgang 840 wird die Referenzspannung, mit dem ersten kapazitiven Element und einem zweiten kapazitiven Element, mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ gekoppelt, wobei die zweite negative Spannung an den zweiten Satz von Bitleitungen auf der Grundlage der Speicheradressinformation bereitgestellt wird. Unter Bezugnahme auf 4 und 7 gehen, wenn zum Beispiel das NBL-Aktivierungssignal 114 von ,0' auf ,1' (z.B. von einem logischen niedrigen zu einem logischen hohen Wert) übergeht, die Schaltungsknoten 345 und 361 von ,1' auf ,0', wodurch die Referenzspannung 118 mit der zweiten negativen Spannung mit den kapazitiven Elementen 346 und 362 kapazitiv gekoppelt wird. In einigen Ausführungsformen wird die Referenzspannung mit der zweiten negativen Spannung kumulativ gekoppelt, nachdem die Pulldown-Vorrichtung deaktiviert wurde.
  • Wie vorstehend besprochen, gleichen die hier offenbarten Schreibunterstützungsschaltungen - z.B. die Schreibunterstützungsschaltung 110 von 3 und die Schreibunterstützungsschaltung 610 von 7 - parasitäre Elemente in Bitleitungen aus, stellen eine Negativspannungsabstimmung für verschiedene Abschnitte eines SRAM-Arrays bereit, und gleichen Prozessschwankungen in den SRAM-Zellentransistoren aus. Außerdem kann bei einer Hilfsbitleitungstopologie (z.B. SRAM 680 von 6) die Schreibunterstützungsschaltung eine „negativere“ Spannung an Speicherzellen, die weiter weg von einer Schreibunterstützungsschaltung angeordnet sind (z.B. Speicherzellen im oberen Abschnitt des SRAM-Arrays 680), bereitstellen, ohne Speicherzellen, die näher an der Schreibtreiberschaltung angeordnet sind (z.B. Speicherzellen im unteren Abschnitt des SRAM-Arrays 680) zu stören.
  • Ausführungsformen der vorliegenden Offenbarung umfassen eine Schreibunterstützungsschaltung, welche eine Steuerschaltung und einen Spannungsgenerator umfasst. Die Steuerschaltung ist derart ausgelegt, dass sie eine Speicheradressinformation empfängt, die mit einer Speicherschreiboperation für eine oder mehrere Speicherzellen assoziiert ist. Der Spannungsgenerator ist derart ausgelegt, dass er eine Referenzspannung an eine oder mehrere Bitleitungen bereitstellt, die mit der einen oder den mehreren Speicherzellen gekoppelt sind. Der Spannungsgenerator umfasst ein erstes kapazitives Element und ein zweites kapazitives Element. Während der Speicherschreiboperation ist das erste kapazitive Element derart ausgelegt, dass es die Referenzspannung mit einer ersten negativen Spannung koppelt. Auf der Grundlage der Speicheradressinformation sind das erste und das zweite kapazitive Element derart ausgelegt, dass sie die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ koppeln.
  • Ausführungsformen der vorliegenden Offenbarung umfassen eine Speichervorrichtung. Die Speichervorrichtung umfasst ein Array von Speicherzellen, eine Schreibtreiberschaltung und eine Schreibunterstützungsschaltung. Die Schreibtreiberschaltung ist derart ausgelegt, dass sie eine Referenzspannung für eine Speicherschreiboperation, die an einer oder mehreren Speicherzellen in dem Array durchgeführt werden, bereitstellt. Die Schreibunterstützungsschaltung ist derart ausgelegt, dass sie die Referenzspannung an die Schreibtreiberschaltung bereitstellt. Die Schreibunterstützungsschaltung kann eine Steuerschaltung und einen Spannungsgenerator umfassen. Die Steuerschaltung ist derart ausgelegt, dass sie eine Speicheradressinformation empfängt, die mit der Speicherschreiboperation assoziiert ist, welche an der einen oder den mehreren Speicherzellen in dem Array durchgeführt wird. Der Spannungsgenerator umfasst ein erstes kapazitives Element und ein zweites kapazitives Element. Auf der Grundlage der Speicheradressinformation sind das erste und das zweite kapazitive Element derart ausgelegt, dass sie die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ koppeln.
  • Ausführungsformen der vorliegenden Offenbarung umfassen ein Verfahren für eine Speicherschreiboperation. Das Verfahren umfasst die folgenden Vorgänge: (i) Empfangen einer Speicheradressinformation, die mit der Speicherschreiboperation für eine oder mehrere Speicherzellen assoziiert ist; (ii) Bereitstellen einer Referenzspannung an eine oder mehrere Bitleitungen, die mit der einen oder den mehreren Speicherzellen gekoppelt sind; (iii) Koppeln, mit einem ersten kapazitiven Element, der Referenzspannung mit einer ersten negativen Spannung; und (iv) kumulatives Koppeln, mit dem ersten kapazitiven Element und einem zweiten kapazitiven Element, der Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, auf der Grundlage der Speicheradressinformation.
  • Ausführungsformen der vorliegenden Offenbarung umfassen eine andere Schreibunterstützungsschaltung, welche eine Steuerschaltung und einen Spannungsgenerator umfasst. Die Steuerschaltung ist derart ausgelegt, dass sie eine Speicheradressinformation empfängt, die mit einer Speicherschreiboperation für eine oder mehrere Speicherzellen assoziiert ist. Der Spannungsgenerator ist derart ausgelegt, dass er eine Referenzspannung an einen ersten Satz von Bitleitungen, der mit einem ersten Satz der einen oder der mehreren Speicherzellen gekoppelt ist, und einen zweiten Satz von Bitleitungen, der mit einem zweiten Satz der einen oder der mehreren Speicherzellen gekoppelt ist, bereitstellt. Der Spannungsgenerator umfasst ein erstes kapazitives Element und ein zweites kapazitives Element. Während der Speicherschreiboperation ist das erste kapazitive Element derart ausgelegt, dass es die Referenzspannung mit einer ersten negativen Spannung, die an den ersten Satz von Bitleitung bereitgestellt wird, auf der Grundlage der Speicheradressinformation koppelt. Auf der Grundlage der Speicheradressinformation sind das erste und das zweite kapazitive Element derart ausgelegt, dass sie die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ koppeln, wobei die zweite negative Spannung an den zweiten Satz von Bitleitungen bereitgestellt wird.
  • Ausführungsformen der vorliegenden Offenbarung umfassen eine andere Speichervorrichtung. Die Speichervorrichtung umfasst ein Array von Speicherzellen, einen Schreibtreiber und eine Schreibunterstützungsschaltung. Die Schreibtreiberschaltung ist derart ausgelegt, dass sie eine Referenzspannung an einen ersten Satz von Bitleitungen, der mit einem ersten Satz von Speicherzellen in dem Array gekoppelt ist, und einen zweiten Satz von Bitleitungen, der mit einem zweiten Satz von Speicherzellen in dem Array gekoppelt ist, bereitgestellt. Die Schreibunterstützungsschaltung ist derart ausgelegt, dass sie die Referenzspannung an die Schreibtreiberschaltung bereitstellt. Die Schreibunterstützungsschaltung umfasst eine Steuerschaltung und einen Spannungsgenerator. Die Steuerschaltung ist derart ausgelegt, dass sie eine Speicheradressinformation empfängt, die mit einer Speicherschreiboperation assoziiert ist, welche an einer oder mehreren Speicherzellen in dem Arrays durchgeführt wird. Der Spannungsgenerator umfasst ein erstes kapazitives Element und ein zweites kapazitives Element. Während der Speicherschreiboperation ist das erste kapazitive Element derart ausgelegt, dass es die Referenzspannung mit einer ersten negativen Spannung, die an den ersten Satz von Bitleitungen bereitgestellt wird, auf der Grundlage der Speicheradressinformation koppelt. Auf der Grundlage der Speicheradressinformation sind das erste und das zweite kapazitive Element derart ausgelegt, dass sie die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ koppeln, wobei die zweite negative Spannung an den zweiten Satz von Bitleitungen bereitgestellt wird.
  • Ausführungsformen der vorliegenden Offenbarung umfassen ein anderes Verfahren für eine Speicherschreiboperation. Das Verfahren umfasst die folgenden Vorgänge: (i) Empfangen einer Speicheradressinformation, die mit der Speicherschreiboperation für eine oder mehrere Speicherzellen in einem Array von Speicherzellen assoziiert ist; (ii) Bereitstellen einer Referenzspannung an einen ersten Satz von Bitleitungen, der mit einer ersten von Speicherzellen in dem Array gekoppelt ist, und einen zweiten Satz von Bitleitungen, der mit einem zweiten Satz von Speicherzellen in dem Array gekoppelt ist; (iii) Koppeln, mit einem ersten kapazitiven Element, der Referenzspannung mit einer ersten negativen Spannung, die auf der Grundlage der Speicheradressinformation an den ersten Satz von Bitleitungen bereitgestellt wird; und (iv) kumulatives Koppeln, mit dem ersten kapazitiven Element und einem zweiten kapazitiven Element, der Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, wobei die zweite negative Spannung auf der Grundlage der Speicheradressinformation an den zweiten Satz von Bitleitungen bereitgestellt wird.
  • Es versteht sich, dass die ausführliche Beschreibung, und nicht die Zusammenfassung der Offenbarung, zur Auslegung der Ansprüche verwendet werden soll. Die Zusammenfassung der Offenbarung kann eine oder mehrere, jedoch nicht alle möglichen Ausführungsformen der vorliegenden Offenbarung darlegen, wie sie durch den (die) Erfinder in Betracht gezogen werden, und sollte daher auf keine Weise die beigefügten Ansprüche beschränken.
  • Die vorstehende Offenbarung skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann wird erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann wird ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62538259 [0001]

Claims (20)

  1. Schreibunterstützungsschaltung, umfassend: eine Steuerschaltung, die derart ausgelegt ist, dass sie eine Speicheradressinformation, die mit einer Speicherschreiboperation für eine oder mehrere Speicherzellen assoziiert ist, empfängt, und einen Spannungsgenerator, der derart ausgelegt ist, dass er eine Referenzspannung an eine oder mehrere Bitleitungen bereitstellt, die mit der einen oder den mehreren Speicherzellen gekoppelt sind, wobei der Spannungsgenerator umfasst: ein erstes kapazitives Element, und ein zweites kapazitives Element, wobei während der Speicherschreiboperation, wobei das erste kapazitive Element derart ausgelegt, dass es die Referenzspannung mit einer ersten negativen Spannung koppelt, und wobei auf der Grundlage der Speicheradressinformation das erste und das zweite kapazitive Element derart ausgelegt sind, dass sie die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ koppeln.
  2. Schreibunterstützungsschaltung nach Anspruch 1, wobei der Spannungsgenerator ferner einen Pulldown-Transistor umfasst, der ausgelegt ist, um die Referenzspannung anfangs auf Masse einzustellen.
  3. Schreibunterstützungsschaltung nach Anspruch 2, wobei das erste kapazitive Element derart ausgelegt ist, dass es die Referenzspannung mit der ersten negativen Spannung koppelt, nachdem der Pulldown-Transistor deaktiviert wurde.
  4. Schreibunterstützungsschaltung nach Anspruch 2 oder 3, wobei das erste und das zweite kapazitive Element derart ausgelegt sind, dass sie die Referenzspannung mit der zweiten negativen Spannung kumulativ koppeln, nachdem der Pulldown-Transistor deaktiviert wurde.
  5. Schreibunterstützungsschaltung nach einem der vorhergehenden Ansprüche, wobei jedes von dem ersten und dem zweiten kapazitiven Element einen obere Kondensatorplatte, die mit einem Spannungspotential gekoppelt ist, und eine untere Kondensatorlatte, mit einem Schaltungsknoten, der mit der Referenzspannung assoziiert ist, gekoppelt ist, umfasst, und wobei die Steuerschaltung derart ausgelegt ist, dass sie das Spannungspotential von einem ersten Wert auf einen niedrigeren zweiten Wert überführt, um die Referenzspannung mit der zweiten negativen Spannung kumulativ zu koppeln.
  6. Schreibunterstützungsschaltung nach Anspruch 5, wobei die Steuerschaltung derart ausgelegt ist, dass sie das Spannungspotential, das mit der oberen Kondensatorplatte des ersten und des zweiten kapazitiven Elements gekoppelt ist, auf der Grundlage der Speicheradressinformation umstellt.
  7. Speichervorrichtung, umfassend: ein Array von Speicherzellen, eine Schreibtreiberschaltung, die derart ausgelegt ist, dass sie eine Referenzspannung für eine Speicherschreiboperation bereitstellt, die an einer oder mehreren Speicherzellen in dem Array von Speicherzellen durchgeführt wird, und eine Schreibunterstützungsschaltung, die derart ausgelegt ist, dass sie die Referenzspannung an die Schreibtreiberschaltung bereitstellt, wobei die Schreibunterstützungsschaltung umfasst: eine Steuerschaltung, die derart ausgelegt ist, dass sie eine Speicheradressinformation empfängt, die mit der Speicherschreiboperation assoziiert ist, welche an der einen oder den mehreren Speicherzellen in dem Array von Speicherzellen durchgeführt wird, und einen Spannungsgenerator, umfassend: ein erstes kapazitives Element, und ein zweites kapazitives Element, wobei während der Speicherschreiboperation: wobei das erste kapazitive Element derart ausgelegt, dass es die Referenzspannung mit einer ersten negativen Spannung koppelt, und wobei auf der Grundlage der Speicheradressinformation das erste und das zweite kapazitive Element derart ausgelegt sind, dass sie die Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, kumulativ koppeln.
  8. Speichervorrichtung nach Anspruch 7, wobei jede der Speicherzellen in dem Array von Speicherzellen eine statische Direktzugriffsspeicherzelle umfasst.
  9. Speichervorrichtung nach Anspruch 7 oder 8, wobei die Speicheradressinformation eine Zeilenposition einer Speicherzelle in dem Array von Speicherzellen, die der Speicherschreiboperation unterzogen wird, umfasst, und wobei die Zeilenposition mit einem ersten Abschnitt des Arrays von Speicherzellen oder einem zweiten Abschnitt des Arrays von Speicherzellen, der zwischen dem ersten Abschnitt des Arrays von Speicherzellen und der Schreibunterstützungsschaltung angeordnet ist, assoziiert ist.
  10. Speichervorrichtung nach Anspruch 9, wobei als Antwort darauf, dass sich die Zeilenposition im zweiten Abschnitt des Arrays von Speicherzellen befindet, das erste kapazitive Element derart ausgelegt ist, dass es die Referenzspannung mit der ersten negativen Spannung koppelt.
  11. Speichervorrichtung nach Anspruch 9 oder 10, wobei als Antwort darauf, dass sich die Zeilenposition im ersten Abschnitt des Arrays von Speicherzellen befindet, das erste und das zweite kapazitive Element derart ausgelegt sind, dass sie die Referenzspannung mit der zweiten negativen Spannung kumulativ koppeln.
  12. Speichervorrichtung nach einem der vorhergehenden Ansprüche 7 bis 11, wobei der Spannungsgenerator ferner einen Pulldown-Transistor umfasst, der ausgelegt ist, um die Referenzspannung anfangs auf Masse einzustellen.
  13. Speichervorrichtung nach Anspruch 12, wobei das erste kapazitive Element derart ausgelegt ist, dass es die Referenzspannung mit der ersten negativen Spannung koppelt, nachdem der Pulldown-Transistor deaktiviert wurde.
  14. Speichervorrichtung nach Anspruch 12, wobei das erste und das zweite kapazitive Element derart ausgelegt sind, dass sie die Referenzspannung mit der zweiten negativen Spannung kumulativ koppeln, nachdem der Pulldown-Transistor deaktiviert wurde.
  15. Speichervorrichtung nach einem der vorhergehenden Ansprüche 7 bis 14, wobei jedes von dem ersten und dem zweiten kapazitiven Element eine obere Kondensatorplatte, die mit einem Spannungspotential gekoppelt ist, und eine untere Kondensatorplatte, mit einem Schaltungsknoten, der mit der Referenzspannung assoziiert ist, gekoppelt ist, umfasst, und wobei die Steuerschaltung derart ausgelegt ist, dass sie das Spannungspotential von einem ersten Wert auf einen niedrigeren zweiten Wert überführt, um die Referenzspannung mit der zweiten negativen Spannung kumulativ zu koppeln.
  16. Verfahren für eine Speicherschreiboperation, umfassend: Empfangen einer Speicheradressinformation, die mit der Speicherschreiboperation für eine oder mehrere Speicherzellen assoziiert ist, Bereitstellen einer Referenzspannung an eine oder mehrere Bitleitungen, die mit der einen oder den mehreren Speicherzellen gekoppelt sind, Koppeln, mit einem ersten kapazitiven Element, der Referenzspannung mit einer ersten negativen Spannung, und kumulatives Koppeln, mit dem ersten kapazitiven Element und einem zweiten kapazitiven Element, der Referenzspannung mit einer zweiten negativen Spannung, die niedriger ist als die erste negative Spannung, auf der Grundlage der Speicheradressinformation.
  17. Verfahren nach Anspruch 16, wobei das Bereitstellen der Referenzspannung ein anfängliches Einstellen, mit einem Pulldown-Transistor, der Referenzspannung auf Masse, bevor die Referenzspannung mit der ersten und der zweiten negativen Spannung gekoppelt wird, umfasst.
  18. Verfahren nach Anspruch 17, wobei das Koppeln der Referenzspannung mit der ersten negativen Spannung ein Koppeln der Referenzspannung mit der ersten negativen Spannung, nachdem der Pulldown-Transistor deaktiviert wurde, umfasst.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Koppeln der Referenzspannung mit der zweiten negativen Spannung ein kumulatives Koppeln der Referenzspannung mit der zweiten negativen Spannung, nachdem der Pulldown-Transistor deaktiviert wurde, umfasst.
  20. Das Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, wobei jedes von dem ersten und dem zweiten kapazitiven Element eine obere Kondensatorplatte, die mit einem Spannungspotential gekoppelt ist, und eine untere Kondensatorplatte, die mit einem Schaltungsknoten, der mit der Referenzspannung assoziiert ist, gekoppelt ist, umfasst, und wobei das Koppeln der Referenzspannung mit der zweiten negativen Spannung ein Überführen des Spannungspotentials von einem ersten Wert auf einen niedrigeren zweiten Wert umfasst, um die Referenzspannung mit der zweiten negativen Spannung kumulativ zu koppeln.
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