KR20200121768A - 기입 보조 회로를 갖는 정적 랜덤 액세스 메모리 - Google Patents

기입 보조 회로를 갖는 정적 랜덤 액세스 메모리 Download PDF

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Abstract

본 개시는 기입 보조 회로의 실시예들을 기술한다. 기입 보조 회로는 제어 회로 및 전압 생성기를 포함할 수 있다. 제어 회로는 메모리 셀들에 대한 메모리 기입 동작과 연관된 메모리 어드레스 정보를 수신하도록 구성될 수 있다. 전압 생성기는 메모리 셀들에 연결된 하나 이상의 비트라인에 기준 전압을 제공하도록 구성될 수 있다. 전압 생성기는 2개의 용량성 소자들을 포함할 수 있으며, 메모리 기입 동작 중에, (i)용량성 소자들 중 하나는 기준 전압을 제1 네거티브 전압에 결합하도록 구성될 수 있고, (ii) 메모리 어드레스 정보에 기초하여, 용량성 소자들은 기준 전압을 제1 네거티브 전압보다 더 낮은 제2 네거티브 전압에 누적 결합시키도록 구성될 수 있다.

Description

기입 보조 회로를 갖는 정적 랜덤 액세스 메모리{STATIC RANDOM ACCESS MEMORY WITH WRITE ASSIST CIRCUIT}
관련 출원에 대한 상호 참조
본 출원은 2017 년 7 월 28 일자로 출원된 "기입 보조 회로를 갖는 정적 랜덤 액세스 메모리 "라는 명칭의 미국 가출원 제62/538,259호의 이익을 주장하며, 참조에 의해 그 전체가 본 명세서에 포함된다.
정적 랜덤 액세스 메모리(SRAM)는, 예를 들어, 고속 데이터 액세스가 필요한 컴퓨팅 애플리케이션들에 사용되는 유형의 반도체 메모리이다. 예를 들어, 캐시 메모리 애플리케이션은 SRAM을 사용하여 빈번하게 액세스하는 데이터(예를 들어, 중앙 처리 장치에 의해 액세스되는 데이터)를 저장한다.
SRAM의 셀 구조물 및 아키텍처는 고속 데이터 액세스를 가능하게 한다. SRAM 셀은 예를 들어 4개 내지 6개의 트랜지스터들을 포함하는 쌍안정 플립 플롭(bi-stable filp-flop) 구조물을 포함한다. SRAM 아키텍처는 메모리 셀들의 하나 이상의 어레이 및 지원 회로를 포함할 수 있다. 각각의 SRAM 어레이는 "워드라인들" 및 "비트라인들"로 지칭되는 로우들(rows)과 컬럼들(columns)로 각각 배열된다. 지원 회로는 다양한 SRAM 동작을 위해 워드라인들 및 비트라인들을 통해 SRAM 셀들의 각각에 액세스하기 위한 어드레스 및 드라이버 회로들을 포함한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 경우 이하의 상세한 설명으로부터 가장 잘 이해된다. 관련 업계의 표준 관행에 따라, 다양한 특징들이 일정한 비율로 도시되지 않고 있음을 유의한다. 실제로, 다양한 특징들의 치수들은 설명의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예들에 따른, 기입 보조 회로를 갖는 정적 랜덤 액세스 메모리를 예시한다.
도 2는 예시적인 정적 랜덤 액세스 메모리 토폴로지를 예시한다.
도 3은 본 개시의 일부 실시예들에 따른 정적 랜덤 액세스 메모리의 기입 보조 회로, 컬럼 멀티플렉서, 및 기입 드라이버 회로를 예시한다.
도 4는 본 개시의 일부 실시예들에 따른 기입 보조 회로에 대한 예시적인 신호 파형들을 예시한다.
도 5는 본 개시의 일부 실시예들에 따른 메모리 기입 동작을 위한 방법을 예시한다.
도 6은 본 개시의 일부 실시예에 따른, 보조 비트라인 토폴로지, 및 기입 보조 회로를 갖는 정적 랜덤 액세스 메모리를 예시한다.
도 7은 본 개시의 일부 실시예들에 따른, 보조 비트라인 토폴로지를 갖는 정적 랜덤 액세스 메모리의 기입 보조 회로, 컬럼 멀티플렉서, 및 기입 드라이버 회로를 예시한다.
도 8은 일부 실시예들에 따른, 보조 비트라인 토폴로지 및 기입 보조 회로를 갖는 정적 랜덤 액세스 메모리 상에서 수행되는 메모리 기입 동작을 위한 방법을 예시한다.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 다른 실시예들 또는 예들을 제공한다. 본 개시를 간략화 하기 위해 구성 요소들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 단지 예들일 뿐이며 제한하려는 것은 아니다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복한다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 달리 지시되지 않는 한, 그 자체가, 설명된 다양한 실시예들 및/또는 구성들 간의 관계를 기술하는 것은 아니다.
이하의 개시는 정적 랜덤 액세스 메모리(SRAM)의 양태들을 설명한다. 구체적으로, 본 개시는 SRAM 메모리 기입 동작과 관련된 다른 실시예들을 설명한다. 설명을 용이하게 하기 위해, 어떤 SRAM 회로 소자들 및 제어 로직이 상이한 실시예들의 설명을 용이하게 하기 위해 개시된다. 당업자는 SRAM들이 다른 회로 소자들 및 제어 로직도 포함한다는 것을 이해할 것이다. 이들 다른 회로 소자들 및 제어 로직은 본 개시의 사상 및 범위 내에 있다.
도 1은 본 개시의 일부 실시예들에 따른, 기입 보조 회로(110)를 갖는 정적 랜덤 액세스 메모리(SRAM)(100)의 예시이다. SRAM(100)은 로우 디코더(120), 워드라인 드라이버(130), 컬럼 디코더(140), 컬럼 멀티플렉서(MUX)(150), 기입 드라이버 회로(160), 및 SRAM 어레이(180)를 포함한다. SRAM 어레이(180)는 SRAM 셀들(1700 내지 170N)의 컬럼들을 포함한다. 일부 실시예들에서, 도 1에 도시된 바와 같이, 기입 보조 회로(110), 컬럼 MUX(150), 및 기입 드라이버 회로(160)는 SRAM 어레이(180)의 하부 근처에 근접하여 배치된다.
SRAM 어레이(180) 내의 SRAM 셀들의 각각은 메모리 어드레스를 사용하여, 예를 들어 메모리 판독 및 메모리 기입 동작을 위하여 액세스된다. 메모리 어드레스에 기초하여, 로우 디코더(120)는 워드라인 드라이버(130)를 통해 액세스할 메모리 셀들의 로우를 선택한다. 또한, 컬럼 디코더(140)는, 본 개시의 일부 실시예들에 따라, 메모리 어드레스에 기초하여, 기입 보조 회로(110) 및 컬럼 MUX(150)를 통해 액세스 할 메모리 셀들(1700-170N)의 컬럼을 선택한다. 일부 실시예들에서, 기입 드라이버 회로(160)는 메모리 셀들(1700-170N) 컬럼들의 비트라인 쌍들 BL/BLB에 대한 전압들을 생성시킨다. 표기 "BL"은 비트라인을 나타내고, 표기 "BLB"는 "BL"의 보수를 나타내며, 비트라인 쌍 BL/BLB 개념은 당업계에서는 잘 알려져 있다. 메모리 셀들의 액세스된 로우와 액세스된 컬럼의 교차점은 단일 메모리 셀(190)에의 액세스를 야기한다.
메모리 셀들(1700-170N)의 컬럼들의 각각은 메모리 셀들(190)을 포함한다. 당업자는 메모리 셀들(190)이 SRAM(100) 내의 하나 이상의 어레이로 배열될 수 있음을 이해할 것이다. 본 개시에서, 개시된 실시예들의 설명을 단순화하기 위해 단일 SRAM 어레이(180)가 도시된다. SRAM 어레이(180)는 "M"개의 로우들과 "N"개의 컬럼들을 갖는다. 표기 "19000"은 로우 '0', 컬럼 1700에 위치한 메모리 셀(190)을 나타낸다. 유사하게, 표기 "190MN"은 로우 'M', 컬럼 170N에 위치된 메모리 셀(190)을 나타낸다.
당업자에 의해 이해되는 바와 같이, 메모리 셀(190)은 상이한 회로 토폴로지들을 가질 수 있다. 예를 들어, 메모리 셀(190)은 "6T" 회로 토폴로지를 가질 수 있다. 도 2는 메모리 셀(190)에 대한 예시적인 6T 회로 토폴로지의 일 예시이다. 6T 회로 토폴로지는 n-채널 금속 산화물 반도체(NMOS) 패스 디바이스들(220 및 230), NMOS 풀다운 디바이스들(240 및 250), 및 p-채널 금속 산화물 반도체(PMOS) 풀업 디바이스들(260 및 270)을 포함한다. 워드라인 드라이버(130)로부터의 전압은 NMOS 디바이스들(220 및 230)을 제어하여 비트라인 쌍 BL/BLB로부터의 전압들을 NMOS 디바이스들(240 및 250) 및 PMOS 디바이스들(260 및 270)에 의해 형성된 쌍안정 플립플롭 구조물로 전압들을 전달한다. 비트라인 쌍 BL/BLB 전압들은 메모리 기입 동작 동안 사용될 수 있다. 예를 들어, BL이 '1' 또는 로직 하이(high) 값(예를 들어, 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V 또는 이들의 조합 등의 전원 공급 전압 VDD)이고 BLV는 '0' 또는 로직 로우(low) 값(예를 들어, 접지(ground) 또는 0V)인 경우, 워드라인 드라이버(130)에 의해 NMOS 패스 디바이스들(220 및 230)의 게이트 단자들에 인가되는 전압은 BL의 로직 하이 값 및 BLB의 로직 로우 값을 쌍안정 플립플롭 구조물로 전달하기에 충분한 전압 레벨에 있을 수 있다. 결과적으로, 이 로직 값들은 쌍안정 플립플롭 구조물에 기입(또는 프로그래밍)된다.
도 3은 본 개시의 일부 실시예들에 따른, 기입 보조 회로(110), 컬럼 MUX(150), 및 기입 드라이버 회로(160)의 일 예시이다. 기입 보조 회로(110)는 제어 회로(320), 전압 생성기(370), 및 풀다운 디바이스(380)를 포함한다.
제어 회로(320)는 전압 생성기(370) 및 풀다운 디바이스(380)의 기능을 제어한다. 예를 들어, 메모리 기입 동작 동안, 제어 회로(320)는 기준 전압(예를 들어, 도 1의 기입 드라이버 회로(160)에 제공됨)을 전압 생성기(370) 및/또는 풀다운 디바이스(380)를 통해 제1 네거티브 전압에 결합할 수 있다. 메모리 어드레스 정보에 기초하여, 제어 회로(320)는 기준 전압을 전압 생성기(370)를 통해 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합시킬 수 있다. 후술되는 바와 같이, 다양한 기준 전압들은 SRAM 셀(예를 들어, 도 2의 메모리 셀(190)) 내의 더 약한 NMOS 패스 디바이스들(예를 들어, NMOS 패스 디바이스들(220 및 230))을 보상 할 수 있다.
제어 회로(320)는 래치 회로들(302, 304), 펄스 생성기(306), 인버터 로직 디바이스들(330-340 및 352-356), 및 NAND 로직 디바이스(350)를 포함한다. 본 명세서의 설명에 기초하여, 당업자는 제어 회로(320) 내의 로직 디바이스들의 수 및 유형은 제한적인 것이 아니며 상이한 수 및 상이한 유형들의 로직 디바이스들이, 예를 들어, 기능 및 원하는 신호 전달 지연에 기초하여 제어 회로(320)를 구현하는데 사용될 수 있다는 것을 인식 할 것이다. 일부 실시예들에서, 제어 회로(320)는 로우 신호(112), 네거티브 비트라인(NBL) 인에이블 신호(114), 및 펄스 인에이블 신호(116)를 입력들로서 수신한다.
로우 신호(112)는 본 개시의 일부 실시예들에 따라, 메모리 기입 동작을 받는 SRAM 어레이(180) 내의 메모리 셀(190)의 위치를 나타낸다. 일부 실시예들에서, SRAM 어레이(180)는 상부와 하부의 두 부분들로 분할될 수 있다. 예를 들어, SRAM 어레이(180)는 1024개의 로우들[즉, M=1024(210)]을 가질 수 있다. 도 1을 참조하면, SRAM 어레이(180)의 상부는 로우들 '0' 내지 '511' 내의 메모리 셀들(190)에 의해 정의될 수 있고, SRAM 어레이(180)의 하부는 로우들 '512' 내지 '1024' 내의 메모리 셀들(190)에 의해 정의될 수 있다. 본 명세서의 설명에 기초하여, 당업자는 SRAM 어레이(180)가 상이한 수의 로우들(예를 들어, 1024 로우들보다 많거나 적음)을 가질 수 있고 상이한 방식들로 분할 될 수 있음(예를 들어, 2 개보다 많은 부분들로 분할되거나, 상이한 수의 로우들을 갖는 부분들로 분할되거나 또는 이들의 조합으로 분할됨)을 인식할 것이다.
일부 실시예들에서, 로우 신호(112)는 로우 위치의 2진 표현의 최상위 비트를 나타낼 수 있다. 예를 들어, 1024 로우들을 갖는 SRAM 어레이(180)의 경우, 로우 '400'의 2진 표현은 [0110010000]이고, 여기에서 최상위 비트는 '0'이다. 일부 실시예들에서, '0'의 최상위 비트는 SRAM 어레이(180)의 상부 부분의 로우를 나타낸다. 다른 예에서, 로우 '1000'의 2진 표현은 [1111101000]이며, 여기서 최상위 비트는 '1'이다. 일부 실시예들에서, '1'의 최상위 비트는 SRAM 어레이(180)의 하부 부분의 로우를 나타낸다.
제어 회로(320)에서, 래치 회로(302)는 본 개시의 일부 실시예들에 따라 로우 신호(112)를 수신하고, 로우 신호(112)를 저장하고, 로우 신호(112)의 반전된 표현(예를 들어, '0' 또는 '1')을 출력한다. 예를 들어, 로우 신호(112)가 '0'(예를 들어, SRAM 어레이(180)의 상부 부분의 로우를 나타냄)이면, 래치 회로(302)는 '1' 또는 로직 하이 값을 출력한다. 반대로, 로우 신호(112)가 '1'(예를 들어, SRAM 어레이(180)의 하부 부분의 로우를 나타냄)이면, 래치 회로(302)는 '0' 또는 로직 로우 값을 출력한다. 래치 회로(302)의 출력은 인버터 로직 디바이스들(330-340)을 통해 인버터 로직 디바이스(340)의 출력으로 전달된다.
제어 회로(320)에서, 래치 회로(304)는 NBL 인에이블 신호(114)를 수신하고, 펄스 생성기(306)는 펄스 인에이블 신호(116)를 수신한다. NBL 인에이블 신호(114)는 본 개시의 일부 실시예들에 따라, 메모리 기입 동작 동안 NBL 전압을 활성화한다. 펄스 인에이블 신호(116)는 펄스 생성기(306)를 활성화시켜, 본 개시의 일부 실시예들에 따라, 메모리 기입 동작을 위한 시간 주기를 나타내는 펄스 신호를 제공한다.
NBL 인에이블 신호(114)가 '0' 또는 로직 로우 값일 때, 래치 회로(304)는 '1' 또는 로직 하이 값을 출력하며, 이것은 NAND 로직 디바이스(350)에의 입력으로서 제공된다. 펄스 인에이블 신호(116)가 '1' 또는 로직 하이 값일 때, 펄스 생성기(306)는 활성화되어 그 출력을 '0'에서 '1'(예를 들어, 로직 로우 값에서 로직 하이 값으로)로 전환하며, 이것은 NAND 로직 디바이스(350)에 대한 다른 입력으로서 제공된다. NAND 로직 디바이스(350)의 두 입력들 모두 '1' 또는 로직 하이 값일 경우, 인버터 로직 디바이스(356)의 출력도 '1' 또는 로직 하이 값이다.
기준 전압(118)은 본 개시의 일부 실시예들에 따라 저전압 전위를 갖는 기준 전압으로서 기입 드라이버 회로(160)에 의해 수신된다. 일부 실시예들에서, 기입 드라이버 회로(160)는, 각각 기준 전압(118)을 수신하는 레벨 시프터 디바이스들(162 및 164)을 포함한다. 어느 하나의 레벨 시프터 디바이스(162 또는 164)에 의해 로직 로우 입력이 수신되는 경우, 레벨 시프터 디바이스는 로직 하이 값(예를 들면, 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V, 5V 또는 이들의 임의의 조합 등의 인버터 로직 디바이스의 전원 공급 전압 VDD)을 출력한다. 반대로, 어느 하나의 레벨 시프터 장치(162 또는 164)에 의해 로직 하이 입력이 수신되는 경우, 레벨 시프터 장치는 기준 전압(118)을 출력한다.
본 개시의 일부 실시예들에 따라, 기준 전압(118)은 접지(예를 들어, 0V), 네거티브 전압(예를 들어, -100mV, -200mV 또는 -300mV), 또는 이들의 조합일 수 있다. 일부 실시예들에서, 기준 전압(118)은 풀다운 디바이스(380)에 의해 접지로 초기화된다. 일부 실시예들에서, 풀다운 디바이스(380)는, NMOS 트랜지스터의 게이트 단자에 인가된 전압 전위(예를 들어, 제어 회로(320)로부터의 인버터 로직 디바이스(356)의 출력)에 기초하여, 접지를 기준 전압(118)에 전달하는 NMOS 트랜지스터일 수 있다. 예를 들어, NBL 인에이블 신호(114)가 '0' 또는 로직 로우 값이고 펄스 인에이블 신호(116)가 '1' 또는 로직 하이 값일 때, 출력 인버터 로직 디바이스(356)는 또한 '1' 또는 로직 하이 값이다. 결국, 풀다운 디바이스(380)의 게이트 단자가 활성화되어, 기준 전압(118)을 접지 또는 0V로 풀링한다. 전술된 바와 같이, 어느 하나의 레벨 시프터 장치(162 또는 164)에 의해 로직 하이 입력이 수신된 경우, 인버터 로직 디바이스는 기준 전압(118) 또는, 예를 들어, 접지(예를 들어, 0V)를 출력한다.
일부 실시예들에서, 전압 생성기(370)는 기준 전압(118)을 접지로부터 네거티브 전압 레벨로 "풀링"할 수 있다. 전압 생성기(370)는, 일부 실시예들에 따라, NBL 초기화 결합 회로(372) 및 NBL 동조 결합 회로(374)를 포함한다. NBL 초기화 결합 회로(372)는 인버터 로직 디바이스들(358 및 360) 및 용량성 소자(362)를 포함한다. NBL 동조 결합 회로(374)는 NAND 로직 디바이스(342), 인버터 로직 소자(344), 및 용량성 소자(346)를 포함한다. 일부 실시예들에서, 용량성 소자들(362 및 364)은 커패시터, 용량성 회로(예를 들어, 용량성 또는 커패시터 기능을 갖도록 구성된 하나 이상의 회로 소자), 또는 이들의 조합일 수 있다. 본 명세서의 설명에 기초하여, 당업자는 NBL 초기화 결합 회로(372) 및 NBL 동조 결합 회로(374) 내의 로직 디바이스들의 수 및 유형이 제한적이지 않으며 상이한 수 및 상이한 유형들의 로직 디바이스들이 사용되어 NBL 동조 결합 회로(372) 및 NBL 동조 결합 회로(374)를 구현할 수 있는 것을 인식할 것이다.
전술된 바와 같이, 기준 전압(118)이 접지에 있을 때, 인버터 로직 디바이스(356)의 출력은 '1' 또는 로직 하이 값이다. 결국, NBL 초기화 결합 회로(372)에서 인버터 로직 디바이스(360)의 출력은 또한 '1' 또는 로직 하이 값이다. 이 전압들로, 회로 노드(361)의(즉, 인버터 로직 디바이스(360)와 용량성 디바이스(362) 사이의) 용량성 소자(362)의 플레이트는 로직 하이 값이고, 용량성 소자(362)의 다른 플레이트(예를 들어, 기준 전압(118)에 전기적으로 연결된 커패시터 플레이트)는 접지에 있다. 따라서, 로직 하이 값과 등가인 전압 전위(예를 들어, 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V, 5V 또는 이들의 임의의 조합 등의 전원 공급 전압 VDD)가 용량성 소자(362) 양단에 걸린다.
일부 실시예들에서, SRAM 어레이(180)의 상부의 메모리 셀(190)(예를 들어, 1024 로우들을 갖는 SRAM 어레이에서 로우들 '0' 내지 '511'의 SRAM 셀)이 메모리 기입 동작을 받는 경우, 로우 신호(112)는 '1' 또는 로직 하이 값일 수 있으며, 이것은 인버터 로직 디바이스들(330-340)을 통해 NAND 로직 디바이스(342)의 입력으로 전달된다. NAND 로직 디바이스(342)의 다른 입력이 '1' 또는 로직 하이 값(예를 들어, 인버터 로직 디바이스(356)의 로직 하이 출력)이기 때문에, NAND 로직 디바이스(342)의 출력은 '0' 또는 로직 로우 값이다. NAND 로직 디바이스(342)로부터의 이러한 출력은 인버터 로직 디바이스(344)의 출력에서 '1' 또는 로직 하이 값을 생성한다. 이 전압들로, 회로 노드(345)의(즉, 인버터 로직 디바이스(344)와 용량성 소자(346) 사이의) 용량성 소자(346)의 플레이트는 로직 하이 값이고, 용량성 소자(346)의 다른 플레이트(예를 들어, 기준 전압(118)에 전기적으로 연결된 커패시터 플레이트)는 접지에 있다. 따라서, 로직 하이 값(예를 들어, 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V, 5V 또는 이들의 임의의 조합 등의 전원 공급 전압 VDD)에 등가인 전압 전위가 용량성 소자(346)에 걸린다.
도 4는 본 개시의 일부 실시예들에 따라, 기입 보조 회로(110)에 대한 예시적인 신호 파형들의 예이다. 제한이 아닌 예로서, 도 4는 NBL 인에이블 신호(114), 회로 노드들(345 및 361), 및 기준 전압(118)에 대한 신호 파형들을 도시한다. 메모리 기입 동작 동안, 이들 예시적인 파형들은 펄스 인에이블 신호(116)가 '1' 또는 로직 하이 값인 것으로 가정하여, 펄스 생성기(306)를 활성화시키고 그 출력을 '0'에서 '1'로 천이시킨다(예를 들어, 로직 로우 값에서 로직 하이 값으로). 또한, 예시적인 파형들은 도 1의 SRAM 어레이(180)의 상부의 메모리 셀이, 로우 신호(112)가 '1' 또는 로직 하이 값인 메모리 기입 동작을 받는 것으로 가정한다.
시간이 0부터 t1까지인 경우, NBL 인에이블 신호(114)는 '0' 또는 로직 로우 값이다. 결과적으로, 회로 노드들(345 및 361)은 '1' 또는 로직 하이 값(예를 들어, 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V, 5V 또는 이들의 임의의 조합 등의 전원 공급 전압 VDD)이다. 또한, NBL 인에이블 신호(114)가 '0'인 경우, 인버터 로직 디바이스(356)의 출력은 '1' 또는 로직 하이 값이므로, 풀다운 디바이스(380)를 활성화시키고 접지(예를 들어, 0V)를 기준 전압(118)에 전달한다.
시간 t1에서, NBL 인에이블 신호(114)는 '0'으로부터 '1'(예를 들어, 로직 로우 값에서 로직 하이 값으로)로 천이한다. 도 3을 참조하면, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이함에 따라, 인버터 로직 디바이스(356)의 출력은 '1'에서 '0'으로(예를 들어, 로직 하이 값에서 로직 로우 값으로) 천이하여, 풀다운 디바이스(380)를 비활성화시킨다. 기준 전압(118)은, 풀다운 디바이스(380)에 의해 접지로 "풀링"되지 않고, 접지 레벨 근처 또는 접지에서 플로팅한다.
시간 t2에서, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이하는 것에 기인하여, 회로 노드들(345 및 361)은 '1'에서 '0'으로(예를 들어, 로직 하이 값으로부터 로직 로우 값으로) 천이한다. 도 3을 참조하면, 시간 t1과 시간 t2 사이의 지연은 NBL 초기화 결합 회로(372) 내의 인버터 로직 디바이스들(358 및 360) 및 NBL 동조 결합 회로(374) 내의 NAND 로직 디바이스(342) 및 인버터 로직 디바이스(345)에 의해 설정된 전달 지연 시간에 기인할 수 있다. 회로 노드들(345 및 361)이 '1'에서 '0'으로 천이한 결과, 기준 전압(118)은 네거티브 전압(예를 들어, -100mV, -200mV 또는 -300mV)에 용량 결합된다. 기준 전압(118)에서의 "딥(dip)"은 메모리 기입 동작 동안 액세스되는 비트라인 쌍 BL/BLB와 관련된 용량성 소자(346/362) 및 용량성 부하 사이의 초기 전하 결합 효과에 기인한다.
일부 실시예들에서, 도 1의 SRAM 어레이(180)의 하부의 메모리 셀은, 로우 신호(112)가 '0' 또는 로직 로우 값인 메모리 기입 동작을 받는다. 이 예에서는, 시간 t2에서 회로 노드들(345 및 361)이 '1'에서 '0'으로 천이할 경우, 기준 전압(118)이 네거티브 전압에 용량 결합된다. 그러나, 이 네거티브 전압은, 용량성 소자(362)에 의해 생성된 더 낮은 전하 결합 효과로 인하여 로우 신호(112)가 '1'일 때 생성된 네거티브 전압보다 (로우 신호(112)가 '1'일 때 용량성 소자들(346 및 362) 양자에 의해 생성된 전하 결합 효과에 비하여) 더 높다.
일부 실시예들에서, 용량성 소자들(346 및 362)의 크기는 가변적이거나 동일할 수 있다. 용량성 소자들(346 및 362)의 크기는, 본 개시의 일부 실시예들에 따라, 용량성 소자들(346 및 362)과 관련 비트라인 기생 커패시턴스(예를 들어, 도 2에서 기생 커패시턴스들(2141 내지 214M) 사이의 원하는 전하 결합비에 의존할 수 있다. 당업자에 의해 이해되는 바와 같이, 용량성 소자들(346 및 362)의 크기에 기초하여, 원하는 네거티브 전압이 도 3의 전압 생성기(370)에 의해 달성될 수 있다.
본 명세서의 설명에 기초하여, 당업자는 도 1의 SRAM 어레이(180)가 2개보다 많은 부분들로 분할될 수 있다는 것을 인식 할 것이다. 예를 들어, SRAM 어레이(180)는 4개의 부분들로 분할될 수 있으며, 각 부분은 4분면이다. 1024 로우들을 갖는 SRAM 어레이(180)의 경우, 제1 사분면은 로우들 '0' 내지 '255'의 메모리 셀들(190)에 의해 정의될 수 있고, 제2 사분면은 로우들 '256' 내지 '511'의 메모리 셀들(190)에 의해 정의될 수 있고, 제3 사분면은 로우들 '512' 내지 '767'의 메모리 셀들(190)에 의해 정의될 수 있고, 제4 사분면은 로우들 '768' 내지 '1024'의 메모리 셀들(190)에 의해 정의될 수 있다. 일부 실시예들에서, 도 3을 참조하면, NBL 초기화 결합 회로(372)는 메모리 셀들(190)의 제4 사분면과 연관될 수 있고, NBL 동조 결합 회로(374)는 메모리 셀들(190)의 제1 사분면과 연관될 수 있고, 다른 NBL 동조 결합 회로는 메모리 셀들(190)의 제2 사분면과 연관될 수 있고, 또 다른 NBL 동조 결합 회로는 메모리 셀들(190)의 제3 사분면과 연관될 수 있다.
NBL 동조 결합 회로(374)와 연관된 래치 회로(302)와 유사하게, 래치 회로들은 메모리 셀들(190)의 제2 및 제3 사분면들에 대한 NBL 동조 결합 회로들 연관될 수 있다. 예를 들어, 제3 사분면의 SRAM 셀이 메모리 기입 동작을 받는다면, 제3 사분면의 SRAM 셀들과 관련된 로우 위치의 2진 표현의 비트는 연관된 NBL 동조 결합 회로에 대한 래치 회로에 의해 수신될 수 있다. 이 비트(예를 들어, 제3 사분면의 로우와 관련됨)가 '1'인 경우, NBL 인에이블 신호(114)가 '0'에서 '1'으로 천이할 때 NBL 동조 결합 회로가 활성화되어 기준 전압(118)을 네거티브 전압에 용량 결합할 수 있다. 일부 실시예들에서, 기준 전압(118)에 대한 전하 결합 효과는 NBL 초기화 결합 회로(372)의 용량성 소자(362) 및 제3 사분면에 대한 NBL 동조 결합 회로의 용량성 소자에 의해 생성될 수 있다. 이러한 누적 용량 결합으로 인해, 메모리 기입 동작 동안, 기준 전압(118)은 제4 사분면의 메모리 셀들에 대한 전압(예를 들어, -100mV)보다 더욱 네거티브의 제3 사분면의 메모리 셀들에 대한 네거티브 전압(예를 들어, -200mV)이다.
제2 사분면의 SRAM 셀이 메모리 기입 동작을 받는 경우, 제2 사분면의 SRAM 셀들과 연관된 로우 위치의 2진 표현의 비트는 연관된 NBL 동조 결합 회로에 대한 래치 회로에 의해 수신될 수 있다. 이 비트(예를 들어, 제2 사분면의 로우들과 연관됨)가 '1'이면, NBL 인에이블 신호(114)가 '0'에서 '1'으로 천이 할 때, NBL 동조 결합 회로가 활성화되어 기준 전압(118)을 네거티브 전압에 결합시킬 수 있다. 일부 실시예들에서, 비트가 '1'이면, 제3 사분면에 대한 NBL 동조 회로가 활성화될 수 있다. 그 결과, 기준 전압(118)에 대한 전하 결합 효과는, NBL 초기화 결합 회로(372)의 용량성 소자(362), 제3 사분면에 대한 NBL 동조 결합 회로의 용량성 소자 및 제2 사분면에 대한 NBL 동조 결합 회로의 용량성 소자에 의해 생성될 수 있다. 이러한 누적 용량 결합으로 인해, 기준 전압(118)은, 메모리 기입 동작 동안, 제3 사분면의 메모리 셀들에 대한 전압(예를 들어, -200mV)보다 더욱 네거티브의 제2 사분면의 메모리 셀들에 대한 네거티브 전압(예를 들어, -300mV)이다.
또한, 제1 사분면의 SRAM 셀이 메모리 기입 동작을 받는다면, 제1 사분면의 SRAM 셀들과 관련된 로우 위치의 2진 표현의 비트는 연관된 NBL 동조 결합 회로(374)에 대한 래치 회로(302)에 의해 수신될 수 있다. 이 비트(예를 들어, 제1 사분면의 로우들과 연관됨)가 '1'인 경우, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이할 때, NBL 동조 결합 회로(374)가 활성화되어, 기준 전압(118)을 네거티브의 전압에 용량 결합시킬 수 있다. 일부 실시예들에서, 비트가 '1'이면, 제2 및 제3 사분면들에 대한 NBL 동조 회로들이 활성화될 수 있다. 그 결과, 기준 전압(118)에 대한 전하 결합 효과는, NBL 초기화 결합 회로(372)의 용량성 소자(362), 제3 사분면에 대한 NBL 동조 결합 회로의 용량성 소자, 제2 사분면에 대한 NBL 동조 결합 회로의 용량성 소자, 및 NBL 동조 결합 회로(374)의 용량성 소자(346)에 의해 생성될 수 있다. 이러한 누적 용량 결합으로 인해, 기준 전압(118)은, 메모리 기입 동작 동안, 제2 사분면의 메모리 셀들에 대한 전압(예를 들어, -300mV)보다 더욱 네거티브의 제1 사분면의 메모리 셀들에 대한 네거티브 전압(예를 들어, -400mV)이다.
무엇보다, 상이한 네거티브 전압들을 SRAM 어레이(180)의 상이한 부분들에 제공하는 것의 장점은 비트라인 쌍 BL/BLB 내의 기생 소자들을 보상하는 것을 포함한다. 도 2는 예시적인 비트라인 기생 모델(210) 및 메모리 셀(190)을 도시한다. 비트라인 기생 모델(210)은 설명을 위해 비트라인(BL)에 대해 도시된다. 본 명세서의 설명에 기초하여, 당업자는 비트라인 BLB가 유사한 비트라인 기생 모델을 가질 수 있다는 것을 인식 할 것이다. 저항 요소들(2120-212M) 및 용량성 소자들(2141-214M)(예를 들어, 커패시터들, 용량성 회로들, 또는 이들의 조합)의 네트워크는 비트라인 기생 모델(210)을 나타낸다. 각각의 저항 소자(212)는 메모리 셀들의 컬럼을 따라 2 개의 SRAM 셀들 사이의 비트라인 BL 경로 저항을 나타낸다. 각각의 용량성 소자(214)는 각각의 SRAM 셀의 패스 게이트와 관련된 기생 커패시턴스(예를 들어, 메모리 셀들의 컬럼을 따라 메모리 셀(190)의 트랜지스터(220)와 관련된 기생 커패시턴스)를 나타낸다.
메모리 기입 동작 동안, 기입 드라이버 회로(예를 들어, 도 1의 메모리 셀(1900N))로부터 멀리 떨어진 어드레싱된 SRAM 셀은 의도된 전압 레벨과 다른 비트라인 전압을 수신할 수 있다. 이는 기입 드라이버 회로(예를 들어, 도 1의 기입 드라이버 회로(160))의 출력에서의 전압과 어드레싱된 SRAM 셀과 관련된 비트라인 위치에서의 전압 사이의 전압 차에 기인 할 수 있다. 이러한 전압차는 기입 드라이버 회로와 어드레싱된 SRAM 셀 간의 비트라인 경로 저항에 기인 할 수 있다.
도 2를 참조하면, 저항 요소들(2120 내지 210M)은 비트라인 경로 저항을 모델링한다. 기입 드라이버 회로가 비트라인 BL 상에 0V를 출력하는 경우, 어드레싱된 메모리 셀(190)(예를 들어, 도 1의 SRAM 어레이(180)의 상부에서의 기입 드라이버 회로로부터 더 먼 거리에 위치됨)에서의 전압은 저항 요소들(2120-212M) 양단에 걸리는 "IR"(전류*저항) 전압강하로 인해 0V보다 클 수 있다. 이 전압강하는 어드레싱된 SRAM 셀과 관련된 비트라인 위치에서 전압의 의도하지 않은 상승을 야기한다. 이러한 의도하지 않은 전압 상승(예를 들어, 0V보다 큰 전압)은, SRAM 셀의 쌍안정 플립플롭 구조물이 의도된 전압(즉, 기입 회로 출력 전압)까지 전압 레벨을 추적하지 못할 수 있기 때문에, SRAM 셀의 메모리 기입 동작을 열화시킨다. 즉, 의도하지 않은 전압 상승은 SRAM 셀이 상태를 변경하는 것을 방지할 수 있다. 진보하는 공정 기술들에 의해 비트라인의 물리적 치수들이 감소됨에 따라 비트라인 기생 저항이 증가하기 때문에, 진보하는 공정 기술들은 이 IR 전압강하의 영향을 더욱 악화시킨다. 또한, SRAM 어레이들의 밀도 증가는, SRAM 어레이들이 증가함에 따라 비트라인 길이가 증가하기 때문에, IR 전압강하의 영향을 악화시킨다.
기입 보조 회로(예를 들어, 전술된 도 1의 기입 보조 회로(110) 및 후술하는 도 6의 기입 보조 회로(610))는 비트라인들에서의 IR 전압강하를 보상한다. 어드레싱된 SRAM 셀들(특히, 기입 드라이버 회로, 예를 들어, 도 1의 메모리 셀(1900N)로부터 더 멀리 위치된 셀들)에 대하여, 기입 어시스트 회로는 어드레싱된 SRAM 셀과 연관된 비트라인 위치에서의 전압 레벨을 의도된 전압 레벨에 가깝게 "풀링"한다. 예를 들어, 기입 드라이버 회로의 출력과 어드레싱된 SRAM 셀 사이에 200mV 비트라인 IR 강하가 존재하면, 기입 드라이버 회로로부터의 기준 전압 출력은, 예를 들어, (i) -300mV로 조정되어, 어드레싱된 SRAM 셀에서의 비트라인 전압이 -100mV 또는 그 근처이거나, (ⅱ) -400mV로 조정되어, 어드레싱된 SRAM 셀에서의 비트라인 전압은 -200mV 또는 그 근처이거나, (ⅲ) -500mV로 조정되어, 어드레싱된 SRAM 셀에서의 비트라인 전압은 -300mV 또는 그 근처이거나, 또는 (iv) 어드레싱된 SRAM 셀에서의 원하는 전압 레벨을 위한 임의의 다른 네거티브 전압일 수 있다.
비트라인들에서의 IR 전압강하를 보상하는 것 외에도, 기입 보조 회로는 SRAM 어레이의 다른 부분들에 대해 네이티브 전압 튜닝을 제공하여, 전력 소비를 줄인다. 예를 들어, SRAM 어레이의 하부의 SRAM 셀들(예를 들어, 도 1의 SRAM 어레이(180)의 로우들 '0' 내지 '511'의 메모리 셀들(190))에 대해, 기입 보조 회로는 이 부분의 SRAM 셀들에 대하여, SRAM 어레이의 상부의 SRAM 셀들(예를 들어, SRAM 어레이(180)의 로우들 '512' 내지 '1024'의 메모리 셀들(190))에 제공되는 더 낮은 네거티브 전압(예를 들어, -200mV)에 비하여 더 높은 네거티브 전압(예를 들어, -100mV)을 제공할 수 있다. SRAM 어레이의 하부의 메모리 셀들에 제공되는 더 높은 네거티브 전압(즉, 더 낮은 전압 크기)으로, 예를 들어, 기입 드라이버 회로(예를 들어, 도 1의 기입 드라이버 회로(160))에 의해 더 낮은 전력이 소비된다. 또한, 전술한 바와 같이, SRAM 어레이는 2개보다 많은 부분들(예를 들어, 전술된 사분면의 예를 참조)으로 분할될 수 있으며, 이 부분들의 각각은 메모리 기입 동작을 받는 메모리 셀의 로우(row) 위치에 따라 상이한 네거티브 전압을 받을 수 있다. 메모리 로우 위치에 기초한 네거티브 전압들의 이러한 추가적인 동조로, 전력 소비가 더욱 최적화될 수 있다.
또한, 기입 보조 회로는 SRAM 셀 트랜지스터들의 프로세스 변동들을 보상한다. 예를 들어, 도 2를 참조하면, 프로세스 변동들은 PMOS 풀업 디바이스들(260 및 270)이 NMOS 패스 디바이스들(220 및 230)보다 더 강해지도록 할 수 있다. 이러한 프로세스 변동은 메모리 기입 동작 중에 문제들을 일으킬 수 있는데, 이는 PMOS 풀업 디바이스들이, 내부 노드(예를 들어, PMOS 풀업 디바이스와 NMOS 풀다운 다바이스 사이의 내부 노드)를 전원 공급 전압 VDD(예를 들면, 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V, 5V, 또는 이들의 조합)로부터 접지(예를 들어, 0V)로 풀링하는 NMOS 패스 디바이스들의 능력을 저해시킬 수 있기 때문이다. 더 약한 NMOS 패스 디바이스를 보상하기 위해, 기입 보조 회로는 기입 드라이버 회로 출력으로서 네거티브 전압을 제공하여 내부 노드를 접지로 풀링하는 것을 촉진할 수 있다.
도 5는 본 개시의 일부 실시예들에 따라, SRAM(100) 상에서 수행되는 메모리 기입 동작을 위한 방법(500)의 예시이다. 방법(500)에 도시된 동작들은, 예를 들어,도 1 및 도 3의 기입 보조 회로(110)에 의해 수행될 수 있다. 방법(500)의 다른 동작들이 수행될 수 있다. 또한, 방법(500)의 동작들은 다른 순서로 수행되고/거나 변경될 수 있다.
동작(510)에서, 하나 이상의 메모리 셀에 대한 메모리 기입 동작과 관련된 메모리 어드레스 정보가 수신된다. 일부 실시예들에서, 메모리 어드레스 정보는 메모리 기입 동작을 받는 SRAM 셀의 로우 위치를 포함한다. 도 3을 참조하면, 기입 보조 회로(110) 내의 제어 회로(320)는 메모리 어드레스 정보를 수신한다.
동작(520)에서, 기준 전압은 하나 이상의 메모리 셀에 연결된 하나 이상의 비트라인에 제공된다. 일부 실시예들에서, 기준 전압은 (동작들(530 및 540)에서 후술되는 바와 같이) 기준 전압을 네거티브 전압에 결합하기 전에 접지에 대한 기준 전압을 초기화하는 풀다운 디바이스(예를 들어, 도 3의 풀다운 디바이스(380))에 의해 제공될 수 있다.
동작(530)에서, 기준 전압은 제1 용량성 소자를 통해 제1 네거티브 전압에 결합된다. 예를 들어, 도 3 및 도 4를 참조하면, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이할 때(예를 들어, 로직 로우 값에서 로직 하이 값으로), 회로 노드(361)는 '1'에서 '0'으로 천이하여, 기준 전압(118)을 용량성 소자(362)를 통해 네거티브 전압에 용량 결합시킨다. 일부 실시예들에서, 기준 전압은 풀다운 디바이스가 비활성화된 후에 제1 네거티브 전압에 결합된다.
동작 540에서, 기준 전압은 메모리 어드레스 정보에 기초하여, 제1 네거티브 전압보다 낮은 제2 네거티브 전압까지 제1 용량성 소자 및 제2 용량성 소자를 통해 누적 결합된다. 예를 들어, 도 3 및 도 4를 참조하면, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이할 때(예를 들어, 로직 로우 값에서 로직 하이 값으로), 회로 노드들(345 및 361)은 '1'에서 '0'으로 천이되어, 기준 전압(118)을 용량성 소자들(346, 362)을 통해 제2 네거티브 전압에 용량 결합시킨다. 일부 실시예들에서, 기준 전압은 풀다운 디바이스가 비활성화 된 후에 제2 네거티브 전압에 누적 결합된다.
도 6은 본 개시의 일부 실시예들에 따라, 보조 비트라인 토폴로지 및 기입 보조 회로(610)를 갖는 SRAM(600)의 일 예시이다. SRAM(100)은 로우 디코더(120), 워드라인 드라이버(130), 컬럼 디코더(640), 컬럼 멀티플렉서(MUX)(650), 기입 드라이버 회로(160), 및 SRAM 어레이(680)를 포함한다. 로우 디코더(120), 워드라인 드라이버(130) 및 기입 드라이버 회로(160)는 도 1과 관련하여 전술되어 있다. 일부 실시예들에서, 도 6에 도시된 바와 같이, 기입 보조 회로(610), 컬럼 MUX(650) 및 기입 드라이버 회로(160)는 SRAM 어레이(680)의 하부 근처에 근접하여 배치된다.
일부 실시예들에서, SRAM 어레이(680)는 메모리 셀들(6700-670N)의 컬럼들을 포함한다. 컬럼들(6700-670N)의 각각은 메모리 셀들(190)을 포함한다. 일부 실시예들에서, 컬럼들(6700-670N)의 각각은 또한 비트라인 쌍 BL/BLB(본 명세서에서 "비트라인들의 제1 세트"로 지칭됨) 및 보조 비트라인 쌍 FBL/FBLB ("비트라인들의 제2 세트"로 지칭됨)을 포함한다. 비트라인 쌍 BL/BLB는 SRAM 어레이(680)의 하부에서 메모리 셀들(190)을 액세스하는데 사용될 수 있고, 보조 비트라인 쌍 FBL/FBLB는 SRAM 어레이(680)의 상부에서 메모리 셀들(190)을 액세스하는데 사용될 수 있다. 예를 들어, 1024 로우들을 갖는 SRAM 어레이(680)의 경우, 컬럼들(6700-670N)의 각각에서, 비트라인 쌍 BL/BLB는 로우들 '0' 내지 '511'에 대한 메모리 셀들(190)의 NMOS 패스 디바이스들(예를 들어, NMOS 패스 디바이스들(220 및 230))에 결합될 수 있다. 보조 비트라인 쌍 FBL/FBLB는 로우들 '512' 내지 '1024'에 대한 메모리 셀들(190)의 NMOS 패스 디바이스들에 결합될 수 있다. SRAM 어레이(180)의 상부의 메모리 셀들(190)에 보조 비트라인 쌍 FBL/FBLB 를 통한 대안적인 비트라인 경로를 구현함으로써, 액세스되지 않은 메모리 셀들(190)과 관련된 전체 기생 저항 및 커패시턴스가 감소될 수 있어, SRAM 어레이(680)의 상부의 액세스된 메모리 셀(190)에 대한 IR 전압강하 및 RC 시간 지연을 감소시킨다.
컬럼 디코더(640)는, 일부 실시예들에 따라, 메모리 기입 동작을 받는 SRAM 어레이(680) 내의 메모리 셀(190)의 위치에 기초하여 비트라인 쌍 FBL/FBLB 또는 보조 비트라인 쌍 FBL/FBLB을 선택하는데 사용될 수 있다. 일부 실시예들에서, 컬럼 디코더(640)는 메모리 셀(190)이 SRAM 어레이(680)의 상부 부분(예를 들어, 로우들 '512' 내지 '1024' 내의 메모리 셀)에 있는지 여부를 나타낼 수 있는 보조 비트라인(FBL) 인에블 신호(612)를 수신한다. 일부 실시예들에서, FBL 인에이블 신호(612)가 '1' 또는 로직 하이 값이면, 대응하는 YSEL'[N:0] 신호가 선택되어 컬럼 MUX(650) 내의 대응하는 y-선택 트랜지스터를 활성화시켜 대응하는 보조 비트라인 쌍 FBL/FBLB에 액세스한다. 반대로, FBL 인에이블 신호(612)가 '0' 또는 로직 로우 값인 경우, 대응하는 YSEL[N:0] 신호가 선택되어, 컬럼 MUX(650) 내의 대응하는 y-선택 트랜지스터를 활성화하여 대응하는 비트라인 쌍 BL/BLB에 액세스한다.
도 7은, 본 개시의 일부 실시예에 따라, 기입 보조 회로(610), 컬럼 MUX(650), 및 기입 드라이버 회로(160)의 일 예시이다. 기입 드라이버 회로(160)는 도 1 및 도 3과 관련하여 전술되었다.
기입 보조 회로(610)는 도 3과 관련하여 전술된 제어 회로(320), 전압 생성기(370) 및 풀다운 디바이스(380)를 포함한다. 제어 회로(320)에서, 래치(302)는 FBL 인에이블 신호(612)를 출력한다. 전술된 바와 같이, 래치 회로(302)는, 본 개시의 일부 실시예들에 따라, 로우 신호(112)를 수신하고, 로우 신호(112)를 저장하고, 로우 신호(112)의 반전된 표현(예를 들어, '0' 또는 '1')을 출력한다. FBL 인에이블 신호(612)는 로우 신호(112)의 표현이다. 예를 들어, 로우 신호(112)가 '0'(예를 들어, SRAM 어레이(180)의 상부 부분의 로우를 나타냄)이면, 래치 회로(302)는 '1' 또는 로직 하이 값을 출력하므로 FBL 인에이블 신호(612)도 '1' 또는 로직 하이 값이다. 반대로, 로우 신호(112)가 '1'(예를 들어, SRAM 어레이(180)의 하부 부분의 로우를 나타냄)이면, 래치 회로(302)는 '0' 또는 로직 로우 값을 출력하므로 FBL 인에이블 신호도 '0' 또는 로직 로우 값이다.
전압 생성기(370) 및 풀다운 디바이스(380)의 동작은 도 3과 관련하여 전술된 바와 동일하다. 요컨대, 도 4를 참조하면(로우 신호(112) 및 펄스 인에이블 신호(116)가 모두 '1' 또는 로직 하이 값인 것으로 가정함), 시간=0으로부터 t1까지, NBL 인에이블 신호(114)는 '0' 또는 로직 로우 값이다. 결과적으로, 회로 노드들(345 및 361)은 '1' 또는 로직 하이 값이다(예를 들어, 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V, 5V 또는 이들의 임의의 조합 등의 전원 공급 전압 VDD). 또한, NBL 인에이블 신호(114)가 '0'인 경우, 인버터 로직 디바이스(356)의 출력은 '1' 또는 로직 하이 값이므로, 풀다운 디바이스(380)를 활성화시키고 접지(예를 들어, 0V)를 기준 전압(118)에 전달한다.
시간 t1에서, NBL 인에이블 신호(114)는 '0'에서 '1'로 천이한다(예를 들어, 로직 로우 값에서 로직 하이 값으로). 도 7을 참조하면, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이함에 따라, 인버터 로직 디바이스(356)의 출력은 '1'에서 '0'으로 천이하여(예를 들어, 로직 하이 값에서 로직 로우 값으로), 풀다운 디바이스(380)를 비활성화시킨다. 기준 전압(118)은, 풀다운 디바이스(380)에 의해 접지로 "풀링"되지 않고, 접지 근처 또는 접지에서의 전압 레벨에서 플로팅한다.
시간 t2에서, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이하는 것에 기인하여, 회로 노드들(345 및 361)은 '1'에서 '0'으로(예를 들어, 논리 하이로부터 논리 로우 값으로) 천이한다. 도 7을 참조하면, 시간 t1과 시간 t2 사이의 지연은, NBL 초기화 결합 회로(372)의 인버터 논리 디바이스들(358 및 360) 및 NBL 동조 결합 회로(374)의 NAND 논리 디바이스(342) 및 인버터 논리 디바이스(345)에 의해 설정된 전달 지연 시간에 기인할 수 있다. 회로 노드들(345 및 361)이 '1'에서 '0'으로 천이하는 결과, 기준 전압(118)은 네거티브 전압(예를 들어, -100mV, -200mV 또는 -300mV)에 용량 결합된다. 기준 전압(118)의 "딥(dip)"은 메모리 기입 동작 동안 액세스되는 보조 비트라인 쌍 BL/BLB와 관련된 용량성 부하와 용량성 소자들(346/362) 간의 초기 전하 결합 효과에 기인한다.
상기 예에서, 로우 신호(112)는 '1'이기 때문에, 도 6의 SRAM 어레이(680)의 상부 부분의 메모리 셀은 메모리 기입 동작을 받는다. 이와 같이, 도 7을 참조하면, FBL 인에이블 신호(612)는 '0' 또는 로직 로우 값이다. 일부 실시예들에 따라, FBL 인에이블 신호(612)가 '0'인 경우, 도 6을 참조하면, SRAM 어레이(680)의 상부 부분의 메모리 셀이 액세스되어, 결과적으로, 컬럼 디코더(640)는 대응하는 YSEL'[N:0] 신호를 출력하여 컬럼 MUX(650) 내의 대응하는 y-선택 트랜지스터를 활성화하여 대응하는 보조 비트라인 쌍 FBL/FBLB에 액세스한다.
일부 실시예들에서, 도 6의 SRAM 어레이(680)의 하부 부분의 메모리 셀은 로우 신호(112)가 '0' 또는 로직 로우 값인 메모리 기입 동작을 받는다. 이 예에서, 시간 t2에서 회로 노드들(345 및 361)이 '1'에서 '1'로 천이하면, 기준 전압 (118)은 네거티브 전압에 용량 결합된다. 그러나, 이 네거티브 전압은, 로우 신호(112)가 '1'일 때 용량성 소자들(346 및 362) 모두에 의해 생성되는 전하 결합 효과와 비교하여, 용량성 소자(362)에 의해 생성된 더 낮은 전하 결합 효과로 인해 로우 신호(112)가 '1'인 경우 생성된 네거티브 전압보다 더 높다.
상기 예에서, 로우 신호(112)는 '0'이므로, 도 6의 SRAM 어레이(680)의 하부 부분의 메모리 셀은 메모리 기입 동작을 받는다. 이와 같이, 도 7을 참조하면, FBL 인에이블 신호(612)는 '1' 또는 로직 하이 값이다. 일부 실시예들에 따라, FBL 인에이블 신호(612)가 '1'인 경우, 도 6을 참조하면, SRAM 어레이(680)의 하부 부분의 메모리 셀이 액세스되어, 결과적으로 컬럼 디코더(640)가 대응하는 YSEL'[N:0] 신호를 출력하여, 컬럼 MUX(650) 내의 대응하는 y-선택 트랜지스터를 활성화함으로써, 대응하는 비트라인 쌍 BL/BLB에 액세스한다.
도 7을 참조하면, 전압 생성기(370)의 NBL 초기화 결합 회로(372)가 제거될 수 있으므로, NBL 동조 결합 회로(374)를 잔류시킨다. 도 7에 도시되지는 않았지만, SRAM 어레이(680)의 하부 부분에 있는 메모리 셀들(190)이 메모리 기입 동작 동안 액세스될 때, 기입 보조 회로(610)가 기준 전압(118)으로서 접지(예를 들어, 0V)를 제공하도록, 제어 로직이 구현될 수 있다. 또한, SRAM 어레이(680)의 상부 부분의 메모리 셀들(190)이 메모리 기입 동작 동안 액세스 될 때, 기입 보조 회로(610)는 네거티브 전압(예를 들어, -100mV, -200mV 또는 -300mV)을 기준 전압(118)으로서 제공하도록, 제어 로직이 구현될 수 있다.
전술한 바와 같이, 기입 어시스트 회로는 예를 들어, 비트라인들의 기생 소자들을 보상하고, SRAM 어레이의 상이한 부분들에 대해 네거티브 전압 동조를 제공하며, SRAM 셀 트랜지스터들의 프로세스 변화들을 보상하는 것과 같은 많은 장점들을 갖는다. 이러한 장점들은 도 6의 기입 보조 회로(610)에도 적용 가능하다.
도 6을 참조하면, 기입 보조 회로(610) 및 SRAM 어레이(680)의 보조 비트라인 토폴로지는 추가의 장점들을 제공한다. 예를 들어, 보조 비트라인 토폴로지는 기입 드라이버 회로(160)에 더 가깝게 위치된(예를 들어, SRAM 어레이(680)의 하부 부분의) 메모리 셀들에 영향을 미치지 않고 기입 드라이버 회로(160)로부터 더 멀리 위치된(예를 들어, SRAM 어레이(680)의 상부 부분의) 메모리 셀들에 "더욱" 네거티브의 전압을 제공할 수 있다. "더욱' 네거티브의 전압은, 특히 고밀도 SRAM 디바이스들로 인해 비트라인들이 길어질수록 비트라인들의 기생 소자들을 보상 할 수 있다. 보조 비트라인 토폴로지로 인해, "더욱" 네거티브의 전압은 비트라인 쌍들 BL/BLB를 통과하지 않으므로, 비트라인 쌍들 BL/BLB를 통해 액세스되는 메모리 셀들에 대한 전압 교란을 최소화한다.
본 명세서의 설명에 기초하여, 당업자는 도 6의 SRAM 어레이(680)가 2개보다 많은 부분들로 분할될 수 있다는 것을 인식 할 것이다. 예를 들어, SRAM 어레이(680)는 4개 부분들로 분할될 수 있으며, 각 부분은 사분면이다. 1024개의 로우들을 갖는 SRAM 어레이(680)에 대해, 제1 사분면은 로우들 '0' 내지 '255' 내의 메모리 셀들(190)에 의해 정의될 수 있고, 제2 사분면은 로우들 '256' 내지 '511' 내의 메모리 셀들(190)에 의해 정의될 수 이고, 제3 사분면은 로우들 '512' 내지 '767' 내의 메모리 셀들(190)에 의해 정의될 수 있고, 제4 사분면은 로우들 '768' 내지 '1024' 내의 메모리 셀들(190)에 의해 정의될 수 있다. 일부 실시예들에서, 도 7을 참조하면, NBL 초기화 결합 회로(372)는 메모리 셀들(190)의 제4 사분면과 연관될 수 있고, NBL 동조 결합 회로(374)는 메모리 셀들(190)의 제1 사분면과 연관될 수 있으며, 다른 NBL 동조 결합 회로는 메모리 셀들(190)의 제2 사분면과 연관될 수 있고, 또 다른 NBL 동조 결합 회로는 메모리 셀들(190)의 제3 사분면과 연관될 수 있다.
이 사분면 아키텍처를 갖는 기입 보조 회로(610)의 동작은 SRAM 어레이(180)의 사분면 예시에 관해 전술된 기입 보조 회로(110)의 동작과 유사하다. 두 사분면 예시들의 차이점은 SRAM 어레이(680)의 아키텍처가 보조 비트라인 쌍들 FBL/FBLB를 포함한다는 것이다. 일부 실시예들에서, 보조 비트라인 쌍들 FBL/FBLB는 SRAM 어레이(680)의 상부 부분의 메모리 셀들(190)(예를 들어, 제1 및 제2 사분면들의 메모리 셀들)을 액세스하는데 사용될 수 있다. 일부 실시예들에서, 비트라인 쌍들 BL/BLB는 SRAM 어레이(680)의 하부 부분의 메모리 셀들(190)(예를 들어, 제3 및 제4 사분면들 내의 메모리 셀들)에 액세스하는데 사용될 수 있다.
도 8은, 본 개시의 일부 실시예에 따라, SRAM(600) 상에서 수행되는 메모리 기입 동작을 위한 방법(800)의 일 예시이다. 방법(800)에 도시된 동작들은, 예를 들어, 도 6 및 도 7의 기입 보조 회로(610)에 의해 수행될 수 있다. 방법(800)의 다른 동작들이 수행될 수 있다. 또한, 방법(800)의 동작들은 다른 순서로 수행되고/거나 변경될 수 있다.
동작(810)에서, 메모리 셀들의 어레이 내의 하나 이상의 메모리 셀에 대한 메모리 기입 동작과 관련된 메모리 어드레스 정보가 수신된다. 일부 실시예들에서, 메모리 어드레스 정보는 메모리 기입 동작을 받는 SRAM 셀의 로우 위치를 포함한다. 도 7을 참조하면, 기입 보조 회로(610) 내의 제어 회로(320)는 메모리 어드레스 정보를 수신한다.
동작(820)에서, 기준 전압은 어레이 내의 메모리 셀들의 제1 세트에 결합된 비트라인들의 제1 세트 및 어레이 내의 메모리 셀들의 제2 세트에 결합되는 비트라인들의 제2 세트에 제공된다. 일부 실시예들에서, (동작들(830 및 840)에서 후술되는 바와 같이) 기준 전압을 네거티브 전압에 결합하기 전에 기준 전압을 접지로 초기화하는 풀다운 디바이스(예를 들어, 도 7의 풀다운 디바이스(380))에 의해 기준 전압이 제공될 수 있다.
동작 830에서, 기준 전압은, 메모리 어드레스 정보에 기초하여 비트라인들의 제1 세트에 제공된 제1 네거티브 전압에 제1 용량성 소자를 통해 결합된다. 예를 들어, 도 4 및 도 7을 참조하면, NBL 인에이블 신호(114)가 '0' 에서 '1'로(예를 들어, 로직 로우 값에서 로직 하이 값으로) 천이하면, 회로 노드(361)는 '1'에서 '0'으로 천이하여, 기준 전압(118)을 용량성 소자(362)를 통해 네거티브 전압으로 용량 결합시킨다. 일부 실시예들에서, 기준 전압은 풀다운 디바이스가 비활성화된 후에 제1 네거티브 전압에 결합된다.
동작 840에서, 기준 전압은 제1 용량성 소자 및 제2 용량성 소자를 통해 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합되며, 여기서 제2 네거티브 전압은 메모리 어드레스 정보에 기초하여 비트라인들의 제2 세트에 제공된다. 예를 들어, 도 4 및 도 7을 참조하면, NBL 인에이블 신호(114)가 '0'에서 '1'로 천이할 때(예를 들어, 로직 로우 값에서 로직 하이 값으로), 회로 노드들(345 및 361)은 '1'로부터 '0'으로 천이되어, 기준 전압(118)을 용량성 소자들(346, 362)을 통해 제2 네거티브 전압에 용량 결합시킨다. 일부 실시예들에서, 기준 전압은 풀다운 디바이스가 비활성화 된 후에 제2 네거티브 전압에 누적 결합된다.
전술한 바와 같이, 본 명세서에 개시된 기입 보조 회로들(예를 들어, 도 3의 기입 보조 회로(110) 및 도 7의 기입 보조 회로(610))은 비트라인들 내의 기생 소자들을 보상하고, SRAM 어레이의 상이한 부분들에 대하여 네거티브 전압 동조를 제공하고, SRAM 셀 트랜지스터들의 프로세스 변경들을 보상한다. 또한, 보조 비트라인 토폴로지(예를 들어, 도 6의 SRAM(680))로, 기입 보조 회로는, 기입 드라이버 회로에 더 가깝게 위치된 메모리 셀들(예를 들어, SRAM 어레이(680)의 하부 부분의 메모리 셀들)에 영향을 미치지 않고, 기입 드라이버 회로로부터 더 멀리 위치한 메모리 셀들(예를 들어, SRAM 어레이(680)의 상부 부분의 메모리 셀들)에 "더욱" 네거티브의 전압을 제공 할 수 있다.
본 개시의 실시예들은 제어 회로 및 전압 생성기를 포함하는 기입 보조 회로를 포함한다. 제어 회로는 하나 이상의 메모리 셀에 대한 메모리 기입 동작과 관련된 메모리 어드레스 정보를 수신하도록 구성된다. 전압 생성기는 하나 이상의 메모리 셀에 결합된 하나 이상의 비트라인에 기준 전압을 제공하도록 구성된다. 전압 생성기는 제1 용량성 소자 및 제2 용량성 소자를 포함한다. 메모리 기입 동작 동안, 제1 용량성 소자는 기준 전압을 제1 네거티브 전압에 결합하도록 구성된다. 제1 및 제2 용량성 소자들은, 메모리 어드레스 정보에 기초하여, 기준 전압을 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합하도록 구성된다.
본 개시의 실시예들은 메모리 장치를 포함한다. 메모리 장치는 메모리 셀들의 어레이, 기입 드라이버 회로 및 기입 보조 회로를 포함한다. 기입 드라이버 회로는 어레이 내의 하나 이상의 메모리 셀에 대해 수행되는 메모리 기입 동작을 위한 기준 전압을 제공하도록 구성된다. 기입 보조 회로는 기입 구동 회로에 기준 전압을 제공하도록 구성된다. 기입 보조 회로는 제어 회로 및 전압 생성기를 포함할 수 있다. 제어 회로는 어레이 내의 하나 이상의 메모리 셀에 대해 수행된 메모리 기입 동작과 관련된 메모리 어드레스 정보를 수신하도록 구성된다. 전압 생성기는 제1 용량성 소자 및 제2 용량성 소자를 포함한다. 메모리 어드레스 정보에 기초하여, 제1 및 제2 용량성 소자들은 기준 전압을 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합하도록 구성된다.
본 개시의 실시예들은 메모리 기입 동작을 위한 방법을 포함한다. 이 방법은, (i) 하나 이상의 메모리 셀에 대한 메모리 기입 동작과 관련된 메모리 어드레스 정보를 수신하는 단계, (ii) 상기 하나 이상의 메모리 셀에 결합된 하나 이상의 비트라인에 기준 전압을 제공하는 단계, (ⅲ) 제1 용량성 소자를 통해, 상기 기준 전압을 제1 네거티브 전압에 결합하는 단계, 및 (iv) 상기 메모리 어드레스 정보에 기초하여, 상기 제1 용량성 소자 및 제2 용량성 소자를 통해, 상기 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 상기 기준 전압을 누적 결합시키는 단계를 포함한다.
본 개시의 실시예들은 제어 회로 및 전압 생성기를 포함하는 다른 기입 보조 회로를 포함한다. 제어 회로는 하나 이상의 메모리 셀에 대한 메모리 기입 동작과 관련된 메모리 어드레스 정보를 수신하도록 구성된다. 전압 생성기는 하나 이상의 메모리 셀의 제1 세트에 연결된 비트라인들의 제1 세트 및 하나 이상의 메모리 셀의 제2 세트에 결합된 비트라인들의 제2 세트에 기준 전압을 제공하도록 구성된다. 전압 생성기는 제1 용량성 소자 및 제2 용량성 소자를 포함한다. 메모리 기입 동작 동안, 제1 용량성 소자는 메모리 어드레스 정보에 기초하여 비트라인들의 제1 세트에 제공된 제1 네거티브 전압에 기준 전압을 결합하도록 구성된다. 메모리 어드레스 정보에 기초하여, 제1 및 제2 용량성 소자들은 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 기준 전압을 누적 결합하도록 구성되며, 여기서 제2 네거티브 전압은 비트라인들의 제2 세트에 제공된다.
본 개시의 실시예들은 다른 메모리 장치를 포함한다. 메모리 장치는 메모리 셀들의 어레이, 기입 드라이버 및 기입 보조 회로를 포함한다. 상기 기입 드라이버 회로는 상기 어레이 내의 메모리 셀들의 제1 세트에 결합된 비트라인들의 제1 세트 및 상기 어레이 내의 메모리 셀들의 제2 세트에 결합된 비트라인들의 제2 세트에 기준 전압을 제공하도록 구성된다. 기입 보조 회로는 기입 구동 회로에 기준 전압을 제공하도록 구성된다. 기입 보조 회로는 제어 회로 및 전압 생성기를 포함한다. 제어 회로는 어레이 내의 하나 이상의 메모리 셀에 대해 수행되는 메모리 기입 동작과 관련된 메모리 어드레스 정보를 수신하도록 구성된다. 전압 생성기는 제1 용량성 소자 및 제2 용량성 소자를 포함한다. 메모리 기입 동작 동안, 제1 용량성 소자는 메모리 어드레스 정보에 기초하여 비트라인들의 제1 세트에 제공된 제1 네거티브 전압에 기준 전압을 결합하도록 구성된다. 메모리 어드레스 정보에 기초하여, 제1 및 제2 용량성 소자들은 기준 전압을 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합하도록 구성되며, 제2 네거티브 전압은 비트라인들의 제2 세트에 제공된다.
본 개시의 실시예들은 메모리 기입 동작을 위한 다른 방법을 포함한다. 이 방법은, (i) 메모리 셀들의 어레이 내의 하나 이상의 메모리 셀에 대한 메모리 기입 동작과 관련된 메모리 어드레스 정보를 수신하는 단계, (ⅱ) 상기 어레이 내의 메모리 셀들의 제1 세트에 결합된 비트라인들의 제1 세트 및 상기 어레이 내의 메모리 셀들의 제2 세트에 결합되는 비트라인들의 제2 세트에 기준 전압을 제공하는 단계, (ⅲ) 상기 메모리 어드레스 정보에 기초하여 상기 비트라인들의 제1 세트에 제공되는 제1 네거티브 전압에 제1 용량성 소자를 통해 상기 기준 전압을 결합시키는 단계, 및 (ⅳ) 상기 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 상기 제1 용량성 소자 및 제2 용량성 소자를 통해 상기 기준 전압을 결합시키는 단계를 포함하며, 상기 제2 네거티브 전압은 상기 메모리 어드레스 정보에 기초하여 비트라인들의 제2 세트에 제공된다.
본 개시부의 개요가 아닌, 상세한 설명부가 청구범위를 해석하는 데에 이용되는 것이 의도되는 점이 이해되어야 한다. 본 개시부의 개요는 발명자(들)에 의해 고려되는 바와 같은 하나 이상의, 그러나 모든 가능한 실시예들은 아닌 본 개시의 실시예들을 나타낼 수 있으며, 따라서 어떠한 방식으로든 첨부된 청구범위를 제한하고자 하는 것은 아니다.
<부기>
1. 기입 보조 회로(write assist circuit)에 있어서,
하나 이상의 메모리 셀에 대한 메모리 기입 동작과 연관된 메모리 어드레스 정보를 수신하도록 구성된 제어 회로; 및
상기 하나 이상의 메모리 셀에 연결된 하나 이상의 비트라인에 기준 전압을 제공하도록 구성된 전압 생성기를 포함하며, 상기 전압 생성기는,
제1 용량성 소자(capacitive element); 및
제2 용량성 소자를 포함하고,
상기 메모리 기입 동작 동안에,
상기 제1 용량성 소자는 상기 기준 전압을 제1 네거티브 전압에 결합하도록 구성되며,
상기 제1 및 제2 용량성 소자들은, 상기 메모리 어드레스 정보에 기초하여, 상기 기준 전압을 상기 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합하도록 구성되는 것인 기입 보조 회로.
2. 부기 1에 있어서, 상기 전압 생성기는 상기 기준 전압을 접지(ground)로 초기화하도록 구성된 풀다운 트랜지스터를 더 포함하는 기입 보조 회로.
3. 부기 2에 있어서, 상기 제1 용량성 소자는 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제1 네거티브 전압에 결합하도록 구성되는 것인 기입 보조 회로.
4. 부기 2에 있어서, 상기 제1 및 제2 용량성 소자들은 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합하도록 구성되는 것인 기입 보조 회로.
5. 부기 1에 있어서, 상기 제1 및 제2 용량성 소자들의 각각은 전압 전위에 결합된 상부 커패시터 플레이트 및 상기 기준 전압과 연관된 회로 노드에 결합된 하부 커패시터 플레이트를 포함하고, 상기 제어 회로는 상기 전압 전위를 제1 값으로부터 이 보다 더 낮은 제2 값으로 천이(transition)시켜 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합시키도록 구성되는 것인 기입 보조 회로.
6. 부기 5에 있어서, 상기 제어 회로는 상기 메모리 어드레스 정보에 기초하여 상기 제1 및 제2 용량성 소자들의 상부 커패시터 플레이트에 결합된 전압 전위를 천이시키도록 구성되는 것인 기입 보조 회로.
7. 메모리 장치에 있어서,
메모리 셀들의 어레이;
상기 메모리 셀들의 어레이 내의 하나 이상의 메모리 셀에 대해 수행된 메모리 기입 동작을 위한 기준 전압을 제공하도록 구성된 기입 드라이버 회로; 및
상기 기입 드라이버 회로에 상기 기준 전압을 제공하도록 구성된 기입 보조 회로를 포함하고, 상기 기입 보조 회로는,
상기 메모리 셀들의 어레이 내의 상기 하나 이상의 메모리 셀에 대해 수행된 상기 메모리 기입 동작과 연관된 메모리 어드레스 정보를 수신하도록 구성된 제어 회로; 및
전압 생성기를 포함하며, 상기 전압 생성기는,
제1 용량성 소자; 및
제2 용량성 소자를 포함하며,
상기 메모리 기입 동작 동안에,
상기 제1 용량성 소자는 상기 기준 전압을 제1 네거티브 전압에 결합하도록 구성되며,
상기 메모리 어드레스 정보에 기초하여, 상기 제1 및 제2 용량성 소자들은 상기 기준 전압을 상기 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합하도록 구성되는 것인 메모리 장치.
8. 부기 7에 있어서, 상기 메모리 셀들의 어레이 내의 상기 메모리 셀들의 각각은 정적 랜덤 액세스 메모리 셀을 포함하는 것인 메모리 장치.
9. 부기 7에 있어서, 상기 메모리 어드레스 정보는 상기 메모리 기입 동작을 받는 상기 메모리 셀들의 어레이 내의 메모리 셀의 로우 위치를 포함하며, 상기 로우 위치는 상기 메모리 셀들의 어레이의 제1 부분 또는 상기 메모리 셀들의 어레이의 제1 부분과 상기 기입 보조 회로 사이에 위치된 상기 메모리 셀들의 어레이의 제2 부분과 연관되는 것인 메모리 장치.
10. 부기 9에 있어서, 상기 로우 위치가 상기 메모리 셀들의 어레이의 제2 부분에 있는 것에 대응하여, 상기 제1 용량성 소자는 상기 기준 전압을 상기 제1 네거티브 전압에 결합하도록 구성되는 것인 메모리 장치.
11. 부기 9에 있어서, 상기 로우 위치가 상기 메모리 셀들의 어레이의 상기 제1 부분에 있는 것에 대응하여, 상기 제1 및 제2 용량성 소자들은 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합하도록 구성되는 것인 메모리 장치.
12. 부기 7에 있어서, 상기 전압 생성기는 상기 기준 전압을 접지로 초기화하도록 구성되는 풀다운 트랜지스터를 더 포함하는 메모리 장치.
13. 부기 12에 있어서, 상기 제1 용량성 소자는 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제1 네거티브 전압에 결합하도록 구성되는 것인 메모리 장치.
14. 부기 12에 있어서, 상기 제1 및 제2 용량성 소자들은 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합하도록 구성되는 것인 메모리 장치.
15. 부기 7에 있어서, 상기 제1 및 제2 용량성 소자들의 각각은 전압 전위에 결합된 상부 커패시터 플레이트 및 상기 기준 전압과 연관된 회로 노드에 결합된 하부 커패시터 플레이트를 포함하고, 상기 제어 회로는 상기 전압 전위를 제1 값으로부터 이 보다 더 낮은 제2 값으로 천이시켜 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합시키도록 구성되는 것인 메모리 장치.
16. 메모리 기입 동작을 위한 방법으로서,
하나 이상의 메모리 셀에 대한 상기 메모리 기입 동작과 연관된 메모리 어드레스 정보를 수신하는 단계;
상기 하나 이상의 메모리 셀에 결합된 하나 이상의 비트라인에 기준 전압을 제공하는 단계;
상기 기준 전압을 제1 용량성 소자를 통해 제1 네거티브 전압에 결합하는 단계; 및
상기 메모리 어드레스 정보에 기초하여, 상기 기준 전압을, 상기 제1 용량성 소자 및 제2 용량성 소자를 통해, 상기 제1 네거티브 전압보다 더 낮은 제2 네거티브 전압에 누적 결합시키는 단계
를 포함하는 메모리 기입 동작을 위한 방법.
17. 부기 16에 있어서, 상기 기준 전압을 제공하는 단계는, 상기 기준 전압을, 상기 제1 및 제2 네거티브 전압들에 결합하기 전에, 상기 기준 전압을, 풀다운 트랜지스터를 통해, 접지로 초기화시키는 단계를 포함하는 것인 메모리 기입 동작을 위한 방법.
18. 부기 17에 있어서, 상기 기준 전압을 상기 제1 네거티브 전압에 결합하는 단계는, 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제1 네거티브 전압에 결합하는 단계를 포함하는 것인 메모리 기입 동작을 위한 방법.
19. 부기 17에 있어서, 상기 기준 전압을 상기 제2 네거티브 전압에 결합하는 단계는, 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합시키는 단계를 포함하는 것인 메모리 기입 동작을 위한 방법.
20. 부기 16에 있어서, 상기 제1 및 제2 용량성 소자들의 각각은 전압 전위에 결합된 상부 커패시터 플레이트 및 상기 기준 전압과 연관된 회로 노드에 결합된 하부 커패시터 플레이트를 포함하고, 상기 기준 전압을 상기 제2 네거티브 전압에 결합시키는 단계는, 상기 전압 전위를 제1 값으로부터 이 보다 더 낮은 제2 값으로 천이시켜 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합시키는 단계를 포함하는 것인 메모리 기입 동작을 위한 방법.
전술된 개시는 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 개시된 실시예들의 동일한 목적을 수행하고/거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 당업자는 또한 이러한 균등의 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경들, 대체들 및 변형들이 가능함을 인식할 것이다.

Claims (10)

  1. 기입 보조 회로(write assist circuit)에 있어서,
    메모리 셀들의 어레이 내의 하나 이상의 메모리 셀에 대한 메모리 기입 동작과 연관된 메모리 어드레스 정보를 수신하도록 구성된 제어 회로; 및
    상기 하나 이상의 메모리 셀에 연결된 하나 이상의 비트라인에 기준 전압을 제공하도록 구성된 전압 생성기를 포함하며, 상기 전압 생성기는,
    제1 용량성 소자(capacitive element); 및
    제2 용량성 소자를 포함하고,
    상기 메모리 기입 동작 동안에,
    상기 제1 용량성 소자는 상기 기준 전압을 제1 네거티브 전압에 결합하도록 구성되며,
    상기 메모리 어드레스 정보에 기초하여, 상기 제1 및 제2 용량성 소자들은 상기 기준 전압을 상기 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합하도록 구성되고,
    상기 메모리 어드레스 정보는 상기 메모리 기입 동작을 받는 상기 메모리 셀들의 어레이 내의 메모리 셀의 로우 위치를 포함하며, 상기 로우 위치는 상기 메모리 셀들의 어레이의 제1 부분 또는 상기 메모리 셀들의 어레이의 제1 부분과 상기 기입 보조 회로 사이에 위치된 상기 메모리 셀들의 어레이의 제2 부분과 연관되고,
    상기 로우 위치가 상기 메모리 셀들의 어레이의 제2 부분 내에 있는 것에 대응하여, 상기 제1 용량성 소자는 상기 기준 전압을 상기 제1 네거티브 전압에 결합하도록 구성되는 것인, 기입 보조 회로.
  2. 제1항에 있어서, 상기 전압 생성기는 상기 기준 전압을 접지(ground)로 초기화하도록 구성된 풀다운(pull-down) 트랜지스터를 더 포함하는 것인, 기입 보조 회로.
  3. 제2항에 있어서, 상기 제1 용량성 소자는 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제1 네거티브 전압에 결합하도록 구성되는 것인, 기입 보조 회로.
  4. 제2항에 있어서, 상기 제1 및 제2 용량성 소자들은 상기 풀다운 트랜지스터가 비활성화된 후에 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합하도록 구성되는 것인, 기입 보조 회로.
  5. 제1항에 있어서, 상기 제1 및 제2 용량성 소자들의 각각은 전압 전위에 결합된 상부 커패시터 플레이트 및 상기 기준 전압과 연관된 회로 노드에 결합된 하부 커패시터 플레이트를 포함하고, 상기 제어 회로는 상기 전압 전위를 제1 값으로부터 이 보다 더 낮은 제2 값으로 천이(transition)시켜 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합시키도록 구성되는 것인, 기입 보조 회로.
  6. 제5항에 있어서, 상기 제어 회로는 상기 메모리 어드레스 정보에 기초하여 상기 제1 및 제2 용량성 소자들의 상부 커패시터 플레이트에 결합된 전압 전위를 천이시키도록 구성되는 것인, 기입 보조 회로.
  7. 메모리 장치에 있어서,
    메모리 셀들의 어레이;
    상기 메모리 셀들의 어레이 내의 하나 이상의 메모리 셀에 대해 수행된 메모리 기입 동작을 위한 기준 전압을 제공하도록 구성된 기입 드라이버 회로; 및
    상기 기입 드라이버 회로에 상기 기준 전압을 제공하도록 구성된 기입 보조 회로를 포함하고, 상기 기입 보조 회로는,
    상기 메모리 셀들의 어레이 내의 상기 하나 이상의 메모리 셀에 대해 수행된 상기 메모리 기입 동작과 연관된 메모리 어드레스 정보를 수신하도록 구성된 제어 회로; 및
    전압 생성기를 포함하며, 상기 전압 생성기는,
    제1 용량성 소자; 및
    제2 용량성 소자를 포함하며,
    상기 메모리 기입 동작 동안에,
    상기 제1 용량성 소자는 상기 기준 전압을 제1 네거티브 전압에 결합하도록 구성되며,
    상기 메모리 어드레스 정보에 기초하여, 상기 제1 및 제2 용량성 소자들은 상기 기준 전압을 상기 제1 네거티브 전압보다 낮은 제2 네거티브 전압에 누적 결합하도록 구성되고,
    상기 메모리 어드레스 정보는 상기 메모리 기입 동작을 받는 상기 메모리 셀들의 어레이 내의 메모리 셀의 로우 위치를 포함하며, 상기 로우 위치는 상기 메모리 셀들의 어레이의 제1 부분 또는 상기 메모리 셀들의 어레이의 제1 부분과 상기 기입 보조 회로 사이에 위치된 상기 메모리 셀들의 어레이의 제2 부분과 연관되고,
    상기 로우 위치가 상기 메모리 셀들의 어레이의 제2 부분 내에 있는 것에 대응하여, 상기 제1 용량성 소자는 상기 기준 전압을 상기 제1 네거티브 전압에 결합하도록 구성되는 것인, 메모리 장치.
  8. 제7항에 있어서, 상기 메모리 셀들의 어레이 내의 상기 메모리 셀들의 각각은 정적 랜덤 액세스 메모리 셀을 포함하는 것인, 메모리 장치.
  9. 제7항에 있어서, 상기 로우 위치가 상기 메모리 셀들의 어레이의 상기 제1 부분 내에 있는 것에 대응하여, 상기 제1 및 제2 용량성 소자들은 상기 기준 전압을 상기 제2 네거티브 전압에 누적 결합하도록 구성되는 것인, 메모리 장치.
  10. 메모리 기입 동작을 위한 방법에 있어서,
    메모리 셀들의 어레이 내의 하나 이상의 메모리 셀에 대한 상기 메모리 기입 동작과 연관된 메모리 어드레스 정보를 수신하는 단계;
    상기 하나 이상의 메모리 셀에 결합된 하나 이상의 비트라인에 기준 전압을 제공하는 단계;
    상기 기준 전압을 제1 용량성 소자를 통해 제1 네거티브 전압에 결합하는 단계; 및
    상기 메모리 어드레스 정보에 기초하여, 상기 기준 전압을, 상기 제1 용량성 소자 및 제2 용량성 소자를 통해, 상기 제1 네거티브 전압보다 더 낮은 제2 네거티브 전압에 누적 결합시키는 단계
    를 포함하고,
    상기 메모리 어드레스 정보는 상기 메모리 기입 동작을 받는 상기 메모리 셀들의 어레이 내의 메모리 셀의 로우 위치를 포함하며, 상기 로우 위치는 상기 메모리 셀들의 어레이의 제1 부분 또는 상기 메모리 셀들의 어레이의 제2 부분과 연관되고,
    상기 로우 위치가 상기 메모리 셀들의 어레이의 제2 부분 내에 있는 것에 대응하여, 상기 제1 용량성 소자는 상기 기준 전압을 상기 제1 네거티브 전압에 결합하도록 구성되는 것인, 메모리 기입 동작을 위한 방법.
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