CN109308925A - 静态随机存取存储器及其写入辅助电路和写入操作方法 - Google Patents

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Abstract

本发明描述了写入辅助电路和存储器装置的实施例。写入辅助电路可以包括控制电路和电压发生器。控制电路可以被配置为接收与用于存储器单元的存储器写入操作相关联的存储器地址信息。电压发生器可以被配置为向连接至存储器单元的一根或多根位线提供参考电压。电压发生器可以包括两个电容性元件，其中，在存储器写入操作期间，(i)电容性元件中的一个可以被配置为将参考电压连接至第一负电压，以及(ii)基于存储器地址信息，两个电容性元件可以被配置为将参考电压累积地连接至低于第一负电压的第二负电压。本发明的实施例还提供了用于存储器写入操作的方法。

Description

静态随机存取存储器及其写入辅助电路和写入操作方法
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，涉及静态随机存取存储器及其写入辅助电路和写入操作方法。
背景技术
静态随机存取存储器(SRAM)是在需要诸如高速数据访问的计算应用中使用的一类半导体存储器。例如，高速缓冲存储器应用使用SRAM来存储经常访问的数据，例如，由中央处理单元访问的数据。
SRAM的单元结构和架构实现了高速数据访问。SRAM单元包括双稳态触发器结构，该双稳态触发器结构包括诸如四到六个晶体管。SRAM架构可以包括一个或多个存储器单元阵列和辅助电路。每个SRAM阵列分别以行和列排列，分别称为“字线”和“位线”。该辅助电路包括地址电路和驱动器电路以通过字线和位线来访问每个SRAM单元，以用于各种SRAM操作。
发明内容
根据本发明的一个方面，提供了一种写入辅助电路，包括：控制电路，配置为接收与用于一个或多个存储器单元的存储器写入操作相关联的存储器地址信息；以及电压发生器，配置为向连接至所述一个或多个存储器单元的一根或多根位线提供参考电压，其中，所述电压发生器包括：第一电容性元件；和第二电容性元件，其中，在所述存储器写入操作期间，其中，所述第一电容性元件被配置为将所述参考电压连接至第一负电压；并且其中，基于所述存储器地址信息，所述第一电容性元件和所述第二电容性元件被配置为将所述参考电压累积地连接至低于所述第一负电压的第二负电压。
根据本发明的另一个方面，提供了一种存储器装置，包括：存储器单元阵列；写入驱动器电路，被配置为提供用于对所述存储器单元阵列中的一个或多个存储器单元执行的存储器写入操作的参考电压；以及写入辅助电路，被配置为向所述写入驱动器电路提供所述参考电压，其中，所述写入辅助电路包括：控制电路，被配置为接收与对所述存储器单元阵列中的所述一个或多个存储器单元执行的所述存储器写入操作相关联的存储器地址信息；和电压发生器，包括：第一电容性元件；和第二电容性元件，其中，在所述存储器写入操作期间：其中，所述第一电容性元件被配置为将所述参考电压连接至第一负电压；并且其中，基于所述存储器地址信息，所述第一电容性元件和所述第二电容性元件被配置为将所述参考电压累积地连接至低于所述第一负电压的第二负电压。
根据本发明的又一个方面，提供了一种用于存储器写入操作的方法，所述方法包括：接收与用于一个或多个存储器单元的所述存储器写入操作相关联的存储器地址信息；向连接至所述一个或多个存储器单元的一根或多根位线提供参考电压；通过第一电容性元件将所述参考电压连接至第一负电压；以及基于所述存储器地址信息，通过所述第一电容性元件和第二电容性元件将所述参考电压累积地连接至低于所述第一负电压的第二负电压。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一些实施例的具有写入辅助电路的静态随机存取存储器的示意图。
图2是示例性静态随机存取存储器拓扑的示意图。
图3是根据本发明的一些实施例的静态随机存取存储器的写入辅助电路、列多路复用器和写入驱动器电路的示意图。
图4是根据本发明的一些实施例的针对写入辅助电路的示例性信号波形的示意图。
图5是根据本发明的一些实施例的用于存储器写入操作的方法的示意图。
图6是根据本发明的一些实施例的具有辅助位线拓扑和写入辅助电路的静态随机存取存储器的示意图。
图7是根据本发明的一些实施例的具有辅助位线拓扑的静态随机存取存储器的写入辅助电路、列多路复用器和写入驱动器电路的示意图。
图8是根据一些实施例的用于在具有辅助位线拓扑和写入辅助电路的静态随机存取存储器上执行的存储器写入操作的方法的示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。这些仅仅是实例，而不旨在限制本发明。此外，本发明在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且除非另有声明，其本身不指示所讨论的各个实施例和/或配置之间的关系。
以下公开内容描述了静态随机存取存储器(SRAM)的各个方面。具体而言，本发明描述了涉及SRAM存储器写入操作的不同实施例。为了便于解释，公开了某些SRAM电路元件和控制逻辑以便于描述不同实施例。本领域的普通技术人员将会理解，SRAM也包括其他电路元件和控制逻辑。这些其他电路元件和控制逻辑在本发明的精神和范围内。
图1是根据本发明的一些实施例的具有写入辅助电路110的静态随机存取存储器(SRAM)100的示意图。SRAM 100包括行解码器120、字线驱动器130、列解码器140、列多路复用器(MUX)150、写入驱动器电路160和SRAM阵列180。SRAM阵列180包括SRAM单元的列1700至170N。在一些实施例中，如图1所示，写入辅助电路110、列MUX 150和写入驱动器电路160接近位于SRAM阵列180的下部附近。
使用存储器地址来访问(例如，用于存储器读取操作和存储器写入操作的)SRAM阵列180中的每个SRAM单元。基于存储器地址，行解码器120经由字线驱动器130选择存储器单元的行进行访问。同样地，根据本发明的一些实施例，基于存储器地址，列解码器140经由写入辅助电路110和列MUX 150选择存储器单元的列1700至170N进行访问。在一些实施例中，写入驱动器电路160产生用于存储器单元的列1700至170N中的位线对BL/BLB的电压。符号“BL”是指位线，并且符号“BLB”是指“BL”的互补；位线对BL/BLB概念在本领域中是众所周知的。存储器单元的被访问的行与被访问的列的交点产生对单个存储器单元190的访问。
存储器单元的列1700至170N中的每一个均包括存储器单元190。本领域普通技术人员将理解，存储器单元190可以以一个或多个阵列的形式排列在SRAM 100中。在本发明中，示出了单个SRAM阵列180以简化所公开的实施例的描述。SRAM阵列180具有“M”个行数和“N”个列数。符号“19000”是指位于行‘0’以及列1700中的存储器单元190。类似地，符号“190MN”是指位于行‘M’以及列170N中的存储器单元190。
如本领域普通技术人员将理解的，存储器单元190可以具有不同的电路拓扑。例如，存储器单元190可具有“6T”电路拓扑。图2是用于存储器单元190的示例性6T电路拓扑的示意图。该6T电路拓扑包括n沟道金属氧化物半导体(NMOS)传输器件220和230、NMOS下拉器件240和250以及p沟道金属氧化物半导体(PMOS)上拉器件260和270。来自字线驱动器130的电压控制NMOS器件220和230以将来自位线对BL/BLB的电压传递至由NMOS器件240和NMOS器件250以及PMOS器件260和PMOS器件270形成的双稳态触发器结构。可以在存储器写入操作期间使用位线对BL/BLB电压。例如，如果BL处于“1”或逻辑高值(例如，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或上述的任何组合的电源电压VDD)并且BLB处于‘0’或逻辑低值(例如，接地或0V)时，由字线驱动器130施加到NMOS传输器件220和NMOS传输器件230的栅极端子的电压可以处于足够的电压电平以将BL的逻辑高值和BLB的逻辑低值传递至双稳态触发器结构。因此，这些逻辑值被写入(或编程)至双稳态触发器结构中。
图3是根据本发明的一些实施例的写入辅助电路110、列MUX 150和写入驱动器电路160的示意图。写入辅助电路110包括控制电路320、电压发生器370和下拉器件380。
控制电路320控制电压发生器370和下拉器件380的功能。例如，在存储器写入操作期间，控制电路320可以经由电压发生器370和/或下拉器件380将例如，提供给图1的写入驱动器电路160的参考电压连接至第一负电压。基于存储器地址信息，控制电路320可以经由电压发生器370将参考电压累积地连接至低于第一负电压的第二负电压。如下面进一步描述的，各种参考电压可以补偿SRAM单元(例如，图2的存储器单元190)中较弱的NMOS传输器件(例如，NMOS传输器件220和230)。
控制电路320包括锁存电路302和304、脉冲发生器306、反相器逻辑器件330至340和352至356以及NAND逻辑器件350。基于本文的描述，本领域的普通技术人员将认识到控制电路320中的逻辑器件的数量和类型不是限制性的，并且可以基于诸如功能和期望的信号传输延迟来使用不同数量和不同类型的逻辑器件来实现控制电路320。在一些实施例中，控制电路320接收以下信号作为输入：行信号112、负位线(NBL)使能信号114和脉冲使能信号116。
根据本发明的一些实施例，行信号112指示SRAM阵列180中经历存储器写入操作的存储器单元190的位置。在一些实施例中，SRAM阵列180可以划分为两部分：上部和下部。例如，SRAM阵列180可以具有1024行，即M＝1024(210)。参考图1，可以由行‘0’至行‘511’中的存储器单元190来限定SRAM阵列180的上部，并且可以由行‘512’至行‘1024’中的存储器单元190来限定SRAM阵列180的下部。基于本文的描述，本领域的普通技术人员将认识到，SRAM阵列180可以具有不同数量的行(例如，多于或少于1024行)，并且可以以不同方式划分(例如，划分为多于2部分，划分为具有不同数量的行的部分或上述的组合)。
在一些实施例中，行信号112可以表示行位置的二进制表示的最高有效位。例如，对于具有1024行的SRAM阵列180，行‘400’的二进制表示是[0110010000]，其中，最高有效位是‘0’。在一些实施例中，最高有效位‘0’表示SRAM阵列180的上部中的行。在另一实例中，行‘1000’的二进制表示是[1111101000]，其中，最高有效位是‘1’。在一些实施例中，最高有效位‘1’表示SRAM阵列180的下部中的行。
根据本发明的一些实施例，在控制电路320中，锁存电路302接收行信号112、存储行信号112、并且输出行信号112的反相表示(例如，‘0’或‘1’)。例如，如果行信号112是‘0’(例如，表示SRAM阵列180的上部中的行)，则锁存电路302输出‘1’或逻辑高值。相反，如果行信号112是‘1’(例如，表示SRAM阵列180的下部中的行)，则锁存电路302输出‘0’或逻辑低值。锁存电路302的输出经由反相器逻辑器件330至340传送至反相器逻辑器件340的输出。
在控制电路320中，锁存电路304接收NBL使能信号114，并且脉冲发生器306接收脉冲使能信号116。根据本发明的一些实施例，NBL使能信号114在存储器写入操作期间激活NBL电压。根据本发明的一些实施例，脉冲使能信号116激活脉冲发生器306以提供脉冲信号来指示存储器写入操作的时间周期。
当NBL使能信号114处于“0”或逻辑低值时，锁存电路304输出‘1’或逻辑高值，该输出被提供为NAND逻辑器件350的输入。当脉冲使能信号116处于‘1’或逻辑高值时，脉冲发生器306被激活并且将其输出从‘0’转换为‘1’(例如，从逻辑低值至逻辑高值)，该输出被提供为NAND逻辑器件350的另一个输入。在NAND逻辑器件350的两个输入都处于‘1’或逻辑高值的情况下，反相器逻辑器件356的输出也处于‘1’或逻辑高值。
根据本发明的一些实施例，参考电压118被写入驱动器电路160接收为具有低电压电势的参考电压。在一些实施例中，写入驱动器电路160包括电平移位器装置162和164，电平移位器装置162和164中的每一个均接收参考电压118。在电平移位器装置162或164接收逻辑低输入的情况下，电平移位器装置输出逻辑高值(例如，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或上述的任何组合的电源电压VDD)。相反，在电平移位器装置162或164接收逻辑高输入的情况下，电平移位器装置输出参考电压118。
根据本发明的一些实施例，参考电压118可以是地电势(例如，0V)、负电压(例如，-100mV、-200mV或-300mV)或上述的组合。在一些实施例中，通过下拉器件380将参考电压118初始化至地电势。在一些实施例中，下拉器件380可以是NMOS晶体管，其基于施加到NMOS晶体管的栅极端子(例如，来自控制电路320的反相器逻辑器件356的输出)的电压电势将地电势传输至参考电压118。例如，当NBL使能信号114处于“0”或逻辑低值并且脉冲使能信号116处于“1”或逻辑高值时，输出反相器逻辑器件356也处于“1”或逻辑高值。进而，下拉器件380的栅极端子被激活，从而将参考电压118拉向地电势或0V。如上所述，在电平移位器装置162或164接收逻辑高输入的情况下，反相器逻辑器件输出参考电压118或诸如地电势(例如，0V)。
在一些实施例中，电压发生器370可以将参考电压118从地电势“拉”至负电压电平。根据一些实施例，电压发生器370包括NBL初始化耦合电路372和NBL调谐耦合电路374。NBL初始化耦合电路372包括反相器逻辑器件358和360以及电容性元件362。NBL调谐耦合电路374包括NAND逻辑器件342、反相器逻辑器件344和电容性元件346。在一些实施例中，电容性元件362和346可以是电容器、电容性电路(例如，具有被配置为具有电容或电容器功能的一个或多个电路元件)或上述的组合。基于本文的描述，本领域的普通技术人员将认识到，NBL初始化耦合电路372和NBL调谐耦合电路374中的逻辑器件的数量和类型不是限制性的，并且不同数量和不同类型的逻辑器件可以用来实现NBL初始化耦合电路372和NBL调谐耦合电路374。
如上所述，当参考电压118处于地电势时，反相器逻辑器件356的输出处于‘1’或逻辑高值。进而，NBL初始化耦合电路372中的反相器逻辑器件360的输出也处于‘1’或逻辑高值。利用这些电压，电容性元件362的位于电路节点361处(即，位于反相器逻辑器件360与电容性元件362之间)的极板处于逻辑高值，并且电容性元件362的另一极板(例如，电连接至参考电压118的电容器极板)处于地电势。因此，电容性元件362两端的电压电势为相当于逻辑高值(例如，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或上述的任何组合的电源电压VDD)的电压电势。
在一些实施例中，如果SRAM阵列180的上部中的存储器单元190(例如，具有1024行的SRAM阵列中的行‘0’至行‘511’中的SRAM单元)经历存储器写入操作，行信号112可以处于‘1’或逻辑高值，其经由反相器逻辑器件330至340被传送至NAND逻辑器件342的输入。并且由于NAND逻辑器件342的另一输入处于‘1’或逻辑高值(例如，反相器逻辑器件356的逻辑高输出)，NAND逻辑器件342的输出处于‘0’或逻辑低值。来自NAND逻辑器件342的该输出在反相器逻辑器件344的输出处产生‘1’或逻辑高值。利用这些电压，电容器346在电路节点345处(即，位于反相器逻辑器件344与电容性元件346之间)的极板处于逻辑高值，并且电容性元件346的另一极板(例如，电连接至参考电压118的电容器极板)处于地电势。因此，电容性元件346两端的电压电势为相当于逻辑高值(例如，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或上述的组合的电源电压VDD)的电压电势。
图4是根据本发明的一些实施例的用于写入辅助电路110的示例性信号波形的示意图。作为实例而非限制，图4示出了NBL使能信号114、电路节点345和361以及参考电压118的信号波形。在存储器写入操作期间，这些示例性波形假定脉冲使能信号116处于‘1’或逻辑高值，从而激活脉冲发生器306并将其输出从‘0’转换至‘1’(例如，从逻辑低值至逻辑高值)。此外，示例性波形假定图1的SRAM阵列180的上部中的存储器单元经历存储器写入操作，其中，行信号112处于‘1’或逻辑高值。
从时间等于0至时间t1，NBL使能信号114处于‘0’或逻辑低值。反过来，电路节点345和361处于‘1’或逻辑高值(例如，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或上述的任何组合的电源电压VDD)。而且，在NBL使能信号114处于‘0’时，反相器逻辑器件356的输出处于‘1’或逻辑高值，因此激活下拉器件380并将地电势(例如，0V)传递至参考电压118。
在时间t1处，NBL使能信号114从‘0’转换至‘1’(例如，从逻辑低值至逻辑高值)。参考图3，在NBL使能信号114从‘0’转换至‘1’时，反相器逻辑器件356的输出从‘1’转换至‘0’(例如，从逻辑高值至逻辑低值)，因此下拉器件380失效。在下拉器件380没有被“拉”至地电势的情况下，参考电压118浮置于接近地电势或地电势的电压电平处。
在时间t2处，由于NBL使能信号114从‘0’转换至‘1’，电路节点345和361从‘1’转换至‘0’(例如，从逻辑高值至逻辑低值)。参考图3，时间t1与时间t2之间的延迟可以归因于由NBL初始化耦合电路372中的反相器逻辑器件358和360以及NBL调谐耦合电路374中的NAND逻辑器件342和反相器逻辑器件344设置的传输延迟时间。由于电路节点345和361从‘1’转换至‘0’，参考电压118被电容性地连接至负电压(例如，-100mV、-200mV或-300mV)。参考电压118中的“下降”是由于在存储器写入操作期间电容性元件346/362之间的初始电荷耦合效应以及与正在被访问的位线对BL/BLB相关联的电容性负载。
在一些实施例中，图1的SRAM阵列180的下部中的存储器单元经历存储器写入操作，其中，行信号112处于‘0’或逻辑低值。在该实例中，当电路节点345和361在时间t2处从‘1’转换至‘0’时，参考电压118被电容性地连接至负电压。但是，由于电容性元件362产生较低的电荷耦合效应(与当行信号112处于‘1’时，由电容性元件346和362二者所产生的电荷耦合效应相比较)，该负电压高于当行信号112处于‘1’时产生的负电压。
在一些实施例中，电容性元件346和362的尺寸可以改变或者是相同的。根据本发明的一些实施例，电容性元件346和362的尺寸可取决于电容性元件346和362与相关联的位线寄生电容(例如，图2中的寄生电容2141至214M)之间的期望电荷耦合比率。如本领域普通技术人员将理解的，基于电容性元件346和362的尺寸，可以由图3的电压发生器370实现期望的负电压。
基于本文的描述，本领域的普通技术人员将认识到，图1的SRAM阵列180可以被划分为多于两个的部分。例如，SRAM阵列180可以被划分为四个部分，其中，每个部分是象限。对于具有1024行的SRAM阵列180，第一象限可以由行‘0’至行‘255’中的存储器单元190进行限定，第二象限可以由行‘256’至行‘511’中的存储器单元190进行限定，第三象限可以由行‘512’至行‘767’中的存储器单元190进行限定，并且第四象限可以由行‘768’至行‘1024’中的存储器单元190进行限定。在一些实施例中，参考图3，NBL初始化耦合电路372可以与第四象限的存储器单元190相关联，NBL调谐耦合电路374可以与第一象限的存储器单元190相关联，另一NBL调谐耦合电路可以与第二象限的存储器单元190的相关联，并且又一NBL调谐耦合电路可以与第三象限的存储器单元190的相关联。
类似于与NBL调谐耦合电路374相关联的锁存电路302，锁存电路可以与用于存储器单元190的第二象限和第三象限的NBL调谐耦合电路相关联。例如，如果第三象限中的SRAM单元经历存储器写入操作，则用于相关联的NBL调谐耦合电路的锁存电路可以接收与第三象限中的SRAM单元相关联的行位置的二进制表示的位。如果(例如，与第三象限中的行相关联)该位是‘1’，则当NBL使能信号114从‘0’转换至‘1’时，NBL调谐耦合电路可以被激活，并且将参考电压118电容性地连接至负电压。在一些实施例中，可以由NBL初始化耦合电路372中的电容性元件362和第三象限的NBL调谐耦合电路中的电容性元件产生对参考电压118的电荷耦合效应。由于这种累积的电容耦合，在存储器写入操作期间，用于第三象限中的存储器单元的参考电压118(例如，-200mV)比用于第四象限中的存储器单元的参考电压118(例如，-100mV)处于更负的电压。
如果第二象限中的SRAM单元经历存储器写入操作，则可以由用于相关联的NBL调谐耦合电路的锁存电路接收与第二象限中的SRAM单元相关联的行位置的二进制表示的位。如果(例如，与第二象限中的行相关联)该位是‘1’，则当NBL使能信号114从‘0’转换至‘1’时，NBL调谐耦合电路可以被激活，并且将参考电压118电容性地连接至负电压。在一些实施例中，如果该位是‘1’，则可以激活用于第三象限的NBL调谐电路。因此，可以由NBL初始化耦合电路372中的电容性元件362、用于第三象限的NBL调谐耦合电路中的电容性元件以及第二象限的NBL调谐耦合电路中的电容性元件产生对参考电压118的电荷耦合效应。由于这种累积的电容耦合，在存储器写入操作期间，用于第二象限中的存储器单元的参考电压118(例如，-300mV)比用于第三象限中的存储器单元的参考电压118(例如，-200mV)处于更负的电压。
此外，如果第一象限中的SRAM单元经历存储器写入操作，则可以由用于相关联的NBL调谐耦合电路374的锁存电路302接收与第一象限中的SRAM单元相关联的行位置的二进制表示的位。如果(例如，与第一象限中的行相关联的)该位是‘1’，则当NBL使能信号114从‘0’转换至‘1’时，NBL调谐耦合电路374可以被激活，并且将参考电压118电容性地连接至负电压。在一些实施例中，如果该位是‘1’，则可以激活第二象限和第三象限的NBL调谐电路。因此，可以由NBL初始化耦合电路372中的电容性元件362、第三象限的NBL调谐耦合电路中的电容性元件、第二象限的NBL调谐耦合电路中的电容性元件和NBL调谐耦合电路374中的电容性元件346产生参考电压118上的电荷耦合效应。由于这种累积的电容耦合，在存储器写入操作期间，用于第一象限中的存储器单元的参考电压118(例如，-400mV)比用于第二象限中的存储器单元的参考电压118(例如，-300mV)处于更负的电压。
其中，向SRAM阵列180的不同部分提供不同负电压的益处包括补偿位线对BL/BLB中的寄生元件。图2示出了示例性位线寄生模型210和存储器单元190。针对位线BL描绘位线寄生模型210以用于解释的目的。基于本文的描述，本领域的普通技术人员将认识到，位线BLB可以具有类似的位线寄生模型。电阻器元件2120至212M和电容性元件2141至214M(例如电容器、电容性电路或上述的组合)的网络表示位线寄生模型210。每个电阻器元件212表示沿着存储器单元的列的两个SRAM单元之间的位线BL路径电阻。每个电容性元件214表示与沿着存储器单元的列的每个SRAM单元中的传输门相关联的寄生电容(例如，与存储器单元190中的晶体管220相关联的寄生电容)。
在存储器写入操作期间，位于写入驱动器电路(例如，图1中的存储器单元1900N)较远距离处的编址的SRAM单元可接收与其预期电压电平不同的位线电压。这可能是由于写入驱动器电路(例如，图1的写入驱动器电路160)的输出处的电压和与编址的SRAM单元相关联的位线位置处的电压之间的电压差造成的。该电压差可归因于写入驱动器电路与编址的SRAM单元之间的位线路径电阻。
参考图2，电阻器元件2120至212M对位线路径电阻进行建模。如果写入驱动器电路将0V输出至位线BL之上，由于电阻器元件2120至212M两端的“IR”(电流×电阻)电压降，则编址的存储器单元190处(例如，位于距写入驱动器电路更远的位置(例如，图1中的SRAM阵列180的上部中)处)的电压可以大于0V。该电压降导致与编址的SRAM单元相关联的位线位置处的电压的意外升高。由于SRAM单元的双稳态触发器结构可能不会将其电压电平追踪至预期的电压(即，写入电路输出电压)，所以电压的意外升高(例如，大于0V的电压)劣化了SRAM单元的存储器写入操作。换句话说，电压的意外升高可以防止SRAM单元改变状态。先进工艺技术还加剧了这种IR电压降的影响，因为随着先进工艺技术降低位线的物理尺寸，位线寄生电阻增加。此外，因为随着SRAM阵列的增长位线长度增加，SRAM阵列的密度增加也加剧了IR电压降的影响。
写入辅助电路(例如，上述图1的写入辅助电路110和下述图6的写入辅助电路610)补偿了位线中的IR电压降。对于编址的SRAM单元，特别是对于位于写入驱动器电路(例如，图1中的存储器单元1900N)较远距离处的那些单元，写入辅助电路将与编址的SRAM单元相关联的位线位置处的电压电平“拉”至更接近于预期的电压电平。例如，如果在写入驱动器电路的输出与编址的SRAM单元之间存在200mV位线IR降，则可以将从写入驱动器电路输出的参考电压调整为例如：(i)-300mV，使得编址的SRAM单元处的位线电压接近或等于-100mV；(ii)-400mV，使得编址的SRAM单元处的位线电压接近或等于-200mV；(iii)-500mV，使得编址的SRAM单元处的位线电压接近或等于-300mV；(iv)或用于编址的SRAM单元处的期望的电压电平的任何其他负电压。
除了补偿位线中的IR电压降之外，写入辅助电路还为SRAM阵列的不同部分提供负电压调谐，从而降低功耗。例如，与提供给SRAM阵列的上部中的SRAM单元(例如，SRAM阵列180的行‘512’至行‘1024’中的存储器单元190)的较低的负电压(例如，-200mV)相比较，对于SRAM阵列的下部中的SRAM单元(例如，图1中的SRAM阵列180的行‘0’至行‘511’中的存储器单元190)，写入辅助电路可以将较高的负电压(例如，-100mV)提供给该部分中的SRAM阵列。例如，由于提供给SRAM阵列的下部中的存储器单元的较高的负电压(即，较低的电压振幅)，写入驱动器电路(例如，图1的写入驱动器电路160)消耗更少的功率。此外，如上所述，SRAM阵列可以划分为多于两个部分(例如，参见上述的象限实例)，其中，多于两个部分中的每一个均可以基于经历存储器写入操作的存储器单元的行位置来接收不同的负电压。通过基于存储器行位置的负电压的这种进一步调谐，可以进一步优化功耗。
此外，写入辅助电路还补偿了SRAM单元晶体管中的工艺变化。例如，参考图2，工艺变化可能导致PMOS上拉器件260和270比NMOS传输器件220和230更强。该工艺变化可能在存储器写入操作期间引起问题，因为PMOS上拉器件可能阻碍NMOS传输器件的将内部节点(例如，PMOS上拉器件和NMOS下拉器件之间的内部节点)从电源电压VDD(例如，0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或上述的任何组合)拉至地电势(例如，0V)的能力。为了补偿较弱的NMOS传输器件，写入辅助电路可以提供负电压作为写入驱动器电路输出，以促进将内部节点拉至地电势。
图5是根据本发明的一些实施例的对SRAM 100执行的存储器写入操作的方法500的示意图。方法500中所示的操作可以由诸如图1和图3的写入辅助电路110来执行。方法500中的其他操作可以被执行。此外，方法500的操作可以以不同的顺序执行和/或改变。
在操作510处，接收与用于一个或多个存储器单元的存储器写入操作相关联的存储器地址信息。在一些实施例中，存储器地址信息包括经历存储器写入操作的SRAM单元的行位置。参考图3，写入辅助电路110中的控制电路320接收存储器地址信息。
在操作520处，将参考电压提供给连接至一个或多个存储器单元的一根或多根位线。在一些实施例中，可由下拉器件(例如，图3的下拉器件380)提供参考电压，该下拉装置在将参考电压连接至负电压(如下述操作530和540)之前将参考电压初始化至地电势。
在操作530处，通过第一电容性元件将参考电压连接至第一负电压。例如，参考图3和图4，当NBL使能信号114从‘0’转换至‘1’(例如，从逻辑低值至逻辑高值)时，电路节点361从‘1’转换至‘0’，因此利用电容性元件362将参考电压118电容性地连接至负电压。在一些实施例中，在下拉器件失效之后，参考电压被连接至第一负电压。
在操作540处，基于存储器地址信息，通过第一电容性元件和第二电容性元件将参考电压累积地连接至低于第一负电压的第二负电压。例如，参考图3和图4，当NBL使能信号114从‘0’转换至‘1’(例如，从逻辑低值至逻辑高值)时，电路节点345和361从‘1’转换至‘0’，因此通过电容性元件346和362将参考电压118电容性地连接至第二负电压。在一些实施例中，在下拉器件失效之后，参考电压被累积地连接至第二负电压。
图6是根据本发明的一些实施例的具有辅助位线拓扑和写入辅助电路610的SRAM600的示意图。SRAM 100包括行解码器120、字线驱动器130、列解码器640、列多路复用器(MUX)650、写入驱动器电路160和SRAM阵列680。上面参照图1描述了行解码器120、字线驱动器130和写入驱动器电路160。在一些实施例中，如图6所示，写入辅助电路610、列MUX 650和写入驱动器电路160接近位于SRAM阵列680的下部附近。
在一些实施例中，SRAM阵列680包括存储器单元的列6700至670N。列6700至670N中的每一个均包括存储器单元190。在一些实施例中，列6700至670N中的每一个还包括位线对BL/BLB(在本文中也被称为“第一组位线”)和辅助位线对FBL/FBLB(在本文中也被称为“第二组位线”)。位线对BL/BLB可以用于访问SRAM阵列680的下部中的存储器单元190，并且辅助位线对FBL/FBLB可以用于访问SRAM阵列680的上部中的存储器单元190。例如，对于具有1024行的SRAM阵列680，在列6700至670N中的每一个中，位线对BL/BLB可以连接至行‘0’至行‘511’的存储器单元190的NMOS传输器件(例如，NMOS传输器件220和230)。辅助位线对FBL/FBLB可以连接至行‘512’至行‘1024’的存储器单元190的NMOS传输器件。通过经由辅助位线对FBL/FBLB实现至SRAM阵列680的上部中的存储器单元190的可选位线路径，可以降低与未被访问的存储器单元190相关联的总体寄生电阻和电容，从而降低至SRAM阵列680的上部中的被访问的存储器单元190的IR电压降和RC时间延迟。
根据一些实施例，列解码器640可以用于基于SRAM阵列680中经历存储器写入操作的存储器单元190的位置来选择位线对BL/BLB或辅助位线对FBL/FBLB。在一些实施例中，列解码器640接收辅助位线(FBL)使能信号612，其可以指示存储器单元190是否位于SRAM阵列680的上部(例如，行‘0’至行‘511’中的存储器单元)中。在一些实施例中，如果FBL使能信号612处于‘1’或逻辑高值，则选择相应的YSEL’[N：0]信号以激活列MUX 650中的相应的y选择晶体管以访问相应的辅助位线对FBL/FBLB。相反，如果FBL使能信号612处于‘0’或逻辑低值，则选择相应的YSEL[N：0]信号以激活列MUX 650中的相应的y选择晶体管以访问相应的位线对BL/BLB。
图7是根据本发明的一些实施例的写入辅助电路610、列MUX 650和写入驱动器电路160的示意图。上面参照图1和图3描述了写入驱动器电路160。
写入辅助电路610包括上面参照图3描述的控制电路320、电压发生器370和下拉器件380。在控制电路320中，锁存器302输出FBL使能信号612。如上所述，根据本发明的一些实施例，锁存电路302接收行信号112、存储行信号112、并且输出行信号112的反相表示(例如，‘0’或‘1’)。FBL使能信号612是行信号112的反相表示。例如，如果行信号112是‘0’(例如，表示SRAM阵列180的上部中的行)，则锁存电路302输出‘1’或逻辑高值，并且因此FBL使能信号612也是‘1’或逻辑高值。相反，如果行信号112是‘1’(例如，表示SRAM阵列180的下部中的行)，则锁存电路302输出‘0’或逻辑低值，并且因此FBL使能信号也是‘0’或逻辑低值。
电压发生器370和下拉器件380的操作与上面参照图3所描述的相同。总之，参照图4(假设行信号112和脉冲使能信号116都处于‘1’或逻辑高值)，从时间等于0至时间t1，NBL使能信号114处于“0”或逻辑低值。进而，电路节点345和361处于‘1’或逻辑高值(例如，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或上述的任何组合的电源电压VDD)。而且，在NBL使能信号114处于‘0’时，反相器逻辑器件356的输出处于‘1’或逻辑高值，因此激活下拉器件380并将地电势(例如，0V)传递至参考电压118。
在时间t1处，NBL使能信号114从‘0’转换至‘1’(例如，从逻辑低值至逻辑高值)。参考图7，随着NBL使能信号114从‘0’转换至‘1’，反相器逻辑器件356的输出从‘1’转换至‘0’(例如，从逻辑高值至逻辑低值)，从而下拉器件380失效。在下拉器件380没有被“拉”至地电势的情况下，参考电压118浮置于接近地电势或地电势的电压电平处。
在时间t2处，由于NBL使能信号114从‘0’转换至‘1’，电路节点345和361从‘1’转换至‘0’(例如，从逻辑高值至逻辑低值)。参考图7，时间t1与时间t2之间的延迟可以归因于由NBL初始化耦合电路372中的反相器逻辑器件358和360以及NBL调谐耦合电路374中的NAND逻辑器件342和反相器逻辑器件344设置的传输延迟时间。由于电路节点345和361从‘1’转换至‘0’，参考电压118被电容性地连接至负电压(例如，-100mV、-200mV或-300mV)。参考电压118中的“下降”是由于在存储器写入操作期间电容性元件346/362之间的初始电荷耦合效应和与被访问的辅助位线对BL/BLB相关联的电容性负载。
在上面的实例中，由于行信号112处于‘1’，所以图6的SRAM阵列680的上部中的存储器单元经历存储器写入操作。同样地，参照图7，FBL使能信号612处于‘0’或逻辑低值。在FBL使能信号612处于‘0’的情况下，参照图6，访问SRAM阵列680的上部中的存储器单元；进而，根据一些实施例，列解码器640输出相应的YSEL’[N：0]信号以激活列MUX 650中的相应的y选择晶体管以访问相应的辅助位线对FBL/FBLB。
在一些实施例中，图6的SRAM阵列680的下部中的存储器单元经历存储器写入操作，其中，行信号112处于‘0’或逻辑低值。在该实例中，当电路节点345和361在时间t2处从‘1’转换至‘0’时，参考电压118被电容性地连接至负电压。但是，由于电容性元件362产生较低的电荷耦合效应(与当行信号112处于‘1’时，由电容性元件346和362二者产生的电荷耦合效应相比较)，该负电压高于当行信号112处于‘1’时产生的负电压。
在上面的实例中，由于行信号112处于‘0’，所以图6的SRAM阵列680的下部中的存储器单元经历存储器写入操作。因此，参照图7，FBL使能信号612处于‘1’或逻辑高值。在FBL使能信号612处于‘1’的情况下，参照图6，访问SRAM阵列680的下部的存储器单元；进而，根据一些实施例，列解码器640输出相应的YSEL’[N：0]信号以激活列MUX 650中的相应的y选择晶体管以访问相应的位线对BL/BLB。
参照图7，可以去除电压发生器370的NBL初始化耦合电路372，从而留下NBL调谐耦合电路374。虽然在图7中未示出，但是可以实现控制逻辑，使得当在存储器写入操作期间SRAM阵列680的下部中的存储器单元190被访问，写入辅助电路610提供地电势(例如，0V)作为参考电压118。此外，可以实现控制逻辑，使得当在存储器写入操作期间SRAM阵列680的上部中的存储器单元190被访问，写入辅助电路610提供负电压(例如，-100mV、-200mV或-300mV)作为参考电压118。
如上所述，例如，写入辅助电路具有许多益处，例如补偿位线中的寄生元件、为SRAM阵列的不同部分提供负电压调谐、以及补偿SRAM单元晶体管中的工艺变化。这些益处也适用于图6的写入辅助电路610。
参照图6，写入辅助电路610和SRAM阵列680的辅助位线拓扑提供了额外的益处。例如，辅助位线拓扑可以向距离写入驱动器电路160较远位置处的存储器单元(例如，位于SRAM阵列680的上部中)提供“更多”负电压，而不干扰距离写入驱动器电路160较近位置处的存储器单元(例如，位于SRAM阵列680的下部中)。“更多”负电压可以补偿位线中的寄生元件，特别是由于更高密度的SRAM器件而变长的位线。由于辅助位线拓扑，“更多”负电压不通过位线对BL/BLB，因此使通过位线对BL/BLB而被访问的存储器单元的电压干扰最小化。
基于本文的描述，本领域的普通技术人员将认识到，图6的SRAM阵列680可以被划分为多于两个的部分。例如，SRAM阵列680可以被划分为四个部分，其中，每个部分是象限。对于具有1024行的SRAM阵列680，第一象限可以由行‘0’至行‘255’中的存储器单元190进行限定，第二象限可以由行‘256’至行‘511’中的存储器单元190进行限定，第三象限可以由行‘512’至行‘767’中的存储器单元190进行限定，并且第四象限可以由行‘768’至行‘1024’中的存储器单元190进行限定。在一些实施例中，参考图7，NBL初始化耦合电路372可以与第四象限的存储器单元190相关联，NBL调谐耦合电路374可以与第一象限的存储器单元190相关联，另一NBL调谐耦合电路可以与第二象限的存储器单元190相关联，并且又一NBL调谐耦合电路可以与第三象限的存储器单元190相关联。
具有这种象限架构的写入辅助电路610的操作类似于上面参照SRAM阵列180的象限实例描述的写入辅助电路110的操作。两个象限实例的区别在于，SRAM阵列680的架构包括辅助位线对FBL/FBLB。在一些实施例中，可以使用辅助位线对FBL/FBLB来访问SRAM阵列680的上部中的存储器单元190，例如第一象限和第二象限中的存储器单元。在一些实施例中，可使用位线对BL/BLB来访问SRAM阵列680的下部中的存储器单元190(例如，第三象限和第四象限中的存储器单元。
图8是根据本发明的一些实施例的对SRAM 600执行的存储器写入操作的方法800的示意图。方法800中示出的操作可以通过诸如图6和图7的写入辅助电路610来执行。方法800中的其他操作可以被执行。此外，方法800的操作可以以不同的顺序执行和/或改变。
在操作810处，接收与存储器单元阵列中的一个或多个存储器单元的存储器写入操作相关联的存储器地址信息。在一些实施例中，存储器地址信息包括经历存储器写入操作的SRAM单元的行位置。参考图7，写入辅助电路610中的控制电路320接收存储器地址信息。
在操作820处，将参考电压提供给连接至阵列中的第一组存储器单元的第一组位线和连接至阵列中的第二组存储器单元的第二组位线。在一些实施例中，参考电压可由在将参考电压连接至负电压之前将参考电压初始化至地电势的下拉器件(例如，图7的下拉器件380)提供(如下面所讨论的操作830和840)。
在操作830处，通过第一电容性元件将参考电压连接至基于存储器地址信息提供给第一组位线的第一负电压。例如，参考图4和图7，当NBL使能信号114从‘0’转换至‘1’(例如，从逻辑低值至逻辑高值)时，电路节点361从‘1’转换至‘0’，因此通过电容性元件362将参考电压118电容性地连接至负电压。在一些实施例中，在下拉器件失效之后，参考电压被连接至第一负电压。
在操作840处，通过第一电容性元件和第二电容性元件将参考电压累积地连接至低于第一负电压的第二负电压，其中，基于存储器地址信息，将第二负电压提供给第二组位线。例如，参考图4和图7，当NBL使能信号114从‘0’转换至‘1’(例如，从逻辑低值至逻辑高值)时，电路节点345和361从‘1’转换至‘0’，因此通过电容性元件346和362将参考电压118电容性地连接至第二负电压。在一些实施例中，在下拉器件失效之后，参考电压被累积地连接至第二负电压。
如上所述，本文公开的写入辅助电路(例如，图3的写入辅助电路110和图7的写入辅助电路610)补偿位线中的寄生元件、为SRAM阵列的不同部分提供负电压调谐并补偿SRAM单元晶体管中的工艺变化。此外，利用辅助位线拓扑(例如，图6的SRAM 680)，写入辅助电路可以向距离写入驱动器电路较远位置处的存储器单元(例如，SRAM阵列680的上部中的存储器单元)提供“更多”负电压，而不干扰距离写入驱动器电路较近位置处的存储器单元(例如，SRAM阵列680的下部中的存储器单元)。
本发明的实施例包括一种写入辅助电路，所述写入辅助电路包括控制电路和电压发生器。控制电路被配置为接收与用于一个或多个存储器单元的存储器写入操作相关联的存储器地址信息。电压发生器被配置为向连接至一个或多个存储器单元的一根或多根位线提供参考电压。电压发生器包括第一电容性元件和第二电容性元件。在存储器写入操作期间，第一电容性元件被配置为将参考电压连接至第一负电压。基于存储器地址信息，第一电容性元件和第二电容性元件被配置为将参考电压累积地连接至低于第一负电压的第二负电压。
在一些实施例中，所述电压发生器还包括被配置为将所述参考电压初始化至地电势的下拉晶体管。
在一些实施例中，所述第一电容性元件被配置为在所述下拉晶体管失效之后将所述参考电压连接至所述第一负电压。
在一些实施例中，所述第一电容性元件和所述第二电容性元件被配置为在所述下拉晶体管失效之后将所述参考电压累积地连接至所述第二负电压。
在一些实施例中，所述第一电容性元件和所述第二电容性元件中的每一个均包括连接至电压电势的顶部电容器极板和连接至与所述参考电压相关联的电路节点的底部电容器极板，并且，所述控制电路被配置为将所述电压电势从第一值转换至较低的第二值，以将所述参考电压累积地连接至所述第二负电压。
在一些实施例中，所述控制电路被配置为基于所述存储器地址信息来转换连接至所述第一电容性元件的顶部电容器极板和所述第二电容性元件的顶部电容器极板的所述电压电势。
本发明的实施例包括一种存储器设备。所述存储器设备包括存储器单元阵列、写入驱动器电路和写入辅助电路。写入驱动器电路被配置为向在阵列中的一个或多个存储器单元上执行的存储器写入操作提供参考电压。写入辅助电路被配置为向写入驱动器电路提供参考电压。写入辅助电路可以包括控制电路和电压发生器。控制电路被配置为接收与在阵列中的一个或多个存储器单元上执行的存储器写入操作相关联的存储器地址信息。电压发生器包括第一电容性元件和第二电容性元件。基于存储器地址信息，第一电容性元件和第二电容性元件被配置为将参考电压累积地连接至低于第一负电压的第二负电压。
在一些实施例中，所述存储器单元阵列中的所述存储器单元中的每一个均包括静态随机存取存储器单元。
在一些实施例中，所述存储器地址信息包括所述存储器单元阵列中经历所述存储器写入操作的存储器单元的行位置，并且其中，所述行位置与所述存储器单元阵列的第一部分或位于所述存储器单元阵列的第一部分与所述写入辅助电路之间的所述存储器单元阵列的第二部分相关联。
在一些实施例中，响应于所述存储器单元阵列的第二部分中的所述行位置，所述第一电容性元件被配置为将所述参考电压连接至所述第一负电压。
在一些实施例中，响应于所述存储器单元阵列的第一部分中的所述行位置，所述第一电容性元件和所述第二电容性元件被配置为将所述参考电压累积地连接至所述第二负电压。
在一些实施例中，所述电压发生器还包括被配置为将所述参考电压初始化至地电势的下拉晶体管。
在一些实施例中，所述第一电容性元件被配置为在所述下拉晶体管失效之后将所述参考电压连接至所述第一负电压。
在一些实施例中，所述第一电容性元件和所述第二电容性元件被配置为在所述下拉晶体管失效之后将所述参考电压累积地连接至所述第二负电压。
在一些实施例中，所述第一电容性元件和所述第二电容性元件中的每一个均包括连接至电压电势的顶部电容器极板和连接至与所述参考电压相关联的电路节点的底部电容器极板，并且，所述控制电路被配置为将所述电压电势从第一值转换至较低的第二值，以将所述参考电压累积地连接至所述第二负电压。
本发明的实施例包括一种用于存储器写入操作的方法。所述方法包括以下操作：(i)接收与用于一个或多个存储器单元的存储器写入操作相关联的存储器地址信息；(ii)向连接至一个或多个存储器单元的一根或多根位线提供参考电压；(iii)通过第一电容性元件将参考电压连接至第一负电压；以及(iv)基于所述存储器地址信息，通过第一电容性元件和第二电容性元件将参考电压累积地连接至低于第一负电压的第二负电压。
在一些实施例中，提供所述参考电压包括在将所述参考电压连接至所述第一负电压和所述第二负电压之前，通过下拉晶体管将所述参考电压初始化至地电势。
在一些实施例中，将所述参考电压连接至所述第一负电压包括在所述下拉晶体管失效之后将所述参考电压连接至所述第一负电压。
在一些实施例中，将所述参考电压连接至所述第二负电压包括在所述下拉晶体管失效之后将所述参考电压累积地连接至所述第二负电压。
在一些实施例中，所述第一电容性元件和所述第二电容性元件中的每一个均包括连接至电压电势的顶部电容器极板和连接至与所述参考电压相关联的电路节点的底部电容器极板，并且，将所述参考电压连接至所述第二负电压包括将所述电压电势从第一值转换至较低的第二值，以将所述参考电压累积地连接至所述第二负电压。
本发明的实施例包括另一写入辅助电路，所述写入辅助电路包括控制电路和电压发生器。控制电路被配置为接收与用于一个或多个存储器单元的存储器写入操作相关联的存储器地址信息。电压发生器被配置为向连接至第一组一个或多个存储器单元的第一组位线和连接至第二组一个或多个存储器单元的第二组位线提供参考电压。电压发生器包括第一电容性元件和第二电容性元件。在存储器写入操作期间，基于存储器地址信息，第一电容性元件配置为将参考电压连接至提供给第一组位线的第一负电压。基于存储器地址信息，第一电容性元件和第二电容性元件被配置为将参考电压累积地连接至低于第一负电压的第二负电压，其中，第二负电压被提供给第二组位线。
本发明的实施例包括另一存储器设备。所述存储器设备包括存储器单元阵列、写入驱动器和写入辅助电路。写入驱动器电路被配置为向连接至阵列中的第一组存储器单元的第一组位线和连接至阵列中的第二组存储器单元的第二组位线提供参考电压。写入辅助电路被配置为向写入驱动器电路提供参考电压。写入辅助电路包括控制电路和电压发生器。控制电路被配置为接收与在阵列中的一个或多个存储器单元上执行的存储器写入操作相关联的存储器地址信息。电压发生器包括第一电容性元件和第二电容性元件。在存储器写入操作期间，基于存储器地址信息，第一电容性元件配置为将参考电压连接至提供给第一组位线的第一负电压。基于存储器地址信息，第一电容性元件和第二电容性元件被配置为将参考电压累积地连接至低于第一负电压的第二负电压，其中，第二负电压被提供给第二组位线。
本发明的实施例包括用于存储器写入操作的另一方法。所述方法包括以下操作：(i)接收与存储器单元阵列中的一个或多个存储器单元的存储器写入操作相关联的存储器地址信息；(ii)向连接至阵列中的第一组存储器单元的第一组位线和连接至阵列中的第二组存储器单元的第二组位线提供参考电压；(iii)基于存储器地址信息，通过第一电容性元件将参考电压连接至提供给第一组位线的第一负电压；以及(iv)基于存储器地址信息，通过第一电容性元件和第二电容性元件将参考电压累积地连接至低于第一负电压的第二负电压，其中，所述第二负电压提供给第二组位线。
应当理解的是，详细的描述部分，而不是公开的摘要部分，旨在用于解释权利要求。本发明的摘要部分可以阐述发明人所设想的本发明的一个或多个实施例但不是全部可能的实施例，并且此不旨在以任何方式限制所附权利要求。
以上公开内容论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (10)

1.一种写入辅助电路，包括：
控制电路，配置为接收与用于一个或多个存储器单元的存储器写入操作相关联的存储器地址信息；以及
电压发生器，配置为向连接至所述一个或多个存储器单元的一根或多根位线提供参考电压，其中，所述电压发生器包括：
第一电容性元件；和
第二电容性元件，其中，在所述存储器写入操作期间，
其中，所述第一电容性元件被配置为将所述参考电压连接至第一负电压；并且
其中，基于所述存储器地址信息，所述第一电容性元件和所述第二电容性元件被配置为将所述参考电压累积地连接至低于所述第一负电压的第二负电压。
2.根据权利要求1所述的写入辅助电路，其中，所述电压发生器还包括被配置为将所述参考电压初始化至地电势的下拉晶体管。
3.根据权利要求2所述的写入辅助电路，其中，所述第一电容性元件被配置为在所述下拉晶体管失效之后将所述参考电压连接至所述第一负电压。
4.根据权利要求2所述的写入辅助电路，其中，所述第一电容性元件和所述第二电容性元件被配置为在所述下拉晶体管失效之后将所述参考电压累积地连接至所述第二负电压。
5.根据权利要求1所述的写入辅助电路，其中，所述第一电容性元件和所述第二电容性元件中的每一个均包括连接至电压电势的顶部电容器极板和连接至与所述参考电压相关联的电路节点的底部电容器极板，并且，所述控制电路被配置为将所述电压电势从第一值转换至较低的第二值，以将所述参考电压累积地连接至所述第二负电压。
6.根据权利要求5所述的写入辅助电路，其中，所述控制电路被配置为基于所述存储器地址信息来转换连接至所述第一电容性元件的顶部电容器极板和所述第二电容性元件的顶部电容器极板的所述电压电势。
7.一种存储器装置，包括：
存储器单元阵列；
写入驱动器电路，被配置为提供用于对所述存储器单元阵列中的一个或多个存储器单元执行的存储器写入操作的参考电压；以及
写入辅助电路，被配置为向所述写入驱动器电路提供所述参考电压，其中，所述写入辅助电路包括：
控制电路，被配置为接收与对所述存储器单元阵列中的所述一个或多个存储器单元执行的所述存储器写入操作相关联的存储器地址信息；和
电压发生器，包括：
第一电容性元件；和
第二电容性元件，其中，在所述存储器写入操作期间：
其中，所述第一电容性元件被配置为将所述参考电压连接至第一负电压；并且
其中，基于所述存储器地址信息，所述第一电容性元件和所述第二电容性元件被配置为将所述参考电压累积地连接至低于所述第一负电压的第二负电压。
8.根据权利要求7所述的存储器装置，其中，所述存储器单元阵列中的所述存储器单元中的每一个均包括静态随机存取存储器单元。
9.一种用于存储器写入操作的方法，所述方法包括：
接收与用于一个或多个存储器单元的所述存储器写入操作相关联的存储器地址信息；
向连接至所述一个或多个存储器单元的一根或多根位线提供参考电压；
通过第一电容性元件将所述参考电压连接至第一负电压；以及
基于所述存储器地址信息，通过所述第一电容性元件和第二电容性元件将所述参考电压累积地连接至低于所述第一负电压的第二负电压。
10.根据权利要求9所述的方法，其中，提供所述参考电压包括在将所述参考电压连接至所述第一负电压和所述第二负电压之前，通过下拉晶体管将所述参考电压初始化至地电势。
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