CN109801656A - 一种存储器电路、自适应负电压写辅助控制方法及芯片 - Google Patents

Abstract

本申请提供一种存储器电路、自适应负电压写辅助控制方法及芯片，存储器电路包括：存储阵列；与存储阵列连接的负电压写辅助电路，用于根据负电压写使能信号的状态，调整向位线对施加的负电压的工作状态；与负电压写辅助电路连接，向负电压写辅助电路传输负电压写使能信号的负电压写使能信号自适应控制电路；负电压写使能信号自适应控制电路包括：复制存储阵列，复制存储阵列为存储阵列的复制结构；负电压写辅助电路用于，检测复制存储阵列的写数据情况，根据检测的写数据情况，调整负电压写使能信号的状态，以通过不同状态的负电压写使能信号，控制负电压写辅助电路调整负电压的工作状态。本申请可提升存储器写成功率，并降低存储器的功耗开销。

Description

一种存储器电路、自适应负电压写辅助控制方法及芯片

技术领域

本发明实施例涉及存储器技术领域，具体涉及一种存储器电路、自适应负电压写辅助控制方法及芯片。

背景技术

存储器是芯片中应用的用于存储数据的器件，作为一种典型的存储器，静态存储器由于功耗小、读取速度快等优点，被广泛用于需要高速存储数据的场景(例如静态存储器可用于数据处理系统并存储数据)，典型的静态存储器如SRAM(Static Random-AccessMemory，静态随机存取存储器)等。

存储器的存储单元由于工艺波动(如制程偏差)，电源电压下降等原因，常会存在写困难的现象，因此如何提升存储器的写成功率，一直是本领域技术人员考虑的问题。

发明内容

有鉴于此，本发明实施例提供一种存储器电路、自适应负电压写辅助控制方法及芯片，以在提升存储器写成功率的情况下，尽可能的降低存储器的功耗开销。

为实现上述目的，本发明实施例提供如下技术方案：

一种存储器电路，包括：

存储阵列；

与所述存储阵列连接的负电压写辅助电路；所述负电压写辅助电路用于，根据负电压写使能信号的状态，调整向所述存储阵列的位线对施加的负电压的工作状态；

与所述负电压写辅助电路连接，并向所述负电压写辅助电路传输负电压写使能信号的负电压写使能信号自适应控制电路；所述负电压写使能信号自适应控制电路包括：复制存储阵列，所述复制存储阵列为所述存储阵列的复制结构；

其中，所述负电压写辅助电路用于，检测所述复制存储阵列的写数据情况，根据检测的写数据情况，调整负电压写使能信号的状态，以通过不同状态的负电压写使能信号，控制所述负电压写辅助电路调整所述负电压的工作状态。

本发明实施例还提供一种自适应负电压写辅助控制方法，基于上述所述的存储器电路，所述方法包括：

检测复制存储阵列的写数据情况；所述复制存储阵列为存储器的存储阵列的复制结构；

根据检测的写数据情况，调整向存储器的负电压写辅助电路传输的负电压写使能信号的状态，以通过不同状态的负电压写使能信号，控制所述负电压写辅助电路调整，向所述存储阵列的位线对施加的负电压的工作状态。

本发明实施例还提供一种芯片，包括上述所述的存储器电路。

本发明实施例提供的存储器电路中，负电压写使能信号自适应控制电路可检测复制存储阵列的写数据情况，由于复制存储阵列为存储器的存储阵列的复制结构，因此本发明实施例可间接实现存储阵列的写数据情况检测；从而，负电压写使能信号自适应控制电路可根据检测的写数据情况，自适应的调整负电压写使能信号的状态，从而通过不同状态的负电压写使能信号，控制负电压写辅助电路调整负电压的工作状态。本发明实施例提供的存储器电路可实现在复制存储阵列写数据失败时，控制负电压写辅助电路启动负电压，提升存储器写数据的成功概率，而在复制存储阵列写数据成功时，控制负电压写辅助电路关闭负电压，以降低存储器的功耗开销；由于复制存储阵列为存储阵列的复制结构，且复制存储阵列和存储阵列具有相同的工艺进程，从而本发明实施例提供的存储器电路，可根据存储阵列的工艺制程自适应的调整负电压的工作状态，实现写数据的成功概率和功耗开销的平衡，在保障存储器的写数据的成功率的情况下，尽可能的降低功耗开销。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为存储器电路的结构示意图；

图2为存储单元的结构示意图；

图3为写操作方法流程图；

图4为存储单元写0的波形示意图；

图5为存储单元写操作失败的波形示意图；

图6为存储器电路的另一结构示意图；

图7为存储器电路的再一结构示意图；

图8为存储器电路的又一结构示意图；

图9为复制存储阵列写0成功的波形示意图；

图10为复制存储阵列写0失败的波形示意图；

图11为存储器电路的又另一结构示意图；

图12为关闭负电压时的波形示意图；

图13为启动负电压时的波形示意图；

图14为自适应负电压写辅助控制方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

可选的，图1示出了存储器电路的一种可选结构，如图1所示存储器电路可以包括：存储阵列1和负电压写辅助电路2。

其中，存储阵列1可以是由多个存储单元构成的阵列结构，存储单元为存储数据的基本单元结构；可选的，参照图1，存储阵列可以包括：

多个存储单元，图1示例了n+1个存储单元，如存储单元0至存储单元n；

多个字线WL，图1示例了n+1个字线WL，如字线WL0至字线WLn；每一行的存储单元可连接该行的字线，如存储单元0连接字线WL0，以此类推；

位线对；可选的，位线对的数量可以为多对，为便于示例，图1仅示出了一对位线对，如图1所示位线BL及位线反BLB；多对位线对可与字线并联连接，且与各存储单元连接。

负电压写辅助电路2可以是存储器中的外围控制电路，负电压写辅助电路2可在存储单元写困难时，启动负电压，从而将存储阵列的位线电压下拉到负电压，以提升存储器的写成功率。

可选的，在一种示例中，存储单元可以选用6T结构(即以6个晶体管组成存储单元)，图2示出了存储单元的一种可选结构，图2所示6T结构的存储单元可以适用于SRAM存储器的存储单元，也可适用于其他类型的存储器的存储单元；

参照图2，6T结构的存储单元可以包括：

第一上拉晶体管PU1(图2所示PU1以PMOS管为示例)，第一下拉晶体管PD1(图2所示PD1以NMOS管为示例)，第二上拉晶体管PU2(图2所示PU2以PMOS管为示例)，第二下拉晶体管PD2(图2所示PD2以NMOS管为示例)，第一控制开关PG1(图2所示PG1以NMOS管为示例)和第二控制开关PG2(图2所示PG2以NMOS管为示例)；

第一上拉晶体管PU1和第一下拉晶体管PD1构成一反相器，第二上拉晶体管PU2和第二下拉晶体管PD2构成另一反相器，第一控制开关PG1为数据节点Q的存取管，第二控制开关PG2为数据节点QB的存取管，从而该两个反相器构成稳态的数据锁存器；数据节点Q与数据节点QB逻辑相反；

其中，第一控制开关PG1和第二控制开关PG2的栅极与字线WL连接，第一控制开关PG1的漏极与位线BL连接，第二控制开关PG2的漏极与位线反BLB连接；第一上拉晶体管PU1的源极和第二上拉晶体管PU2的源极与电源电压VDD连接；第一下拉晶体管PD1的源极和第二下拉晶体管PD2的源极与地电压VSS(地线)连接；

图2中，如果数据节点Q的电压高而数据节点QB的电压低，则存储单元中存储的值为逻辑1，相反的，如果数据节点Q的电压低而数据节点QB的电压高，则存储单元中存储的值为逻辑0。

结合图2所示存储单元的可选结构，当需要对存储单元进行写操作时(例如将存储单元存储的值从1改写为0)，可选执行图3所示写操作方法，结合图2和图3，该方法可以包括：

步骤S10、将字线WL充电为高电压。

存储单元(如SRAM存储单元)通常布置为具有行及列的阵列，存储单元的各行连接到字线WL(Word Line)，存储单元的各列连接到位线对(位线对如图1所示位线BL和位线反BLB)；在对存储单元进行写操作时，可将字线WL充电为高电压，如将字线WL充电到存储单元工作的电源电压VDD。

步骤S11、将位线BL的电压下拉到地电压VSS，位线反BLB的电压维持为电源电压VDD。

位线BL(Bit Line)和位线反BLB(Bit Line Bar)为存储单元中的一对位线对；在一种示例中，位线BL可位于左部，为存储单元的左边位线，则第一上拉晶体管PU1为左边上拉晶体管，第一下拉晶体管PD1为左边下拉晶体管，第一控制开关PG1为左边控制开关，数据节点Q为左边数据节点；相应的，位线反BLB位于右部，为存储单元的右边位线，则第二上拉晶体管PU2为右边上拉晶体管，第二下拉晶体管PD2为右边下拉晶体管，第二控制开关PG2为右边控制开关，数据节点QB为右边数据节点。

通过图3所示方法将字线WL充电为高电压，位线BL的电压下拉到地电压VSS，位线反BLB的电压维持为电源电压VDD后，由于存储单元中第一上拉晶体管PU1的驱动能力弱于第一控制开关PG1的驱动能力，数据节点Q会被位线BL下拉到一个较低的电压，而随着数据节点Q的电压降低，数据节点QB的电压会上升，数据节点QB的电压上升又会导致第一下拉晶体管PD1导通，加速数据节点Q的电压下降；通过以上的正反馈过程，可最终将数据节点Q的电压下拉为地电压VSS，数据节点QB的电压上拉为电源电压VDD，实现存储单元存储的值由1变为0的转变，即实现对存储单元进行写0操作；

相应的，对存储单元进行写操作，使得存储单元存储的值由1变为0的波形可选如图4所示，图4示出了数据节点Q与数据节点QB的电压反转示意，可参照。

随着集成电路工艺尺寸的不断缩小，制程偏差进一步增大、电源电压进一步降低，这使得存储单元越来越难以进行写操作，例如需要较长的时间对存储单元完成写操作，甚至是完全无法改写存储单元中的数据；如图5示出了存储单元写操作失败的波形示意图，可以看出数据节点Q与数据节点QB在字线WL由高电源变为低电源后仍未完成电压反转，且在自反馈的作用下存储单元的值又恢复为原来状态；

影响存储单元写成功率的关键因素是存储单元的写入裕度，存储单元的写入裕度正比例于I(PG)/I(PU)，I(PG)/I(PU)表示图2所示中PG管的驱动能力与PU管的驱动能力之比；存储单元的写入裕度越大，表明数据越容易写入成功，反之，写入裕度越小，数据越不容易写入，如果写入裕度为负，则表明数据不能写入成功。虽然在设计时可以为存储单元设计较高的写入裕度，但由于制程偏差，实际制造的存储单元的写入裕度可能会减小，或者存储单元实际的工作电压降低，也会导致存储单元的写入裕度减小，从而使得存储单元写困难，因此为提升存储单元的写成功率，可在写数据时，拉低位线电压或者位线反电压至负电压(即使用负电压写辅助方式)，从而加强PG管的驱动能力，提升存储单元的写入裕度，进而提升存储单元的写成功率。

基于此，图1所示存储器电路提供了负电压写辅助电路2，在存储单元写困难时，负电压写辅助电路2可启动负电压，将存储阵列的位线电压或位线反电压下拉到负电压，以提升存储单元的写入裕度，提升存储单元的写成功率；示例的，负电压写辅助电路可向位线BL或位线反BLB提供负电压(如在写0时，向位线BL提供负电压，从而将位线BL的电压拉低至负电压，在写1时，向位线反BLB提供负电压，从而将位线反BLB的电压拉低至负电压)，通过将位线电压下拉到负电压，从而提升存储单元的写成功率；

可选的，作为一种示例，图6示出了存储器电路的另一种可选结构，结合图1和图6所示，存储器电路可以包括：存储阵列1和负电压写辅助电路2；其中，负电压写辅助电路2可以包括：负电压控制电路(NEGC)21和负电压写驱动电路(Negative write driver block)22；存储阵列1的结构可参照图1和图2部分所示，此处不再赘述；

可选的，负电压写辅助电路2可基于负电压写使能信号(NVEN)的状态，控制负电压的工作状态，负电压的工作状态例如启动和关闭负电压；负电压写辅助电路2启动负电压如：向位线提供负电压，将位线电压下拉到负电压；

可选的，当存储单元存在写困难时，负电压写使能信号可用于控制负电压写辅助电路2启动负电压，从而负电压写辅助电路2可将位线电压下拉到负电压，提升写成功率；示例的，此时，负电压写使能信号可设置为第一值(如逻辑1)；当不需要启动负电压时(即关闭负电压时)，负电压写使能信号可设置为第二值(如逻辑0)，第一值和第二值逻辑相反；

可选如图6所示，在负电压写辅助电路2中，负电压控制电路21用于接收负电压写使能信号，根据负电压写使能信号的状态，调整负电压的工作状态，从而实现对位线电压(如位线BL或位线反BLB的电压)的控制；例如，在负电压写使能信号为逻辑1时，负电压控制电路21可启动负电压，将位线电压下拉到负电压；

负电压写驱动电路22与负电压控制电路21连接，用于根据写使能信号WE和写入的数据D，驱动负电压控制电路21对位线电压的控制。

上述提出的存储器电路，可以通过负电压写辅助电路将位线电压拉低至负电压，从而提升存储单元的写入裕度，提升存储单元的写成功率；然而，本发明的发明人进一步发现，由于存储单元的制程偏差程度不同，工作的电源电压不同等原因，启动负电压的需求也存在不同，如果过度的启动负电压，无疑将增大存储器工作时的功耗开销；而且，当存储单元的电源电压较高时，如果再启动负电压作，那么存储单元的晶体管的栅源电压，将极容易超出容忍的最大电压，容易造成晶体管不稳定；

可以看出，负电压一直处于启动状态并不是最优的，因此亟需提供一种准确的控制负电压的启动和关闭的方案；然而，目前负电压写使能信号一般由外部控制，并且外部何时控制负电压写使能信号进行负电压的启动和关闭，已在芯片测试后被设定，这并无法根据存储器的实际情况自适应控制负电压的启动和关闭。

基于此，本发明的发明人进一步提出改进的存储器电路，通过自适应的调整负电压写使能信号的状态，以自适应的控制负电压的工作状态，实现准确的控制负电压的工作状态，从而在保障存储单元写成功率的情况下，尽可能的降低存储器的功耗开销。

作为一种可选实现，图7示出了存储器电路的再一结构示意图，结合图1，图2，图6和图7所示，本发明实施例提供的存储器电路可以包括：存储阵列1，负电压写辅助电路2，和负电压写使能信号自适应控制电路3；

存储阵列1，负电压写辅助电路2的可选结构和说明，可与前文描述相应对照，此处不再赘述；

在本发明实施例中，负电压写使能信号自适应控制电路3可向负电压写辅助电路2传输负电压写使能信号(NVEN)；

负电压写使能信号自适应控制电路3可具有复制存储阵列(Replica MemoryArray)31，复制存储阵列31可以是存储阵列1的复制结构，复制存储阵列31与存储阵列1可以具有相同的制程偏差；

可选的，复制存储阵列31与存储阵列1在物理版图上可以是紧贴的，如复制存储阵列31与存储阵列1在物理版图上位于同一高度且紧挨，同时，复制存储阵列31和存储阵列1共用字线；在制造时，复制存储阵列31可与存储阵列1可以同时制造，并且复制存储阵列31与存储阵列1具有相同的存储单元；如此，可使得复制存储阵列31与存储阵列1可以具有相同的制程偏差；

可选的，负电压写使能信号自适应控制电路3可通过检测复制存储阵列31的写数据情况，以实现存储阵列1的写数据情况检测；

从而负电压写使能信号自适应控制电路3可根据检测的写数据情况，调整负电压写使能信号的状态，以通过不同状态的负电压写使能信号，控制负电压写辅助电路2调整负电压的工作状态(负电压的工作状态如启动和关闭负电压)；即，本发明实施例提供的存储器电路中，负电压写使能信号自适应控制电路3可检测复制存储阵列的写数据情况，以实现对存储阵列的写数据情况的检测，从而根据检测的写数据情况，负电压写使能信号自适应控制电路3可自适应的调整负电压写使能信号的状态，从而通过不同状态的负电压写使能信号，控制负电压写辅助电路2调整负电压的工作状态；

可选的，存储阵列的写数据情况可以包括：写数据成功和写数据失败；

可选的，一方面，负电压写使能信号自适应控制电路3若检测到复制存储阵列写数据失败，可确定第一值的负电压写使能信号，向负电压写辅助电路2输出第一值的负电压写使能信号，以控制负电压写辅助电路启动负电压；

可选的，另一方面，负电压写使能信号自适应控制电路3若检测到存储阵列写数据成功，可向负电压写辅助电路2输出第二值的负电压写使能信号，以控制负电压写辅助电路关闭负电压；可选的，第一值与第二值可以逻辑相反，如第一值为1，第二值为0。

可选的，图8示出了存储器电路的又一可选结构，结合图7和图8所示，图8细化了负电压写使能信号自适应控制电路3的可选结构，该负电压写使能信号自适应控制电路3可以包括：

复制存储阵列31，复制存储阵列31可以是存储阵列1的复制结构；可选的，复制存储阵列31可以具备与存储阵列1相同的制程偏差，例如复制存储阵列31可以具备与存储阵列1相同的全局工艺偏差(global process variation)；

在一种示例中，如图8所示，复制存储阵列31可以包括：

多个复制存储单元，图8示性的示出了n+1个复制存储单元，如复制存储单元0到复制存储单元n；

多个字线WL，图8示例了n+1个字线WL，如字线WL0至字线WL n；每一行的复制存储单元可连接该行的字线，如复制存储单元0连接字线WL0，以此类推，字线WL还可与存储阵列1中的存储单元连接，具体连接说明可参照前文描述，此处不再赘述；

多对复制位线对，可选的，复制位线对可以是存储阵列1中位线对的复制结构，复制位线对的数量可以为多对，多对复制位线对可与字线并联连接，且与复制存储单元连接；为便于示例，图8仅示出了一对复制位线对，如图8所示复制位线RBL(Replica Bit Line)及复制位线反RBLB(Replica Bit Line Bar)，可选的，复制位线RBL可以是位线BL的复制结构，复制位线反RBLB可以是位线反BLB的复制结构。

继续参照图8，负电压写使能信号自适应控制电路中还可以包括：

第一NMOS管NS1，第一NMOS管NS1的栅极连接电源电压VDD，漏极连接复制位线RBL，源极连接复制数据线RDL(Replica Data Line)；可选的，复制数据线RDL可以是与复制位线RBL连接的数据线，可用于指示复制存储阵列的写数据1情况；

第二NMOS管NS2，第二NMOS管NS2的栅极连接电源电压VDD，漏极连接复制位线反RBLB，源极连接复制数据线反RDLB(Replica Data Line Bar)；可选的，复制数据线反RDLB可以是与复制位线反RBLB连接的数据线，可用于指示复制存储阵列的写数据0情况；

负电压探测锁存器(NVBL Detect Latch)32，负电压探测锁存器32可连接复制数据线RDL和复制数据线反RDLB，并向负电压写辅助电路2传输NVEN，如向图6所示的负电压写辅助电路中的负电压控制电路21输出NVEN；

可选的，负电压探测锁存器32可通过读取RDL或RDLB上的状态，确定复制存储阵列是否成功写入数据，以确定复制存储阵列的写数据情况；从而在确定复制存储阵列写数据成功时，负电压探测锁存器32可将NVEN的值从第一值(如逻辑1)跳变成第二值(如逻辑0)，从而控制负电压写辅助电路2关闭负电压；

在确定复制存储阵列写数据失败时，负电压探测锁存器32可输出第一值的NVEN，从而控制负电压写辅助电路2启动负电压；

在一种示例中，若复制存储阵列写0，则在复制位线RBL和复制数据线RDL的电压被下拉后，负电压探测锁存器32可判断复制数据线反RDLB的电压是否为电源电压VDD与预定电压Vtn的差值(如复制位线反RBLB的电压是否为电源电压VDD减预定电压Vtn，Vtn可以认为是复制存储单元中第二控制开关PG2的阈值)，若是，确定所述复制存储阵列写0成功，若否，确定所述复制存储阵列写0失败；

若复制存储阵列写1，则在复制位线反RBLB和复制数据线反RDLB的电压被下拉后，负电压探测锁存器32可判断复制数据线RDL的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写1成功，若否，确定所述复制存储阵列写1失败。

可选的，图8中也可不设置第一NMOS管NS1和第二NMOS管NS2，而是设置复制数据线RDL与复制位线RBL直接连接，设置复制数据线反RDLB与复制位线反RBLB直接连接。

可选的，进一步，如果负电压探测锁存器32检测存储单元在连续的多个写周期内都能成功的写入数据，则负电压探测锁存器32可锁存NVEN的值为第二值(如逻辑0)，从而使得负电压写辅助电路2在后续的写周期可以关闭负电压；如果负电压探测锁存器检测存储单元在连续的多个写周期内，存在任一写周期写入数据失败，则负电压探测锁存器32可锁存NVEN的值为第一值(如逻辑1)，从而使得负电压写辅助电路2在后续的写周期启动负电压。

继续参照图8，负电压写使能信号控制电路3中还可以包括：

第一与门Y1；第一与门Y1的第一输入端接入写周期数cycn，第二输入端接入NVEN，输出端与负电压探测锁存器32连接；

第三NMOS管NS3，第三NMOS管S3的源极接地，漏极连接复制数据线RDL，栅极与第一门电路X1(图8以或非门示例第一门电路X1)的输出端连接；第一门电路X1的输出端形成数据节点wdt；

第四NMOS管NS4，第四NMOS管NS4的源极接地，漏极连接复制数据线反RDLB，栅极与第二门电路X2(图8以或非门示例第二门电路X2)的输出端连接；第二门电路X2的输出端形成数据节点wdc；

第一门电路X1的第二输入端和第二门电路X2的第一输入端连接，形成数据节点WEB；第一门电路X1的第一输入端和第二门电路X2的第二输入端连接数据产生器33；

第一反相器IN1，第一反相器IN1的输出端连接第一门电路X1的第二输入端，输入端连接接入数据产生器33；

数据产生器33可用于切换复制存储阵列的写数据，即实现数据D的切换，如数据D在1和0间的切换；可选的，数据产生器33可以包括：第二反相器IN2及寄存器331(如寄存器XDFF)；第二反相器IN2的输入端与第二门电路X2的第二输入端连接，输出端与第一门电路X1的第一输入端连接；寄存器331可以具有数据端口D，输出端口Q，时钟端口clk，设置端口Set，反相输出端口QB；其中，D端口与第二反相器IN2的输出端连接，Q端口与第二反相器IN2的输入端连接，D端口形成数据节点D，Q端口形成数据节点DB，时钟端口clk接入WE。

继续参照图8，负电压写使能信号自适应控制电路3中还可以包括：

周期计数器34，周期计数器34用于对写周期数进行计数；可选的，多个写周期后(如n个写周期后)，周期计数器34可向第一与门Y1输入写周期数cycn(n的值可设定)，以使得负电压探测锁存器32根据多个写周期的写情况，锁存NVEN的值；例如，在多个写周期内均写数据成功，则锁存NVEN的值为第二值(如逻辑0)，如果在多个写周期内存在任一写周期写数据失败，则锁存NVEN的值为第一值(如逻辑1)。

可选的，在本发明实施例中，负电压写使能信号自适应控制电路3中的数据产生器33可实现数据D的切换(如数据D在1和0间的切换)，并且由于复制存储阵列31是存储阵列1的复制结构，负电压写使能信号自适应控制电路3可对复制存储阵列31的写数据情况进行检测，以间接实现对存储阵列1的写数据情况的检测；

从而在检测到复制存储阵列31的写数据情况为写数据失败时，负电压写使能信号自适应控制电路3可向负电压写辅助电路2传输第一值的NVEN，以控制负电压写辅助电路2启动负电压，提升存储阵列的存储单元写数据的成功率；在检测到复制存储阵列31的写数据情况为写数据成功时，负电压写使能信号自适应控制电路3可向负电压写辅助电路2传输第二值的NVEN，以控制负电压写辅助电路2关闭负电压，以降低存储器的功耗开销；可选的，第一值和第二值可以逻辑相反，如第一值为1，第二值为0；

可见，在本发明实施例中，负电压写使能信号自适应控制电路3可通过检测复制存储阵列的写数据情况，调整向负电压写辅助电路传输的负电压写使能信号的状态，以使得负电压写辅助电路准确的控制负电压的工作状态，在保障存储器的存储单元的写数据成功率的情况下，尽可能的实现降低存储器的功耗开销。

需要说明的是，图8所示的负电压写使能信号自适应控制电路的结构仅是可选的，图8所示的负电压探测锁存器，数据产生器，周期计数器之间的连接结构也是可选的；本发明实施例可在负电压写使能信号自适应控制电路中设置负电压探测锁存器(并不限于图8所示的设置方式)，并使得所述负电压探测锁存器连接复制数据线和复制数据线反，同时负电压探测锁存器向负电压写辅助电路输出负电压写使能信号；从而，将所述负电压探测锁存器配置为：根据复制数据线或复制数据线反的状态，确定所述复制存储阵列的写数据情况，根据检测的写数据情况调整负电压写使能信号的状态；

可选的，在设置负电压探测锁存器后，本发明实施例可在负电压写使能信号自适应控制电路中进一步设置数据产生器和周期计数器；从而将所述数据产生器配置为，切换复制存储阵列的写数据；将周期计数器配置为，计数复制存储阵列的写周期数，并将所述写周期数传输给负电压探测锁存器；

可选的，所设置的负电压探测锁存器，数据产生器和周期计数器之间的连接结构可选如图8所示，也可不限于图8所示。

可选的，结合图8所示，当写入数据D＝0时，复制数据线RDL和复制位线BL的电压被下拉，从而复制数据线反RDLB和复制位线反RBLB悬空，复制数据线反RDLB和复制位线反RBLB上的状态可由复制存储阵列的复制存储单元中的数据节点QB(数据节点QB如图2所示)确定，从而可通过判断复制数据线反RDLB和复制位线反RBLB上的状态，判断数据D是否写成功，例如，判断复制数据线反RDLB的电压(即复制位线反RBLB的电压)是否在一个相对较高的电压，例如复制位线反RBLB的电压是否为电源电压与预定电压的差值(如复制位线反RBLB的电压是否为电源电压VDD减预定电压Vtn，Vtn可以认为是复制存储单元中第二控制开关PG2的阈值)，若是，确定所述复制存储阵列写0成功，若否，确定所述复制存储阵列写0失败；

进而，在写数据成功时，负电压写使能信号自适应控制电路3可向负电压写辅助电路2传输第二值的NVEN，在写数据失败时，负电压写使能信号自适应控制电路3可向负电压写辅助电路2传输第一值的NVEN；

可选的，复制存储阵列写数据D＝0时，复制存储阵列的复制存储单元中存储的数据可从1改写成0，即复制存储单元中数据节点Q的电压从电源电压VDD改写成0，而数据节点QB的电压从0改写成电源电压VDD；

可选的，图9示出了复制存储阵列写0成功时的波形图，可进行参照；如图9所示，当复制存储阵列的复制存储单元写0成功时，数据节点QB的电压从0跳变到1，且复制位线反RBLB的电压在一个相对较高的电压，例如复制位线反RBLB的电压为电源电压VDD与预定电压Vtn的差值，即复制位线反RBLB的电压为电源电压VDD减预定电压Vtn；

可选的，图10示出了复制存储阵列写0失败时的波形图，可进行参照；如图10所示，当复制存储阵列的复制存储单元写0失败时，数据节点QB的电压维持为0，且复制位线反RBLB的电压下降到接近地电压VSS，如此可通过复制位线反RBLB的电位判断写0失败；

同理，当写入数据D＝1时，复制数据线反RDLB和复制位线反RBLB的电压被下拉，复制数据线RDL和复制位线BL悬空，复制数据线RDL和复制位线BL的状态由数据节点Q(数据节点Q如图2所示)确定，通过判断复制数据线RDL和复制位线BL的状态，可判断数据D是否写成功，如判断复制数据线RDL的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写1成功，若否，确定所述复制存储阵列写1失败；

进而，在写数据成功时，负电压写使能信号自适应控制电路3可向负电压写辅助电路2传输第二值的NVEN，在写数据失败时，负电压写使能信号自适应控制电路3可向负电压写辅助电路2传输第一值的NVEN；

可选的，复制存储阵列写1成功时的波形类似图9，写1失败时的波形类似图10，此处不再赘述。

本发明实施例提供的存储器电路中，负电压写使能信号自适应控制电路可检测复制存储阵列的写数据情况，由于复制存储阵列为存储器的存储阵列的复制结构，因此本发明实施例可间接实现存储阵列的写数据情况检测；从而，负电压写使能信号自适应控制电路可根据检测的写数据情况，自适应的调整负电压写使能信号的状态，从而通过不同状态的负电压写使能信号，控制负电压写辅助电路2调整负电压的工作状态。进而，本发明实施例提供的存储器电路可实现在复制存储阵列写数据失败时，控制负电压写辅助电路启动负电压，提升存储器写数据的成功概率，而在复制存储阵列写数据成功时，控制负电压写辅助电路关闭负电压，以降低存储器的功耗开销；可见，本发明实施例提供的存储器电路可实现写数据的成功概率和功耗开销的平衡，在保障存储器的写数据的成功率的情况下，尽可能的降低功耗开销。

可选的，更进一步的，图11示出了存储器电路的又另一可选结构，结合图8和图11所示，图11进一步细化了负电压写辅助电路2的可选结构，可选的，负电压写使能信号自适应控制电路3的介绍可参照前文描述，此处不再赘述，结合图8和图11所示，存储器电路还可以包括：

连接位线对的交叉耦合电路4；可选的，交叉耦合电路4可以包括：第一PMOS管PS1和第二PMOS管PS2；第一PMOS管PS1和第二PMOS管PS2的源极接电源电压，第一PMOS管PS1的栅极与第二PMOS管PS2的漏极交叉连接于位线反BLB，第一PMOS管PS1的漏极与第二PMOS管PS2的栅极交叉连接于位线BL；

第五NMOS管NS5，第五NMOS管NS5的栅极接WCS(write column select，写列复选)信号，漏极连接位线BL，源极连接负电压写辅助电路2；

第六NMOS管NS6，第六NMOS管NS6的栅极接WCS信号，源极连接位线反BLB，漏极连接负电压写辅助电路2。

继续参照图11，负电压写辅助电路2可以包括：负电压控制电路21和负电压写驱动电路22；

可选的，负电压控制电路21可以包括：

多个串联连接的电容，图11示例性的示出了4个电容，分别为C0，C1，C2和C3，当然，负电压控制电路21中实际设计的电容数量并不局限图11示例，而是可根据实际设计需要设定电容数量；该多个串联连接的电容的首尾及各电容之间，连接有与电容连线交叉的数据线，该数据线可以包括：与位线BL连接的位线数据线DL(如图11中，位线数据线DL通过第五NMOS管NS5与位线BL连接)，与位线反BLB连接的位线反数据线DLB(如图11中，位线反数据线DLB通过第六NMOS管NS6与位线反BLB连接)，至少一个控制数据线(如图11所示控制数据线CDL0，CDL1,CDL2)；可选的，位线数据线DL可以认为是位线BL的延伸数据线，位线反数据线DLB可以认为是位线反BLB的延伸数据线；需要说明的是，图11所示的负电压控制电路21的结构仅是一种示例；

第三门电路M3(图11以与非门示例第三门电路M3，第三门电路M3也可选用其他类型)；第三门电路M3的第一输入端连接负电压写使能信号(NVEN)，第二输入端连接写使能信号(WE)，输出端与第一延迟单元(delay1)的一端连接，第一延迟单元以delay1表示；如图11示例，第三门电路M3的输出端形成数据节点NVF；

第一延迟单元(delay1)；第一延迟单元的另一端与负电压控制电路21中的控制数据线连接。

可选的，继续参照图11，负电压写驱动电路22可以包括：

第二延迟单元(delay2)，第二延迟单元的一端接于第三门电路M3的输出端，另一端连接于第四门电路M4(图11以与非门示例第四门电路M4，第四门电路M4也可选用其他类型)的第一输入端，第四门电路M4的第二输入端连接WE信号，第四门电路M4的输出端形成数据节点WEB；

第七NOMS管NS7，第七NOMS管NS7的源极接地，漏极与位线数据线DL连接，栅极连接第五门电路M5(图11以或非门示例第五门电路M5，第五门电路M5也可选用其他类型)的输出端；

第八NMOS管NS8，第八NMOS管NS8的源极接地，漏极接位线反数据线DLB，栅极连接第六门电路M6(图11以或非门示例第六门电路M6，第六门电路M6也可选用其他类型)的输出端；

第五门电路M5的第一输入端与第四门电路M4的输出端连接，第二输入端与第三反相器IN3的输入端连接，第三反相器IN3的输入端形成数据节点D；

第六门电路M6的第一输入端与第四门电路M4的输出端连接，第二输入端与第三反相器IN3的输出端连接；第三反相器IN3的输出端形成数据节点DB。

结合图11所示存储器电路，在存储器写数据1时，即数据D＝1，数据反DB＝0，则第八NMOS管NS8导通，位线反数据线DLB的电压被下拉至地电压VSS，位线反BLB的电压被下拉至地电压，且第七NOMS管NS7关断，位线数据线DL悬空；由于位线反BLB被下拉至地电压，第一PMOS管PS1导通，维持位线BL的电压为电源电压VDD；

相应的，在存储器写数据0时，即数据D＝0，数据反DB＝1，则第七NOMS管NS7导通，位线数据线DL被下拉至地电压VSS，位线BL的电压被下拉至地电压，第八NMOS管NS8关断，位线反数据线DLB悬空；由于位线BL的电压被下拉至地电压，第二PMOS管PS2导通，维持位线反BLB的电压为电源电压VDD；

从而，以本发明实施例提供的方式控制负电压启动时(即负电压写使能信号为第一值，如逻辑1)，则负电压控制电路21可将位线BL的电压下拉至负电压，第二PMOS管PS2导通，且维持位线反BLB的电压为电源电压VDD，或者，负电压控制电路21可将位线反BLB的电压被下拉至负电压，第一PMOS管PS1导通，且维持位线BL的电压为电源电压VDD。

可选的，为更进一步的说明，下面对以本发明实施例提供的方式，控制启动和关闭负电压情况下，存储阵列的写过程进行分别说明：

在初始状态下，图11中WE＝0，NVF＝1，WCS＝0，位线数据线DL，位线反数据线DLB，位线BL和位线反BLB被预充电至电源电压VDD；

在关闭负电压时(即不启动负电压进行写辅助)，则NVEN＝0，WCS＝1,第五NMOS管N5和第六NMOS管N6导通，传递位线数据线DL的电压到位线BL上，传递位线反数据线DLB的电压到位线反BLB上，从而WE从0跳变成1；由于NVEN＝0,NVF＝1,控制数据线CDL0，CDL1，和CDL2保持为1,WEB从1跳变成0；从而若写入数据为0，则第七NMOS管N7拉低位线数据线DL和位线BL的电压；若写入数据为1，则第八NMOS管NS8拉低位线反数据线DLB和位线反BLB的电压；相应的，关闭负电压时的波形示意可如图12所示；

在启动负电压时(即启动负电压进行写辅助)，则NVEN＝1，WE从0跳变成1,WEB＝0；若写入数据为0，第七NMOS管N7拉低位线数据线DL和位线BL的电压；若写入数据为1，第八NMOS管NS8拉低位线反数据线DLB和位线反BLB的电压；从而，NVF从1跳变成0,经过第一延时单元delay1后，位线数据线DL和位线BL，或者位线反数据线DLB和位线反BLB的电压被下拉到地电压VSS，经过第二延时单元delay2后，控制数据线CDL0，CDL1，和CDL2从1跳变成0，由负电压控制电路21中的耦合电容C0，C1，C2和C3将位线数据线DL或者位线反数据线DLB的电压，从地电压VSS耦合到负电压；相应的，启动负电压时的波形示意可如图13所示。

可选的，在存储阵列1中，由于携带交叉耦合电路01，在写入数据D＝0时，位线BL的电压被下拉，交叉耦合电路01中的第二PMOS管PS2导通，并维持位线反BLB的电压在电源电压VDD；在写入数据D＝1时，位线反BLB的电压被下拉，交叉耦合电路01中第一PMOS管PS1导通，并维持位线BL的电压在电源电压VDD。

可选的，在进行写操作时，存储阵列1中位线BL和位线反BLB的电压差可以为电源电压VDD，而复制存储阵列31的复制位线RBL和复制位线反RBLB的电压差可以小于电源电压VDD，从而复制存储阵列31的写能力可稍弱于存储阵列1，复制存储阵列31可提供监测的裕度(margin)。

本发明实施例提供的存储器电路可实现写数据的成功概率和功耗开销的平衡，在保障存储器的写数据的成功率的情况下，尽可能的降低功耗开销。

基于本发明实施例提供的存储器电路，本发明实施例还提供一种自适应负电压写辅助控制方法，下面介绍的自适应负电压写辅助控制方法的内容，可以由本发明实施例提供的存储器电路中的负电压写使能信号自适应控制电路执行，具体执行方法各步骤的电路结构可参照前文描述，下述不再赘述。

可选的，图14为本发明实施例提供的自适应负电压写辅助控制方法的一种可选方法流程，参照图14，该方法可以包括：

步骤S20、检测复制存储阵列的写数据情况。

可选的，所述复制存储阵列可以为存储器的存储阵列的复制结构，具体内容可参照前文相应部分的描述。

可选的，本发明实施例可根据复制数据线或复制数据线反的状态，确定所述复制存储阵列的写数据情况；

其中，所述复制数据线为与复制位线连接的指示复制存储阵列写数据1情况的数据线，所述复制数据线反为与复制位线反连接的指示复制存储阵列写数据0情况的数据线，所述复制位线为所述存储阵列中位线的复制结构，所述复制位线反为所述存储阵列中位线反的复制结构。

作为一种示例，若复制存储阵列写0，则在复制位线和复制数据线的电压被下拉后，可判断复制数据线反的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写0成功，若否，确定所述复制存储阵列写0失败；

若复制存储阵列写1，则在复制位线反和复制数据线反的电压被下拉后，判断复制数据线的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写1成功，若否，确定所述复制存储阵列写1失败。

步骤S21、根据检测的写数据情况，调整向存储器的负电压写辅助电路传输的负电压写使能信号的状态，以通过不同状态的负电压写使能信号，控制所述负电压写辅助电路调整，向所述存储阵列的位线对施加的负电压的工作状态。

可选的，在所述复制存储阵列写数据时，若检测到写数据失败，本发明实施例可调整负电压写使能信号的状态为第一值，第一值的负电压写使能信号用于控制所述负电压写辅助电路启动负电压；

若检测到写数据成功，本发明实施例可调整负电压写使能信号的状态为第二值，第二值的负电压写使能信号用于控制所述负电压写辅助电路关闭负电压；其中，第一值与第二值逻辑相反。

可选的，进一步，若复制存储阵列在连续的多个写周期内，均写数据成功，本发明实施例可锁存第二值的负电压写使能信号，以使负电压写辅助电路在后续的写周期关闭负电压；

若复制存储阵列在连续的多个写周期内，存在任一写周期写数据失败，本发明实施例可锁存第一值的负电压写使能信号，以使负电压写辅助电路在后续的写周期启动负电压。

本发明实施例还提供一种芯片，例如SOC(片上系统)芯片，该芯片可以包括上述所述的存储器电路。

本发明实施例提供的存储器电路、自适应负电压写辅助控制方法、芯片可实现存储器的写数据成功概率和功耗开销的平衡，在保障存储器的写数据的成功率的情况下，尽可能的降低功耗开销。

上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。

虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种存储器电路，其特征在于，包括：

存储阵列；

与所述存储阵列连接的负电压写辅助电路；所述负电压写辅助电路用于，根据负电压写使能信号的状态，调整向所述存储阵列的位线对施加的负电压的工作状态；

与所述负电压写辅助电路连接，并向所述负电压写辅助电路传输负电压写使能信号的负电压写使能信号自适应控制电路；所述负电压写使能信号自适应控制电路包括：复制存储阵列，所述复制存储阵列为所述存储阵列的复制结构；

其中，所述负电压写辅助电路用于，检测所述复制存储阵列的写数据情况，根据检测的写数据情况，调整负电压写使能信号的状态，以通过不同状态的负电压写使能信号，控制所述负电压写辅助电路调整所述负电压的工作状态。

2.根据权利要求1所述的存储器电路，其特征在于，所述负电压写使能信号自适应控制电路用于，根据检测的写数据情况，调整负电压写使能信号的状态，具体包括：

在复制存储阵列写数据时，若检测到写数据失败，调整负电压写使能信号的状态为第一值，第一值的负电压写使能信号用于控制所述负电压写辅助电路启动负电压；

若检测到写数据成功，调整负电压写使能信号的状态为第二值，第二值的负电压写使能信号用于控制所述负电压写辅助电路关闭负电压；其中，第一值与第二值逻辑相反。

3.根据权利要求2所述的存储器电路，其特征在于，所述负电压写辅助电路用于，根据负电压写使能信号的状态，调整向所述存储阵列的位线对施加的负电压的工作状态，具体包括：

若负电压写使能信号的状态为第一值，启动负电压，以向所述存储阵列的位线对施加负电压，将所述位线对的电压拉低至负电压；

若负电压写使能信号的状态为第二值，关闭负电压，以停止向所述存储阵列的位线对施加负电压。

4.根据权利要求1-3任一项所述的存储器电路，其特征在于，所述复制存储阵列包括：

连接字线的多个复制存储单元；所述复制存储单元为所述存储阵列中的存储单元的复制结构；

与所述字线并联连接的复制位线对，所述复制位线对为所述存储阵列中位线对的复制结构；所述复制位线对包括：复制位线和复制位线反。

5.根据权利要求4所述的存储器电路，其特征在于，所述负电压写使能信号自适应控制电路还包括：负电压探测锁存器；所述负电压探测锁存器连接复制数据线和复制数据线反，并向所述负电压写辅助电路传输负电压写使能信号；所述复制数据线为与所述复制位线连接的指示复制存储阵列写数据1情况的数据线，所述复制数据线反为与所述复制位线反连接的指示复制存储阵列写数据0情况的数据线；

所述负电压探测锁存器用于，根据复制数据线或复制数据线反的状态，确定所述复制存储阵列的写数据情况，根据检测的写数据情况调整负电压写使能信号的状态。

6.根据权利要求5所述的存储器电路，其特征在于，所述负电压探测锁存器用于，根据复制数据线或复制数据线反的状态，确定所述复制存储阵列的写数据情况，具体包括：

若复制存储阵列写0，则在复制位线和复制数据线的电压被下拉后，判断复制数据线反的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写0成功，若否，确定所述复制存储阵列写0失败；

若复制存储阵列写1，则在复制位线反和复制数据线反的电压被下拉后，判断复制数据线的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写1成功，若否，确定所述复制存储阵列写1失败。

7.根据权利要求5或6所述的存储器电路，其特征在于，所述负电压写使能信号自适应控制电路还包括：第一NMOS管和第二NMOS管；所述复制数据线通过第一NMOS管与复制位线连接，所述复制数据线反通过第二NMOS管与复制位线反连接；其中，第一NMOS管的栅极连接电源电压，漏极连接复制位线，源极连接复制数据线；第二NMOS管的栅极连接电源电压，漏极连接复制位线反，源极连接复制数据线反。

8.根据权利要求7所述的存储器电路，其特征在于，所述负电压写使能信号自适应控制电路还包括：

数据产生器，用于切换复制存储阵列的写数据；

周期计数器，用于计数复制存储阵列的写周期数，并将所述写周期数传输给负电压探测锁存器；

其中，若复制存储阵列在连续的多个写周期内，均写数据成功，则所述负电压探测锁存器锁存第二值的负电压写使能信号，以使所述负电压写辅助电路在后续的写周期关闭负电压；

若复制存储阵列在连续的多个写周期内，存在任一写周期写数据失败，则所述负电压探测锁存器锁存第一值的负电压写使能信号，以使所述负电压写辅助电路在后续的写周期启动负电压。

9.根据权利要求8所述的存储器电路，其特征在于，所述负电压写使能信号自适应控制电路还包括：第一与门，第三NMOS管，第四NMOS管，第一门电路，第二门电路，第一反相器；

其中，所述第一与门的第一输入端接入所述写周期数，第二输入端接入负电压写使能信号，输出端连接所述负电压探测锁存器；

所述第三NMOS管的源极接地，漏极连接复制数据线，栅极与第一门电路的输出端连接；

第四NMOS管的源极接地，漏极连接复制数据线反，栅极与第二门电路的输出端连接；

第二门电路的第一输入端和第一门电路的第二输入端连接，第一门电路的第一输入端和第二门电路的第二输入端连接数据产生器；

第一反相器的输出端连接第一门电路的第二输入端，输入端连接接入数据产生器。

10.根据权利要求9所述的存储器电路，其特征在于，所述数据产生器包括：第二反相器及寄存器；所述第二反相器的输入端与第二门电路的第二输入端连接，输出端与第一门电路的第一输入端连接；所述寄存器包括：数据端口，输出端口，时钟端口，设置端口和反相输出端口；其中，所述数据端口与所述第二反相器的输出端连接，所述输出端口与第二反相器的输入端连接。

11.一种自适应负电压写辅助控制方法，其特征在于，基于权利要求1-10任一项所述的存储器电路，所述方法包括：

检测复制存储阵列的写数据情况；所述复制存储阵列为存储器的存储阵列的复制结构；

根据检测的写数据情况，调整向存储器的负电压写辅助电路传输的负电压写使能信号的状态，以通过不同状态的负电压写使能信号，控制所述负电压写辅助电路调整，向所述存储阵列的位线对施加的负电压的工作状态。

12.根据权利要求11所述的自适应负电压写辅助控制方法，其特征在于，所述根据检测的写数据情况，调整向存储器的负电压写辅助电路传输的负电压写使能信号的状态包括：

在所述复制存储阵列写数据时，若检测到写数据失败，调整负电压写使能信号的状态为第一值，第一值的负电压写使能信号用于控制所述负电压写辅助电路启动负电压；

若检测到写数据成功，调整负电压写使能信号的状态为第二值，第二值的负电压写使能信号用于控制所述负电压写辅助电路关闭负电压；其中，第一值与第二值逻辑相反。

13.根据权利要求11或12所述自适应负电压写辅助控制方法，其特征在于，所述检测复制存储阵列的写数据情况包括：

根据复制数据线或复制数据线反的状态，确定所述复制存储阵列的写数据情况；

其中，所述复制数据线为与复制位线连接的指示复制存储阵列写数据1情况的数据线，所述复制数据线反为与复制位线反连接的指示复制存储阵列写数据0情况的数据线，所述复制位线为所述存储阵列中位线的复制结构，所述复制位线反为所述存储阵列中位线反的复制结构。

14.根据权利要求13所述的自适应负电压写辅助控制方法，其特征在于，所述根据复制数据线或复制数据线反的状态，确定所述复制存储阵列的写数据情况包括：

若复制存储阵列写0，则在复制位线和复制数据线的电压被下拉后，判断复制数据线反的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写0成功，若否，确定所述复制存储阵列写0失败；

若复制存储阵列写1，则在复制位线反和复制数据线反的电压被下拉后，判断复制数据线的电压是否为电源电压与预定电压的差值，若是，确定所述复制存储阵列写1成功，若否，确定所述复制存储阵列写1失败。

15.根据权利要求13所述的自适应负电压写辅助控制方法，其特征在于，还包括：

若复制存储阵列在连续的多个写周期内，均写数据成功，锁存第二值的负电压写使能信号，以使负电压写辅助电路在后续的写周期关闭负电压；

若复制存储阵列在连续的多个写周期内，存在任一写周期写数据失败，锁存第一值的负电压写使能信号，以使负电压写辅助电路在后续的写周期启动负电压。

16.一种芯片，其特征在于，包括：权利要求1-10任一项所述的存储器电路。