CN116994634A - 一种忆阻器阵列故障测试电路 - Google Patents

一种忆阻器阵列故障测试电路 Download PDF

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Abstract

本发明提出一种忆阻器阵列故障测试电路，属于忆阻器测试技术领域。该测试电路包括写电路，读电路，1T1R存储单元，传输电路，四个完全相同的DFT电路；并且，写电路和读电路分别与1T1R存储单元连接，1T1R存储单元与传输电路连接，传输电路以同样的方式与四个相同的DFT电路连接。本发明提出的忆阻器阵列故障测试电路，根据不同的忆阻器模型设定参考电流来检测故障，所提出的忆阻器阵列故障测试电路是基于数模混合环境实现的，其优势在于能检测出忆阻器阵列特有的故障，并且所需的测试序列更加简单；本发明提出的忆阻器阵列故障测试电路能同时和四种参考电流对比，检测时间更短，效率更高。

Description

一种忆阻器阵列故障测试电路
技术领域
本发明属于忆阻器测试技术领域，尤其涉及一种忆阻器阵列故障测试电路。
背景技术
RRAM是一种新兴的存储器技术，与主流的动态随机存储器DRAM和闪存FLASH相竞争。RRAM与主流存储技术的区别在于，数据是根据电阻而不是电荷来存储的，这意味着RRAM不会受到与电荷存储相关的缩放限制。此外，RRAM是一种非易失性存储器NVM，具有高内存密度、低功耗、与标准互补金属氧化物半导体工艺的后端线兼容等优点。
但是，RRAM还没有被大规模采用，原因是其容易出现故障。除了存在于每个CMOS工艺中的常规故障之外，RRAM还有其制造工艺和工作原理特有的故障。RRAM不是二进制设备，而是模拟设备。RRAM的电阻可以在其工作范围内连续改变，因此，RRAM的工作范围可以分为五种状态，即深0状态，深1状态，0状态，1状态，未定义态，而不是常规的两种逻辑状态，即0状态，1状态。传统的测试技术由于无法区分五种单元状态，导致大量的故障不能被检测。因此，需要开发新的测试电路以提高故障测出率。
发明内容
发明目的，针对以上问题，本发明旨在通过提出一种忆阻器阵列故障测试电路，考虑到忆阻器作为一种模拟器件有多种阻值状态，采用4种参考电流来区分忆阻器的状态，将读出电流分别与4种参考电流进行对比，所需的时间更短，故障测出率更高。
技术方案，为实现上述发明目的，本发明提出一种忆阻器阵列故障测试电路，该测试电路包括写电路11，读电路12，1T1R存储单元13，传输电路14，第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路，并且第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路完全相同；
所述写电路(11)包括第一三态门111、和第二三态门112；所述第一三态门111的使能端连接写使能信号，所述第一三态门111输入端连接输入信号，第一三态门111的输出端与所述1T1R存储单元13的正输入端以及所述读电路12的输出端连接；所述第二三态门112的使能端连接写使能信号，第二三态门112输入端连接输入信号，第二三态门112的输出端与所述1T1R存储单元13的负输入端以及所述传输电路14的输入端连接；
每个DFT电路包括参考电流产生电路15，反相器电路16，锁存器电路17；所述传输电路14的输出端分别与参考电流产生电路15和反相器电路16输入端连接，所述反相器电路16输出端与锁存器电路17输入端连接，并且，传输电路14的输出端以同样的方式分别与第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路连接。
进一步的，所述读电路12包括第一NMOS 121；所述第一NMOS 121的漏极与读电压Vread相连，栅极与读使能信号连接，源极与所述1T1R存储单元13的正输入端以及所述第一三态门111的输出端连接。
进一步的，所述1T1R存储单元13包括第二NMOS131、忆阻器132；所述第二NMOS131的漏极与所述第一三态门111的输出端和所述第一NMOS121的源极连接，栅极与输入信号相连，源极与所述忆阻器132的正极相连；所述忆阻器132的负极与所述第二三态门112的输出端以及所述传输电路14的输入端相连。
进一步的，所述传输电路14包括第三NMOS141、第四NMOS142；所述第三NMOS141的漏极与所述忆阻器132的负极和所述第二三态门112的输出端连接，栅极与读使能信号连接，源极与第四NMOS142漏级连接，所述第四NMOS142的漏级和栅极互联；所述第四NMOS142的源极接地，并且，所述第四NMOS142栅极与参考电流产生电路15的输入端相连。
进一步的，所述参考电流产生电路15包括第五NMOS154、第六NMOS151、第一PMOS152、第二PMOS153；所述第六NMOS151的源极接地，漏极分别与第一PMOS152、第二PMOS153的栅极连接，并且第一PMOS152、第二PMOS153的栅极互联，所述第六NMOS151的漏极与第一PMOS152的漏极连接，所述第六NMOS151的栅极与读使能信号连接，所述第二PMOS153的漏极与第五NMOS154的漏极连接，第五NMOS154的源极接地，并且栅极与第四NMOS142栅极连接，所述第一PMOS152、第二PMOS153的源级连接电源电压。
进一步的，参考电流Iref1由第六NMOS151产生，读电路12工作时，忆阻器132两端电压大小为输入信号Vread，根据选用的忆阻器132的模型，忆阻器132的0状态阻值为RHRS和1状态阻值为RLRS，将忆阻器分为5种状态，即深0状态、0状态、未定义态、1状态，深1状态；
设深0状态和0状态边界相交处的阻值定义为Rref1，Rref1=RHRS，确定第六NMOS151产生的参考电流Iref1为，根据参考电流Iref1确定第六NMOS151的宽长比/>：
（1）
其中，为电子迁移速率，/>为单位面积栅氧化层电容的值，Vth为预设的电压阈值，Vgs为第六NMOS151栅极源极两端的电压，参考电流Iref1通过第一PMOS152、第二PMOS153构成的电流镜复制到第五NMOS154的漏极；
设0状态和未定义态边界相交处的阻值定义为Rref2，Rref2=RLRS+0.6*(RHRS-RLRS)；
设未定义态和1状态边界相交处的阻值定义为Rref3，Rref3=RHRS+0.4*(RHRS-RLRS)；
设1状态和深1状态边界相交处的阻值定义为Rref4，Rref4=RLRS；
分别计算出，将带入上述公式（1）中分别得出第一DFT电路、第二DFT电路，第三DFT电路，第四DFT电路中对应的第六NMOS151宽长比。
进一步的，所述反相器电路16包括第一反相器161、第二反相器162、第三反相器163；所述第一反相器161的输入端分别与第二PMOS153的漏极和第五NMOS154的漏极连接，所述第一反相器161的输出端与第二反相器162的输入端连接，第二反相器162的输出端与第三反相器163的输入端连接，所述第三反相器163的输出端与所述锁存器电路17的输入端连接。
进一步的，所述锁存器电路17包括第三PMOS171、第四PMOS173、第五PMOS175、第六PMOS177；第七NMOS172、第八NMOS174、第九NMOS176、第十NMOS178；
所述第三PMOS171、第四PMOS173、第五PMOS175、第六PMOS177源极接电源电压；第七NMOS172、第八NMOS174、第九NMOS176、第十NMOS178的源极接地；所述第三PMOS171的栅极分别与第六PMOS177的漏极、第十NMOS178漏极连接，并且，第六PMOS177的漏极与第十NMOS178漏极互联；所述第十NMOS178的栅极分别与所述第三PMOS171的漏极、第七NMOS172漏极连接；
第三PMOS171漏极和第四PMOS173的栅极连接；第四PMOS173的漏极和第五NMOS175的栅极连接，第五NMOS175的漏极和第六PMOS177栅极连接；第三PMOS171漏极和第七NMOS172的漏极连接，第四PMOS173的漏极和第八NMOS174漏极连接，第五PMOS175的漏极和第九NMOS176漏极连接，第六PMOS177的漏极和第十NMOS178漏极连接；并且，第三PMOS171漏极与第五PMOS175漏极连接，第四PMOS173的漏极和第六PMOS177的漏极连接；
所述第七NMOS172的栅极与第八NMOS174的漏极连接，第八NMOS174的栅极与第九NMOS176的漏极连接，第九NMOS176的栅极与第十NMOS178的漏极连接；第七NMOS172的漏极和第九NMOS176的漏极连接，第八NMOS174的漏极和第十NMOS178的漏极连接；所述第三反相器163的输出端分别与所述第三PMOS171漏极、第七NMOS172的漏极连接。
进一步的，所述第三PMOS171、第四PMOS173、第五PMOS175、第六PMOS177尺寸相同；所述第七NMOS172、第八NMOS174、第九NMOS176、第十NMOS178尺寸相同。
有益效果：与现有技术相比，本发明的技术方案具有以下有益技术效果：
（1）本发明可以采用4种参考电流来并行读取忆阻器单元的5种状态，与常规的只能设定一种参考电流来区分两种存储状态的读取电路相比，大大减少了故障测试所需要的时间。
（2）本发明因采用4种参考电流，其可以检测常规检测电路检测不到的忆阻器特有故障，故障覆盖率更高。
（3）本发明的电路是常规读取电路的替代，它除了用来检测忆阻器的故障外还可以用来读取存储器的0，1状态，因此与其它电路相比，它所需要的额外电路更少，面积开销更小。
附图说明
图1本发明的测试电路原理图；
图2忆阻器单元的5种状态；
图3是故障注入点的位置；
图4测试序列r0w1r1仿真结果；
图5测试序列r0w1r1故障仿真结果。
具体实施方式
下面结合附图和案例对本发明技术方案进行进一步说明。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。
如图1所示，本发明提出一种忆阻器阵列故障测试电路，该测试电路包括写电路11，读电路12，1T1R存储单元13，传输电路14，第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路，并且第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路完全相同；
所述写电路(11)包括第一三态门111、和第二三态门112；所述第一三态门111的使能端连接写使能信号，所述第一三态门111输入端连接输入信号，第一三态门111的输出端与所述1T1R存储单元13的正输入端以及所述读电路12的输出端连接；所述第二三态门112的使能端连接写使能信号，第二三态门112输入端连接输入信号，第二三态门112的输出端与所述1T1R存储单元13的负输入端以及所述传输电路14的输入端连接；
每个DFT电路包括参考电流产生电路15，反相器电路16，锁存器电路17；所述传输电路14的输出端分别与参考电流产生电路15和反相器电路16输入端连接，所述反相器电路16输出端与锁存器电路17输入端连接，并且，传输电路14的输出端以同样的方式分别与第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路连接。
进一步的，所述读电路12包括第一NMOS 121；所述第一NMOS 121的漏极与读电压Vread相连，栅极与读使能信号连接，源极与所述1T1R存储单元13的正输入端以及所述第一三态门111的输出端连接。
进一步的，所述1T1R存储单元13包括第二NMOS131、忆阻器132；所述第二NMOS131的漏极与所述第一三态门111的输出端和所述第一NMOS121的源极连接，栅极与输入信号相连，源极与所述忆阻器132的正极相连；所述忆阻器132的负极与所述第二三态门112的输出端以及所述传输电路14的输入端相连。
进一步的，所述传输电路14包括第三NMOS141、第四NMOS142；所述第三NMOS141的漏极与所述忆阻器132的负极和所述第二三态门112的输出端连接，栅极与读使能信号连接，源极与第四NMOS142漏级连接，所述第四NMOS142的漏级和栅极互联；所述第四NMOS142的源极接地，并且，所述第四NMOS142栅极与参考电流产生电路15的输入端相连。
进一步的，所述参考电流产生电路15包括第五NMOS154、第六NMOS151、第一PMOS152、第二PMOS153；所述第六NMOS151的源极接地，漏极分别与第一PMOS152、第二PMOS153的栅极连接，并且第一PMOS152、第二PMOS153的栅极互联，所述第六NMOS151的漏极与第一PMOS152的漏极连接，所述第六NMOS151的栅极与读使能信号连接，所述第二PMOS153的漏极与第五NMOS154的漏极连接，第五NMOS154的源极接地，并且栅极与第四NMOS142栅极连接，所述第一PMOS152、第二PMOS153的源级连接电源电压。
进一步的，参考电流Iref1由第六NMOS151产生，读电路12工作时，忆阻器132两端电压大小为输入信号Vread，根据选用的忆阻器（132）的模型，忆阻器132的0状态阻值为RHRS和1状态阻值为RLRS，将忆阻器分为5种状态，即深0状态、0状态、未定义态、1状态，深1状态；
设深0状态和0状态边界相交处的阻值定义为Rref1，Rref1=RHRS，确定第六NMOS（151）产生的参考电流Iref1为，根据参考电流Iref1确定第六NMOS（151）的宽长比/>：
（1）
其中，为电子迁移速率，/>为单位面积栅氧化层电容的值，Vth为预设的电压阈值，Vgs为第六NMOS（151）栅极源极两端的电压，参考电流Iref1通过第一PMOS（152）、第二PMOS（153）构成的电流镜复制到第五NMOS（154）的漏极；
设0状态和未定义态边界相交处的阻值定义为Rref2，Rref2=RLRS+0.6*(RHRS-RLRS)；
设未定义态和1状态边界相交处的阻值定义为Rref3，Rref3=RHRS+0.4*(RHRS-RLRS)；
设1状态和深1状态边界相交处的阻值定义为Rref4，Rref4=RLRS；
分别计算出，将带入上述公式（1）中分别得出第一DFT电路、第二DFT电路，第三DFT电路，第四DFT电路中对应的第六NMOS151宽长比。
进一步的，所述反相器电路16包括第一反相器161、第二反相器162、第三反相器163；所述第一反相器161的输入端分别与第二PMOS153的漏极和第五NMOS154的漏极连接，所述第一反相器161的输出端与第二反相器162的输入端连接，第二反相器162的输出端与第三反相器163的输入端连接，所述第三反相器163的输出端与所述锁存器电路17的输入端连接。
进一步的，所述锁存器电路17包括第三PMOS171、第四PMOS173、第五PMOS175、第六PMOS177；第七NMOS172、第八NMOS174、第九NMOS176、第十NMOS178；
所述第三PMOS171、第四PMOS173、第五PMOS175、第六PMOS177源极接电源电压；第七NMOS172、第八NMOS174、第九NMOS176、第十NMOS178的源极接地；所述第三PMOS171的栅极分别与第六PMOS177的漏极、第十NMOS178漏极连接，并且，第六PMOS177的漏极与第十NMOS178漏极互联；所述第十NMOS178的栅极分别与所述第三PMOS171的漏极、第七NMOS172漏极连接；
第三PMOS171漏极和第四PMOS173的栅极连接；第四PMOS173的漏极和第五NMOS175的栅极连接，第五NMOS175的漏极和第六PMOS177栅极连接；第三PMOS171漏极和第七NMOS172的漏极连接，第四PMOS173的漏极和第八NMOS174漏极连接，第五PMOS175的漏极和第九NMOS176漏极连接，第六PMOS177的漏极和第十NMOS178漏极连接；并且，第三PMOS171漏极与第五PMOS175漏极连接，第四PMOS173的漏极和第六PMOS177的漏极连接；
所述第七NMOS172的栅极与第八NMOS174的漏极连接，第八NMOS174的栅极与第九NMOS176的漏极连接，第九NMOS176的栅极与第十NMOS178的漏极连接；第七NMOS172的漏极和第九NMOS176的漏极连接，第八NMOS174的漏极和第十NMOS178的漏极连接；所述第三反相器163的输出端分别与所述第三PMOS171漏极、第七NMOS172的漏极连接。
进一步的，所述第三PMOS171、第四PMOS173、第五PMOS175、第六PMOS177尺寸相同；所述第七NMOS172、第八NMOS174、第九NMOS176、第十NMOS178尺寸相同。
实施例
整个测试电路结构如图1所示，本发明提出的一种忆阻器阵列故障测试电路包括写电路11，读电路12，1T1R存储单元13，传输电路14，四个相同的DFT电路，其中，传输电路14分别与四个DFT电路连接。
a）电路测试过程
首先，通过外部输入信号控制写电路11和读电路12对1T1R存储单元13进行写1，写0和读操作，在进行写操作时，读电路12，传输电路14和DFT电路关断不进行工作，当进行写1操作时，第一三态门111、第二三态门112使能端接写使能信号ENwrite，其大小为电源电压，第一三态门111的输入端接输入信号INBL，其大小为电源电压，第二三态门112的输入端接输入信号INSL，其大小为0V，第二NMOS131的栅极接输入信号WL，其大小为1.8V；当进行写0操作时，第一三态门111、第二三态门112使能端接写使能信号ENwrite，其大小为电源电压，第一三态门111的输入端接输入信号INBL，其大小为0V，第二三态门112的输入端接输入信号INSL，其大小为电源电压，第二NMOS131的栅极接输入信号WL，其大小为2.5V。在读操作时，写电路11关断，第一NMOS121栅极接读使能信号ENread，其大小为电源电压，读电路12将输入电压Vread施加在忆阻器132两端，从而产生电流IRRAM传输进传输电路14，传输电路14将IRRAM传输至DFT电路，通过第五NMOS154将IRRAM复制到第二PMOS153的漏极。同时，参考电流产生电路15中的第六NMOS151产生参考电流Iref1，通过第一PMOS152、第二PMOS153构成的电流镜电路将参考电流Iref1传输至第五NMOS154的源极，Iref1与IRRAM方向相反，相遇后二者做差并将结果输入进反向器电路16，反向器电路16将做差结果整形后输入进锁存器电路17，锁存器电路17将结果锁存，并输出数字结果。
如图2所示，忆阻器共有5种状态，因此需要4种不同大小的参考电阻Rref1，Rref2，Rref3，Rref4来区分忆阻器所处的状态，忆阻器0状态阻值为RHRS，1状态阻值为RLRS，Rref1为深0状态和0状态边界相交处的阻值，大小为Rref1=RHRS，Rref2为0状态和未定义态边界相交处的阻值，大小为Rref2=RLRS+0.6*(RHRS-RLRS)，Rref3为未定义态和1状态边界相交处的阻值，大小为Rref3=RHRS+0.4*(RHRS-RLRS)，Rref4为1状态和深1状态边界相交处的阻值，大小为Rref4=RLRS。因为在读操作时，施加在忆阻器132两端的电压为Vread，求得参考电流Iref1的大小为：
同理求得，参考电流Iref2，Iref3，Iref4的大小，4个DFT电路同时工作，每个DFT电路中的参考电流产生电路15各自产生不同大小的参考电流Iref1，Iref2，Iref3，Iref4与IRRAM做差，并同时将结果从锁存器电路17输出。当IRRAM小于该参考电流时，对应DFT电路中的锁存器电路17输出结果Xi为低电平，当IRRAM大于该参考电流时，对应DFT电路中的锁存器电路17输出结果Xi为高电平，其中，IRRAM为读操作时，在忆阻器两端施加读电压Vread后忆阻器产生的电流IRRAM。
b）数模混合仿真验证
该测试电路的数模混合仿真验证环境为NC-Verilog+Virtuoso，数字模块未在图中画出，因为它仅需接收测试序列并生成输入信号，从而控制测试电路的工作状态。图1中的测试电路在接收输入信号后，根据输入信号来对1T1R存储单元13进行读写操作，并输出整形后的结果。
c）故障注入
故障注入在存储器测试领域，是分析和模拟当存储器芯片存在缺陷时会表现出什么故障行为，以及验证测试有效性的一种技术。通过注入功能故障模型模拟实际物理缺陷，通过软件仿真，记录不同故障所导致的结果偏差。
在本发明中，以2×2忆阻器阵列为例，通过注入如图3所示的电阻以模拟忆阻器互连和接触中的缺陷，电阻大小从100Ω-100MΩ按指数形式上升。依次用表1中的8种不同的测试序列测试故障，故障检测结果如表1所示。电阻之所以能模拟实际物理故障，以图3中故障电阻R1和R2为例，故障电阻R2与忆阻器串联，当故障电阻R2很大时，可视为该忆阻器阻值很大，一直处在0状态或深0状态，且无论如何操作，状态也无法被改变；故障电阻R1与忆阻器并联，当故障电阻R1很小时，可视为该忆阻器阻值很小，一直处在1状态或深1状态，且无论如何操作状态也无法被改变。
当测试序列为0r0w1r1时，第一个0代表忆阻器初始状态为0，r0，r1为读操作，w1为写1操作，依次按测试序列对各1T1R存储单元13进行操作，其无故障输出，结果为图4所示。而在注入一个10000Ω的R3故障电阻后，输出波形为图5所示，对比图4和图5波形可以看出，本发明的测试电路能够有效检测出忆阻器阵列发生的故障状态。图4，图5中波形A1，A2，A3，A4表示图3中2×2忆阻器阵列左边两个忆阻器的输出结果，图4，图5中波形X1，X2，X3，X4表示图3所示2×2忆阻器阵列右边两个忆阻器的输出结果，注入故障电阻R3后，该故障电阻阻值过小，相当于和电源电压VDD短接，因此第一列忆阻器受故障电阻影响可以视为都处在深1状态，此时，第一列两个忆阻器的IRRAM比所有参考电流都大，因此第一列所有DFT电路输出结果都为高电平，而第二列忆阻器不受该故障影响，输出结果与无故障注入时相同。由此可以看出，本发明提供的测试电路能够有效检测出电路中发生的故障。
通过表1可以看出，该测试电路的故障检测率为37.11%，而常规的只能检测0，1两种状态的故障检测电路的故障检测率仅为20%，本发明提供的测试电路检测时间更低，故障覆盖率更高。
表1 故障注入仿真结果统计
以上实施方式只是对本发明的示例性说明，并不限定它的保护范围，本领域技术人员还可以对其局部进行改变，符合发明宗旨的任意形式的等同替换都落入本发明的保护范围。

Claims (9)

1.一种忆阻器阵列故障测试电路，其特征在于，该测试电路包括写电路（11），读电路（12），1T1R存储单元（13），传输电路（14），第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路，并且第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路完全相同；
所述写电路(11)包括第一三态门（111）、和第二三态门（112）；所述第一三态门（111）的使能端连接写使能信号，所述第一三态门（111）输入端连接输入信号，第一三态门（111）的输出端与所述1T1R存储单元（13）的正输入端以及所述读电路（12）的输出端连接；所述第二三态门（112）的使能端连接写使能信号，第二三态门（112）输入端连接输入信号，第二三态门（112）的输出端与所述1T1R存储单元（13）的负输入端以及所述传输电路（14）的输入端连接；
每个DFT电路包括参考电流产生电路（15），反相器电路（16），锁存器电路（17）；
所述传输电路（14）的输出端分别与参考电流产生电路（15）和反相器电路（16）输入端连接，所述反相器电路（16）输出端与锁存器电路（17）输入端连接，并且，传输电路（14）的输出端以同样的方式分别与第一DFT电路，第二DFT电路，第三DFT电路，第四DFT电路连接。
2.根据权利要求1所述的一种忆阻器阵列故障测试电路，其特征在于，所述读电路(12)包括第一NMOS（121）；所述第一NMOS（121）的漏极与读电压Vread相连，栅极与读使能信号连接，源极与所述1T1R存储单元（13）的正输入端以及所述第一三态门（111）的输出端连接。
3.根据权利要求2所述的一种忆阻器阵列故障测试电路，其特征在于，所述1T1R存储单元(13)包括第二NMOS（131）、忆阻器（132）；所述第二NMOS（131）的漏极与所述第一三态门（111）的输出端和所述第一NMOS（121）的源极连接，栅极与输入信号相连，源极与所述忆阻器（132）的正极相连；所述忆阻器（132）的负极与所述第二三态门（112）的输出端以及所述传输电路（14）的输入端相连。
4.根据权利要求3所述的一种忆阻器阵列故障测试电路，其特征在于，所述传输电路(14)包括第三NMOS（141）、第四NMOS（142）；所述第三NMOS（141）的漏极与所述忆阻器（132）的负极和所述第二三态门（112）的输出端连接，栅极与读使能信号连接，源极与第四NMOS（142）漏级连接，所述第四NMOS（142）的漏级和栅极互联；所述第四NMOS（142）的源极接地，并且，所述第四NMOS（142）栅极与参考电流产生电路（15）的输入端相连。
5.根据权利要求4所述的一种忆阻器阵列故障测试电路，其特征在于，所述参考电流产生电路（15）包括第五NMOS（154）、第六NMOS（151）、第一PMOS（152）、第二PMOS（153）；所述第六NMOS（151）的源极接地，漏极分别与第一PMOS（152）、第二PMOS（153）的栅极连接，并且第一PMOS（152）、第二PMOS（153）的栅极互联，所述第六NMOS（151）的漏极与第一PMOS（152）的漏极连接，所述第六NMOS（151）的栅极与读使能信号连接，所述第二PMOS（153）的漏极与第五NMOS（154）的漏极连接，第五NMOS（154）的源极接地，并且栅极与第四NMOS（142）栅极连接，所述第一PMOS（152）、第二PMOS（153）的源级连接电源电压。
6.根据权利要求5所述的一种忆阻器阵列故障测试电路，其特征在于，参考电流Iref1由第六NMOS（151）产生，读电路（12）工作时，忆阻器（132）两端电压大小为输入信号Vread，根据选用的忆阻器（132）的模型，忆阻器（132）的0状态阻值为RHRS和1状态阻值为RLRS，将忆阻器分为5种状态，即深0状态、0状态、未定义态、1状态，深1状态；
设深0状态和0状态边界相交处的阻值定义为Rref1，Rref1=RHRS，确定第六NMOS（151）产生的参考电流Iref1为 ，根据参考电流Iref1确定第六NMOS（151）的宽长比/>：
（1）
其中，为电子迁移速率，/>为单位面积栅氧化层电容的值，Vth为预设的电压阈值，Vgs为第六NMOS（151）栅极源极两端的电压，参考电流Iref1通过第一PMOS（152）、第二PMOS（153）构成的电流镜复制到第五NMOS（154）的漏极；
设0状态和未定义态边界相交处的阻值定义为Rref2，Rref2=RLRS+0.6*(RHRS-RLRS)；
设未定义态和1状态边界相交处的阻值定义为Rref3，Rref3=RHRS+0.4*(RHRS-RLRS)；
设1状态和深1状态边界相交处的阻值定义为Rref4，Rref4=RLRS；
分别计算出，将带入上述公式（1）中分别得出第一DFT电路、第二DFT电路，第三DFT电路，第四DFT电路中对应的第六NMOS（151）宽长比。
7.根据权利要求5或6所述的一种忆阻器阵列故障测试电路，其特征在于，所述反相器电路（16）包括第一反相器（161）、第二反相器（162）、第三反相器（163）；所述第一反相器（161）的输入端分别与第二PMOS（153）的漏极和第五NMOS（154）的漏极连接，所述第一反相器（161）的输出端与第二反相器（162）的输入端连接，第二反相器（162）的输出端与第三反相器（163）的输入端连接，所述第三反相器（163）的输出端与所述锁存器电路（17）的输入端连接。
8.根据权利要求7所述的一种忆阻器阵列故障测试电路，其特征在于，所述锁存器电路（17）包括第三PMOS（171）、第四PMOS（173）、第五PMOS（175）、第六PMOS（177）；第七NMOS（172）、第八NMOS（174）、第九NMOS（176）、第十NMOS（178）；
所述第三PMOS（171）、第四PMOS（173）、第五PMOS（175）、第六PMOS（177）源极接电源电压；第七NMOS（172）、第八NMOS（174）、第九NMOS（176）、第十NMOS（178）的源极接地；所述第三PMOS（171）的栅极分别与第六PMOS（177）的漏极、第十NMOS（178）漏极连接，并且，第六PMOS（177）的漏极与第十NMOS（178）漏极互联；所述第十NMOS（178）的栅极分别与所述第三PMOS（171）的漏极、第七NMOS（172）漏极连接；
第三PMOS（171）漏极和第四PMOS（173）的栅极连接；第四PMOS（173）的漏极和第五NMOS（175）的栅极连接，第五NMOS（175）的漏极和第六PMOS（177）栅极连接；第三PMOS（171）漏极和第七NMOS（172）的漏极连接，第四PMOS（173）的漏极和第八NMOS（174）漏极连接，第五PMOS（175）的漏极和第九NMOS（176）漏极连接，第六PMOS（177）的漏极和第十NMOS（178）漏极连接；并且，第三PMOS（171）漏极与第五PMOS（175）漏极连接，第四PMOS（173）的漏极和第六PMOS（177）的漏极连接；
所述第七NMOS（172）的栅极与第八NMOS（174）的漏极连接，第八NMOS（174）的栅极与第九NMOS（176）的漏极连接，第九NMOS（176）的栅极与第十NMOS（178）的漏极连接；第七NMOS（172）的漏极和第九NMOS（176）的漏极连接，第八NMOS（174）的漏极和第十NMOS（178）的漏极连接；所述第三反相器（163）的输出端分别与所述第三PMOS（171）漏极、第七NMOS（172）的漏极连接。
9.根据权利要求8所述的一种忆阻器阵列故障测试电路，其特征在于，所述第三PMOS（171）、第四PMOS（173）、第五PMOS（175）、第六PMOS（177）尺寸相同；所述第七NMOS（172）、第八NMOS（174）、第九NMOS（176）、第十NMOS（178）尺寸相同。
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