CN113707195A - 升压电路 - Google Patents

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CN113707195A CN202110048548.3A CN202110048548A CN113707195A CN 113707195 A CN113707195 A CN 113707195A CN 202110048548 A CN202110048548 A CN 202110048548A CN 113707195 A CN113707195 A CN 113707195A
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Abstract

本文中描述用于产生用于存储胞的写入操作的升压电路。在一个实施例中，升压电路包含第一反相器和第二反相器，各自配置成使写入信号反相。升压电路还包含晶体管和电容器。晶体管耦接到第一反相器的输出。晶体管配置成基于写入信号来为电容器充电且将供电电压提供到写入驱动器。电容器耦接到第二反相器的输出。电容器配置成产生变动电压且将变动电压提供到写入驱动器。

Description

升压电路
技术领域
本揭露涉及半导体器件设计，且更具体地说，涉及存储胞的写入驱动器升压电路。
背景技术
存储器通常被划分成存储器的逻辑胞，例如存储器组、存储器的字、存储器的字节以及存储器的位。控制信号路由到存储胞以发起操作，例如读取操作和写入操作。为了执行读取操作和写入操作，特定的电压电平是被需要的。
发明内容
本揭露的升压电路产生升压电压以启用存储胞的写入操作。升压电路包括第一反相器、第二反相器、晶体管以及电容器。第一反相器和第二反相器各自配置成使写入信号反相。晶体管耦接到第一反相器的输出。晶体管配置成基于写入信号来为电容器充电且将供电电压提供到写入驱动器。电容器耦接到第二反相器的输出。电容器配置成产生变动电压且将变动电压提供到写入驱动器。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本揭露的各方面。
图1示出根据本揭露的各种实施例的具有存储胞、写入驱动器以及升压电路的示范性存储器结构。
图2示出根据本揭露的各种实施例的具有耦接到写入驱动器的升压电路的示范性电路。
图3示出根据本揭露的各种实施例的与如图2中所描述的示范性电路相关联的示范性时序图。
图4示出根据本揭露的各种实施例的具有存储胞、写入驱动器电路以及升压电路的示范性电路。
图5示出根据本揭露的各种实施例的包含存储胞、写入驱动器以及升压电路的示范性存储器结构。
图6示出根据本揭露的各种实施例的具有存储胞的多级的另一示范性存储器结构。
图7示出根据本揭露的各种实施例的在局部输入/输出中具有升压电路的另一示范性存储器结构。
图8示出根据本揭露的各种实施例的在边缘胞中具有升压电路的另一示范性存储器结构。
图9示出根据本揭露的各种实施例的在边缘胞和局部输入/输出两者中具有升压电路的另一示范性存储器结构。
图10示出根据本揭露的各种实施例的产生升压电压以启用存储胞的写入操作的示范性流程图。
附图标号说明
100、500、600、700、800、900：存储器结构；
110、610、620、712、714、732、734、812、814、832、834、912、914、932、934：存储胞；
120、722、724、822、824：写入驱动器电路；
130、854、864：升压电路；
200、400：电路；
232、234：反相器；
236：电容器；
238、523、524、525、526：晶体管；
300：时序图；
422、424：或非门；
510：SRAM胞；
511、512：MOS通过门晶体管；
513、514：数据节点；
515、516：上拉晶体管；
517、518：下拉晶体管；
520：感测放大器；
521、522：电阻器；
710、730、810、910、930：存储阵列；
720、820、920：局部输入/输出；
726、852、862、926、952、962：写入解码器；
740：全局输入/输出；
742：数据锁存电路；
744：时钟产生器电路；
746：锁存电路；
750、760、850、860、950、960：边缘胞；
924、954、964：具有升压的写入驱动器；
1000：流程图；
1010、1020、1030、1040、1050：步骤；
BL、BL[0]、BL[n]、BLB、BLB[0]、BLB[n]：位线；
ADR：地址输入；
CLK、DCLK、ICLK：时钟信号；
LCA[0:n]：列地址；
LDATA：锁存数据；
LDATAB：相反锁存数据；
PB、PBC：输出；
SUPB：升压电压；
VDD、VSS：供电电压；
VG：栅极电压；
Vmin：最小电压；
WL：字线；
WRITEB、WRITEB_B、WRITEB_B1、WRITEB_T、WRITEB_T1：写入解码器信号。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述组件和布置的具体实例来简化本揭露。当然，这些组件和布置只是实例且并不希望为限制性的。另外，本揭露可在各种实例中重复附图标记和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
存储器器件通常通过将命令(例如，字线激活命令、列读取命令、字线/位线预充电命令、读出放大器预充电命令、读出放大器启用命令、读取驱动器命令、写入驱动器命令)激活/传送到存储胞(例如，存储器组)来实施，所述存储胞常常经由多个存储阵列(例如，存储器组的左阵列和右阵列、存储器组的三个存储阵列)来实施。每一存储阵列含有通常以行(例如字)和列布置的多个存储胞。电子信号(例如电压和电流)可触发存储器器件的操作，例如读取操作和写入操作。举例来说，写入操作可需要最小电压Vmin以便将数据写入到存储胞。所述最小电压由写入驱动器电路提供。
图1示出根据本揭露的各种实施例的具有存储胞110、写入驱动器电路120以及升压电路130的示范性存储器结构100。存储胞110用于存储数据。数据在通过写入操作“写入”时存储于存储胞110内。为了执行写入操作，最小电压Vmin电平被需要以向存储胞110的电组件供电。可使用供电电压VDD存储胞110供电。如果供电电压VDD本身并不接近于或高于某一阈值电平Vmin，写入操作可以不被执行，这是因为存储胞110内的组件可能没有足够的电力进行操作。写入驱动器电路120可接收外部写入命令以触发写入操作。在接收写入命令后，写入驱动器电路120将电压发送到存储胞110。供电电压VDD本身可能不足以向存储胞110内的组件供电。在没有充足电力的情况下，存储胞110可能无法执行写入操作。为了确保向存储胞110提供充足电力，耦接到写入驱动器电路120的升压电路130可提供使供电电压VDD增加一个变动电压的升压电压。变动电压取决于升压电路130内的电容器(例如图2中所描述的电容器236)的电容器值。随后可将所述升压电压(例如，供电电压VDD加上变动电压)提供到存储胞110。升压电压启用存储胞110内的写入操作的操作，这是因为存储胞110内的电组件具有充足电力。
图2示出根据本揭露的各种实施例的具有耦接到写入驱动器电路120的升压电路130的示范性电路200。电路200配置成选择性地提供供存储胞110使用以执行写入操作的升压电压。升压电路130包含反相器232、反相器234、电容器236以及晶体管238。在图2中所示出的实施例中，晶体管238是PMOS晶体管。写入解码器信号WRITEB作为输入提供到反相器232、反相器234。反相器234的输出PB耦接到晶体管238的栅极端子。晶体管238的源极/漏极端子耦接到供电电压VDD。晶体管238的另一源极/漏极端子耦接到写入驱动器电路120和电容器236的端子两者。电容器236的另一端子耦接到反相器232的输出PBC。
写入解码器信号WRITEB被提供以输入到写入驱动器电路120和升压电路130两者。写入驱动器电路120基于写入解码器信号WRITEB(基于所述信号为逻辑高还是逻辑低)触发写入操作，如在图5到图7中更详细描述。写入解码器信号WRITEB可由写入解码器电路(图中未示)产生。升压电路130使用写入解码器信号WRITEB以产生升压电压SUPB。当写入解码器信号WRITEB为逻辑低(例如‘0’)时，提供到写入驱动器电路120的升压电压SUPB约等于供电电压VDD加上由电容器236产生的变动电压。在电容器236上测量的电压为变动电压。电容器236上的变动电压可基于电容器被完全充电、耗散电荷或未充电而随时间变化。为了产生大致等于供电电压VDD加上由电容器236产生的变动电压的升压电压，写入解码器信号WRITEB为逻辑低。反相器234采用写入解码器信号WRITEB的逻辑低输入且产生为逻辑高的相反输出PB。反相器234的输出PB耦接到晶体管238的栅极端子。当晶体管238为PMOS晶体管时，施加到栅极端子的逻辑高使晶体管238操作为断开开关。更具体地说，提供到晶体管238的栅极的逻辑高使栅极电压VG大致等于耦接到晶体管238的源极/漏极端子的供电电压VDD。随后，利用栅极电压VG与在晶体管238的源极处施加的供电电压VDD之间的相等电压，晶体管238操作为断开开关。反相器232还采用写入解码器信号WRITEB的逻辑低输入且产生逻辑高的输出PBC(例如与输入相反的信号)。反相器232的输出信号PBC耦接到电容器236的端子。电容器236的另一端子耦接到晶体管238的源极/漏极端子。利用来自电容器236的一个端子上的反相器232的输出PBC的逻辑高和电容器236的另一端上的断开开关，电容器236放电或耗散其电压。在电容器236放电的情况下，升压电压SUPB大致等于供电电压VDD加上变动电压，所述变动电压随着电容器236放电而随时间缓慢降低。由电容器236产生的变动电压随电容器236的大小变化。电容器236可由本领域的技术人员适当地设定大小以便产生给定存储胞执行写入操作所需的足够变动电压。
或者，当写入信号WRITEB为逻辑高(例如‘1’)时，升压电压SUPB大致等于供电电压VDD。为了产生大致等于供电电压VDD的升压电压SUPB，写入解码器信号WRITEB为逻辑高。在逻辑高作为输入的情况下，反相器232、反相器234两者分别地产生逻辑低的相反信号作为PB、PBC的输出。在逻辑低施加到晶体管238的栅极端子的情况下，栅极电压大致为零伏特且晶体管238操作为闭合开关。这闭合开关将供电电压VDD连接到电容器236的端子。在电容器236的另一端子上，信号PBC的逻辑低被施加。在这种状态下，电容器236被充电且不提供任何额外电压到写入驱动器电路120。因此，提供到写入驱动器电路120的升压电压SUPB大致等于供电电压VDD。
图3示出根据本揭露的各种实施例的与如图2中所描述的示范性电路130相关联的示范性时序图300。绘图(a)示出作为输入提供到反相器232、反相器234以及写入驱动器电路120的写入解码器信号WRITEB。绘图(b)示出反相器232的输出(例如PBC)和反相器234的输出(例如PB)。绘图(c)示出由升压电路130产生的升压电压SUPB。借助于实例且为了易于理解，相对于图2中所示出的电路描述时序图。当写入解码器信号WRITEB为逻辑高时，反相器232的输出(例如PBC)和反相器234的输出(例如PB)都为逻辑低。这种组合使得升压电压SUPB大致等于供电电压VDD。或者，当写入解码器信号WRITEB为逻辑低时，反相器232的输出、反相器234的输出(分别为PB、PBC)都为逻辑高。这种组合使得升压电压SUPB大致等于供电电压VDD加上变动电压(例如当完全充电时电容器236上的电压)。如绘图(c)中通过负斜线示出，升压电压SUPB随着时间推移降低。应注意，供电电压VDD电平随着时间推移保持不变。电压的降低对应于电容器236电荷耗散。换句话说，随着时间发展，电容器236丢失其电荷且输出渐减的较低电压电平。
图4示出根据本揭露的各种实施例的具有存储胞110、写入驱动器电路120以及升压电路130的示范性电路400。写入驱动器电路120包含或非门(NOR gate)422、或非门424。写入驱动器电路120耦接到升压电路130，如在图2中详细地描述。更具体地说，每一或非门422、或非门424通过由升压电路130所提供的升压电压SUPB被驱动。换句话说，升压电压SUPB供电每一或非门422、或非门424。当或非门422或非门424的输出为逻辑高时，将升压电压SUPB被提供到存储胞110。或非门422接收由锁存电路(图中未示)所产生的锁存数据LDATA信号以及写入解码器信号WRITEB。或非门424接收也由锁存电路(图中未示)所产生的相反锁存数据LDATAB信号和写入解码器信号WRITEB。每一或非门422、或非门424在输入都为逻辑低时比较其相应的输入且输出逻辑高信号。对于输入的所有其它组合，每一或非门422、或非门424输出逻辑低。每一或非门422、或非门424的输出耦接到存储胞110且或非门422、或非门424的输出为逻辑高来提供升压电压SUPB。换句话说，当锁存数据信号LDATA/LDATAB彼此相反时，只有一个或非门422、或非门424是激活的。当LDATA信号为逻辑高时，LDATAB信号为逻辑低，且反之亦然。举例来说，当写入器解码器信号WRITEB和数据信号LDATA都为逻辑低时，或非门422将升压电压SUPB提供到存储胞110。或者，当写入解码器信号WRITEB和数据信号LDATAB都为逻辑低时，或非门424将升压电压SUPB提供到存储胞110。在图5中更详细地描述存储胞110如何利用这种升压电压。
图5示出根据本揭露的各种实施例的包含存储胞110、写入驱动器电路120以及升压电路130的示范性存储器结构500。升压电路130可包含如先前在图2中描述的组件和功能性。写入驱动器电路120可包含如先前在图4中描述的组件和功能性。在一些实施例中，存储胞110包含六个晶体管(6T)SRAM胞510和感测放大器520。SRAM胞510包含通过门晶体管511、通过门晶体管512、上拉晶体管515、上拉晶体管516以及下拉晶体管517、下拉晶体管518。一对MOS通过门511、MOS通过门512将一对位线BL和位线BLB分别地耦接到数据节点513、数据节点514。通过门晶体管511、通过门晶体管512由布置为转移栅极的MOS晶体管形成。在这个实施例中，晶体管511、晶体管512被实施为NMOS晶体管。供电电压VDD耦接到上拉晶体管515、上拉晶体管516中的每一个的源极/漏极端子。在这个实施例中，上拉晶体管515、上拉晶体管516是PMOS晶体管。
通常被放置为接地的第二供电电压VSS经由下拉晶体管517、下拉晶体管518耦接到数据节点513、数据节点514。在这个实施例中，下拉晶体管517、下拉晶体管518是NMOS晶体管。取决于存储在6T SRAM胞510中的数据的状态，下拉晶体管517、下拉晶体管518将第二供电电压VSS耦接到一个存储节点513或另一存储节点514。6T SRAM胞510是无限期地保存其数据状态的锁存器，只要供应电力足以正确地操作电路。换句话说，必须维持最小电压电平Vmin。
两个CMOS反相器(分别是由晶体管515、晶体管517形成的CMOS反相器和由晶体管516、晶体管518形成的CMOS反相器)“交叉耦接”，且其用于连续地加强存储节点513、存储节点514上的存储电荷。两个存储节点513、存储节点514彼此反相。当数据节点513为逻辑高时，数据节点514在同一时间为逻辑低(通常是低电压)，反之亦然。
当6T SRAM胞510被写入时，互补的写入数据信号被放置在位线对BL和BLB上。字线WL上的正控制信号被耦接到通过门511、通过门512两者的栅极。晶体管515、晶体管516、晶体管517、晶体管518以及通过门511、通过门512的尺寸被定义以使得位线上到写入数据可覆写在数据节点513、数据节点514处的存储数据，且因此将6T SRAM胞510写入到所需的状态。当从放置在字线WL上的正电压读取6T SRAM胞510时，通过门511、通过门512允许位线BL和位线BLB耦接到存储节点513、存储节点514且从存储节点513、存储节点514接收数据。位线BL和位线BLB形成数据线的互补对。
感测放大器520充当用于写入位线(BL或BLB)的开关。感测放大器520包含晶体管523、晶体管524、晶体管525、晶体管526。在这个实施例中，晶体管523、晶体管524是PMOS晶体管，且晶体管525、晶体管526是NMOS晶体管。晶体管523的栅极端子被交叉耦接到晶体管526的源极/漏极端子。类似地，晶体管524的栅极端子被交叉耦接到晶体管525的源极/漏极端子。感测放大器520的电阻器521、电阻器522各自分别地被耦接到通过门晶体管511、通过门晶体管512的源极/漏极端子。晶体管525、晶体管526的栅极端子由写入驱动器电路120的或非门422、或非门424的输出来驱动。当或非门422、或非门424的输出为逻辑高‘1’时，供应到晶体管525或晶体管526的电压是升压电压SUPB。
位线电阻在SRAM胞510与感测放大器520之间是固有的。为了易于理解，这种位线电阻表示为电阻器521、电阻器522。由于位线电阻的存在，大于供电电压VDD的电压会被需要以执行SRAM胞510内的写入操作。当电压大致等于供电电压VDD加上由电容器236产生的变动电压(例如在电容器236上测量的电压)时，这种额外电压(例如VDD+电容器236上的变动电压)可由升压电压SUPB提供。通过向或非门422、或非门424中的每一个提供电力，升压电压SUPB驱动写入驱动器电路120内的或非门422、或非门424。当或非门422、或非门424的输出为逻辑高(例如‘1’)时，由对应或非门422、或非门424输出的电压电平等于升压电压SUPB。写入驱动器电路120确定写入位线(例如BL或BLB)，所述位线是存储胞110的感测放大器520的输入。感测放大器520充当用于写入位线(BL或BLB)且驱动SRAM胞510的操作的开关。
图6示出根据本揭露的各种实施例的具有存储胞610、存储胞620的多级的另一示范性存储器结构600。每一存储胞可对应于存储器结构600内的列。尽管图6中示出两个存储胞610、存储胞620，但本领域的技术人员可了解，任何数目的存储胞(例如n数目个存储胞)可被耦接在一起。每一存储胞610、存储胞620可经由位线对(BL/BLB)被彼此耦接。举例来说，存储胞610的位线BL[0]被耦接到存储胞620的位线BL[n]。类似地，存储胞610的位线BLB[0]耦接到存储胞620的位线BLB[n]。写入驱动器电路120的输出被耦接到存储胞610、存储胞620的位线(例如，或非门422的输出被耦接到NMOS晶体管525的栅极且或非门424的输出被耦接到NMOS晶体管526的栅极)。通过向或非门422、或非门424中的每一个提供电力，升压电压SUPB驱动写入驱动器电路120内的或非门422、或非门424。当或非门422、或非门424的输出为逻辑高(例如‘1’)时，由对应或非门422、或非门424输出的电压电平等于升压电压SUPB。基于或非门422、或非门424的输出为逻辑高(例如‘1’)，升压电压SUPB被提供到存储胞610、存储胞620两者。升压电压SUPB有助于递送充足电压以用于由存储胞610、存储胞620所执行的写入操作。当升压电路130将升压电压提供到多个存储胞时，电容器236大小应被适当地设定，这是因为电容器236上的电压是变动电压。驱动写入驱动器电路120所需要的变动电压是基于位线电阻。
图7示出根据本揭露的各种实施例的在局部输入/输出(input/output，I/O)内具有升压电路的另一示范性存储器结构700。存储器结构700包含为了易于理解而以分组形式定向的多个电路，例如存储阵列710、存储阵列730、局部I/O 720、全局I/O 740以及边缘胞750、边缘胞760。全局I/O 740包含数据锁存电路742、时钟产生器电路744以及锁存电路746。全局I/O 740接收外部时钟信号CLK、地址输入ADR以及用于写入到存储胞中的数据。地址输入ADR由锁存电路746处理。锁存电路746产生锁存的列地址LCA[0:n]，其中n表示列数。时钟产生器744接收外部时钟信号且产生数据锁存电路742的时钟信号(例如DCLK)和写入解码器726的时钟信号(例如ICLK)。数据锁存电路742接收用于写入到存储器的数据。数据锁存电路742产生LDATA信号以驱动一个或多个写入驱动器电路722、写入驱动器电路724。这些写入驱动器电路722、写入驱动器电路724耦接到如先前在图1到图2以及图4到图6中所描述的升压电路。写入解码器726产生写入驱动器信号WRITEB(如WRITEB_T、WRITEB_B)，其由写入驱动器722、写入驱动器724使用以基于或非门422、或非门424的输出为逻辑高(例如‘1’)而确定位线(例如BL或BLB)提供有升压电压SUPB。存储胞712、存储胞714的升压电压SUPB从写入驱动器722递送，使得电压从底部递送到存储胞712、存储胞714。换句话说，升压电压SUPB在存储胞712前递送到存储胞714。存储胞732、存储胞734的升压电压SUPB从写入驱动器724递送，使得电压从顶部递送到存储胞732、存储胞734。换句话说，升压电压SUPB在存储胞734前递送到存储胞732。写入解码器726和写入驱动器722、写入驱动器724可包含于局部I/O 720中。可将数据写入到存储阵列710的存储胞712、存储胞714和/或存储阵列730的存储胞732、存储胞734中的任一个，如在图5中详细地描述。围绕顶部存储阵列710和底部存储阵列730的边缘胞750、边缘胞760用于功率路由和/或电源管理信号。存储胞712、存储胞714、存储胞732、存储胞734中的每一个可以是具有任何数目的晶体管(例如6T、7T、8T、9T、10T等等)的SRAM胞。
图8示出根据本揭露的各种实施例的在边缘胞内具有升压电路的另一示范性存储器结构800。在图8中所示出的实施例中，局部I/O 820的写入驱动器822、写入驱动器824没有耦接到升压电路。实际上，存储器结构800包含边缘胞850内的写入解码器852和边缘胞860内的写入解码器862。每一写入解码器852、写入解码器862耦接到对应写入驱动器，所述写入驱动器分别地耦接到升压电路854、升压电路864。存储阵列810的存储胞812、存储胞814从定位于存储胞812、存储胞814上方的具有升压的写入驱动器854接收升压电压SUPB。在这个实施例中，存储胞812在存储胞814前接收升压电压SUPB。类似地，存储胞832、存储胞834从定位在胞832、胞834下方的具有升压的写入驱动器864接收升压电压SUPB，使得存储胞834在存储胞832之前接收升压电压SUPB。存储胞812、存储胞814、存储胞832、存储胞834中的每一个可以是具有任何数目的晶体管(例如6T、7T、8T、9T、10T等等)的SRAM胞。
图9示出根据本揭露的各种实施例的在边缘胞和局部I/O中具有升压电路的另一示范性存储器结构900。在这个实施例中，存储器结构900包含写入驱动器，所述写入驱动器耦接到局部I/O 920和边缘胞950、边缘胞960两者中的升压电路。存储阵列910的存储胞912、存储胞914基于或非门422、或非门424的输出为逻辑高(例如‘1’)而从两个具有升压的写入驱动器954、具有升压的写入驱动器922接收升压电压SUPB。存储阵列930的存储胞932、存储胞934从两个具有升压的写入驱动器924、具有升压的写入驱动器964接收升压电压SUPB。存储胞912、存储胞914、存储胞932、存储胞934中的每一个可以是具有任何数目的晶体管(例如6T、7T、8T、9T、10T等等)的SRAM胞。
图10示出根据本揭露的各种实施例的用于产生升压电压以启用存储胞的写入操作的示范性流程图1000工艺。为了易于理解，参考本文中先前所描述的结构来描述工艺。但应了解，工艺也应用于其它结构。第一反相器(例如反相器234)和第二反相器(例如反相器232)接收由写入解码器电路(例如写入解码器726、写入解码器852、写入解码器862、写入解码器926、写入解码器952、写入解码器962)产生的写入信号(例如WRITEB)(例如步骤1010)。第一反相器(例如反相器234)和第二反相器(例如反相器232)各自产生具有与写入信号(例如WRITEB)相反的波形的反相写入信号(例如PB/PBC)(例如步骤1020)。晶体管(例如晶体管238)耦接到供电电压VSS且基于反相写入信号(例如PB/PBC)提供供电电压VSS(例如步骤1030)。基于存在的供电电压(例如VSS)和反相写入信号(例如PB/PBC)在第一时间处为电容器(例如电容器236)充电(例如步骤1040)。电容器(例如电容器236)在第二时间处将电荷耗散到写入驱动器电路(例如写入驱动器电路120)(例如步骤1050)。升压电压是电容器(例如电容器236)上的电压，所述电压随着电容器236耗散其电荷而随着时间推移降低。
本文中所描述的各种电路和工艺的使用可提供多种优势。举例来说，主题的使用可克服位线电阻且便于写入操作。由升压电路130产生的升压电压SUPB提供到写入驱动器电路120。写入驱动器电路120基于写入解码器信号WRITEB与数据信号LDATA之间的比较而随着这一电压传递到位线BL/BLB。利用这一升压电压，存储胞可具有充足电压以在不管位线电阻的情况下操作其组件且执行写入操作。
在一个实施例中，一种配置成产生升压电压以启用存储胞的写入操作的升压电路包含第一反相器、第二反相器、晶体管以及电容器。第一反相器和第二反相器各自配置成使写入信号反相。晶体管耦接到第一反相器的输出。晶体管配置成基于写入信号来为电容器充电且将供电电压提供到写入驱动器。电容器耦接到第二反相器的输出。电容器配置成产生变动电压且将变动电压提供到写入驱动器。
在一些实施例中，写入驱动器包括并联耦接在一起的一对逻辑门。所述一对逻辑门中的每一逻辑门在电容器放电时接收供电电压和变动电压的组合。
在一些实施例中，写入驱动器进一步配置成将供电电压和变动电压的组合提供到存储胞。存储胞耦接到写入驱动器。
在一些实施例中，晶体管进一步配置成在写入信号为逻辑高时为电容器充电。
在一些实施例中，第一反相器和晶体管串联耦接在一起。
在一些实施例中，第二反相器和电容器串联耦接在一起。
在一些实施例中，第一反相器和晶体管耦接到第二反相器和电容器。
在另一实施例中，一种用于产生升压电压以启用存储胞的写入操作的系统包含升压电路、写入驱动器以及存储胞。升压电路配置成产生升压电压。升压电路包含第一反相器、第二反相器、晶体管以及电容器。第一反相器和第二反相器各自配置成使写入信号反相。晶体管耦接到第一反相器的输出。晶体管配置成基于写入信号来为电容器充电且将供电电压提供到写入驱动器。电容器耦接到第二反相器的输出。电容器配置成产生变动电压且将变动电压提供到写入驱动器。写入驱动器耦接到升压电路且配置成基于写入信号而将供电电压和变动电压的组合提供到存储胞，所述存储胞耦接到写入驱动器。存储胞配置成使用供电电压和变动电压的组合来实行写入操作。
在一些实施例中，写入驱动器包括耦接在一起的一对逻辑门。所述一对逻辑门中的每一逻辑门在电容器放电时接收供电电压和变动电压的组合。
在一些实施例中，写入驱动器进一步配置成将供电电压和变动电压的组合提供到存储胞。存储胞耦接到写入驱动器。
在一些实施例中，晶体管进一步配置成在写入信号为逻辑高时为电容器充电。
在一些实施例中，第一反相器和晶体管串联耦接在一起。
在一些实施例中，第二反相器和电容器串联耦接在一起。
在一些实施例中，第一反相器和晶体管耦接到第二反相器和电容器。
在又一实施例中，一种产生升压电压以启用存储胞的写入操作的方法。方法包含通过第一反相器和第二反相器接收由写入解码器电路产生的写入信号。第一反相器和第二反相器产生具有与写入信号相反的波形的反相写入信号。晶体管基于反相写入信号提供供电电压。电容器基于存在的供电电压和反相写入信号在第一时间处存储电荷。电容器在第二时间处将电荷耗散到写入驱动器电路。升压电压包含耗散的电荷。
在一些实施例中，产生升压电压以启用存储胞的写入操作的方法进一步包括：通过写入驱动器电路将升压电压提供到存储胞。升压电压包括耗散的电荷和供电电压的组合。
在一些实施例中，产生升压电压以启用存储胞的写入操作的方法进一步包括：通过存储胞基于升压电压执行写入操作。
在一些实施例中，产生升压电压以启用存储胞的写入操作的方法进一步包括：通过写入驱动器电路将写入信号与数据信号进行比较；以及通过写入驱动器电路确定一对位线中的位线提供升压电压。
在一些实施例中，写入驱动器包括耦接在一起的一对逻辑门，且所述一对逻辑门中的每一逻辑门在电容器放电时接收供电电压和变动电压的组合。
在一些实施例中，升压电路包括(i)串联地耦接在一起的第一反相器和晶体管，以及(ii)串联地耦接在一起的第二反相器和电容器，且其中第一反相器和晶体管耦接到第二反相器和电容器。
前文概述若干实施例的特征，使得本领域的技术人员可更好地理解本揭露的各方面。本领域的技术人员应了解，他们可容易地将本揭露用作设计或修改用于实现本文中所引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这些等效构造并不脱离本揭露的精神和范围，且其可以在不脱离本揭露的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (1)

1.一种升压电路，配置成产生升压电压以启用存储胞的写入操作，所述升压电路包括：
第一反相器和第二反相器，各自配置成使写入信号反相；
耦接到所述第一反相器的输出的晶体管，所述晶体管配置成基于所述写入信号来为电容器充电且将供电电压提供到写入驱动器；以及
耦接到所述第二反相器的输出的所述电容器，所述电容器配置成产生变动电压且将所述变动电压提供到所述写入驱动器。
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