KR100880069B1 - 메모리 장치 및 메모리 소자에 기록하는 방법 - Google Patents

메모리 장치 및 메모리 소자에 기록하는 방법 Download PDF

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Abstract

메모리 장치는 제 1 전위에 의해 표현되는 제 1 정보값 또는 제 2 전위에 의해 표현되는 제 2 정보값을 저장하는 메모리 소자(101)와, 제 1 정보값 또는 제 2 정보값을 메모리 소자(101)에 기록하는 비트 라인(105), 및 비트 라인(105)에 연결된 전위 제어기(111)를 포함하며, 전위 제어기는 제 1 정보값을 메모리 소자(101)에 기록할 때, 제 1 전위보다 낮은 제 3 전위를 비트 라인(105)에 인가하도록 구성된다.

Description

메모리 장치 및 메모리 소자에 기록하는 방법{MEMORY DEVICE WITH IMPROVED WRITING CAPABILITIES}
도 1은 본 발명의 실시예에 따른 메모리 장치를 도시하는 도면,
도 2는 본 발명의 비트 라인 부스팅을 도시하는 도면,
도 3은 음의 비트 라인 레벨이 수율 이득에 미치는 영향을 도시하는 도면,
도 4(a)는 전위 회로를 도시하는 도면,
도 4(b)는 본 발명에 따른 비트 라인 부스팅을 갖는 전위 회로를 도시하는 도면,
도 5(a) 내지 5(f)는 본 발명에 따른 전위 회로를 도시하는 도면,
도 6은 차별적인 기록 동작을 위한 메모리 장치를 도시하는 도면,
도 7은 도 6의 실시예와 관련된 신호도.
도면의 주요 부분에 대한 부호의 설명
101 : 메모리 소자 105 : 비트 라인
111 : 전위 제어기
본 발명은 메모리 장치에 관한 것이다.
깊은 서브미크론 기술 특성으로 SRAM 셀을 제조시에, SRAM 셀의 큰 통계적 편차로 인해, 불안정성, 기록 실패 및 판독 실패와 같은 에러들이 예상된다. 제조 에러의 복원에는 비용이 많이 소모되기 때문에, 비트 셀만을 어드레싱하는 메모리 주변부를 설계하는 것은 비효율적이다. 메모리 주변부는 통계적인 편차를 고려해야 한다.
예를 들어, 메모리 셀을 형성하는 소자들, 예를 들면, 트랜지스터의 파라미터의 통계적인 변동에 대한 메모리 셀의 높은 민감도로 인해, 예를 들면, SRAM 셀의 기록 동작은 메모리 셀에 대해 (예를 들면, VDD=0.75V를 이용하는) 저전압 기법을 이용할 가능성을 제한한다.
메모리 셀에 액세스하기 위해, 통상적으로, 비트 라인을 메모리 소자에 연결하는 액세스 트랜지스터를 활성화하여, 예를 들면, 정보값(예를 들면, "0")을 나타내는 소정의 전위를 메모리 셀로 전달한다. 그러나, 예를 들어, 액세스 트랜지스터 양단의 양의 전압 변화는 소정의 전위를 부가(superimpose)할 수 있다. 메모리 셀에서의 결과적인 전위가, 저전압 기법에 의해 결정된 소정의 임계값(예를 들면, 0.35V)을 초과하는 경우, 기록 에러가 발생하게 된다. 예를 들어, 액세스 트랜지스터의 임계값 전압이 너무 높으면, 셀에 "0"을 기록할 수 없는 결과를 초래할 수 있다.
본 발명의 목적은 메모리 셀에 신뢰할 수 있게 기록하는 개념을 제공하는 것이다.
이러한 목적은 독립항의 특징들에 의해 달성된다.
본 발명의 양상에 따르면, 제 1 정보값(예를 들면, "0") 또는 제 2 정보값(예를 들면, "1")이, 예를 들면, 액세스 트랜지스터를 통해 메모리 셀에 연결된 비트 라인을 경유하여 메모리 셀에 기록된다. 제 1 정보값은 제 1 전위(예를 들면, VSS 또는 접지)에 의해 표현될 수 있고, 제 2 정보값은 제 2 전위(예를 들면, VDD)에 의해 표현될 수 있다. 따라서, 제 1 전위(예를 들면, VSS 또는 접지) 또는 제 2 전위(예를 들면, VDD)에 각각 대응하는 낮은 값 "0" 또는 높은 값 "1"의 두 가지 값을 가질 수 있는 하나의 고유한 정보 단위가, 본 발명의 메모리 셀에 저장될 수 있다.
본 발명은 라인 비트의 전위를 제 1 전위 이하, 예를 들면, VSS 이하로 감소시키고, 제 1 전위에 의해 표현된 제 1 정보값을 메모리 소자에 기록할 때, 기록 동작의 신뢰도가 증가될 수 있다는 발견에 근거한 것이다. 본 발명에 따르면, 비트 라인은 적어도 소정의 시간 기간 동안의 기록 동작 동안에 제 1 전위 아래에서 부스팅되어, 전달될 전위를 증가시키는 통계적인 양의 전압 변화가 적어도 부분적으로 보상되도록 함으로써, 셀이 완전히 플립할 시간을 갖도록 한다. 따라서, 메모리 셀 동작을 위해, 저전압 기법도 이용할 수 있다.
본 발명은 제 1 전위(예를 들면, VSS)에 의해 표현되는 제 1 정보값을 저장하고, 제 2 전위(예를 들면, VDD)에 의해 표현되는 제 2 정보값을 저장하는 메모리 소자(예를 들면, SRAM)를 포함하는 메모리 장치를 제공하되, 이때 제 2 전위는 제 1 전위보다 크다. 메모리 장치는 제 1 정보값 또는 제 2 정보값을 메모리 소자에 기록하는 비트 라인을 더 포함한다.
비트 라인은 활성화가능 스위치(예를 들면, 트랜지스터)를 통해 메모리 소자에 연결될 수 있다. 메모리 소자에 정보를 기록하기 위해, 스위치는 비트 라인을 메모리 소자의 액세스 노드에 접속하도록 활성화된다. 스위치가 비활성화되는 경우, 비트 라인은 액세스 노드로부터 접속해제된다.
본 발명에 따르면, 비트 라인에 연결되는 (예를 들면, 전기적으로 접속되는) 전위 제어기가 제공된다. 전위 제어기는 정보값을 메모리 소자에 기록할 때, 제 1 전위보다 낮은 제 3 전위를 비트 라인에 인가하도록 구성된다. 즉, 전위 제어기는 비트 라인의 전위를 제 1 전위 이하(예를 들면, VSS 이하)로 감소시켜, 예를 들면, "0"을 나타내는 제 1 정보값을 메모리 소자에 기록하도록 구성된다. 제 3 전위는 기준 전위와 관련하여, 예를 들면, 제 1 전위의 1/5 내지 1/10일 수 있다. 기준 전위는 VSS 또는 접지에 의해 형성될 수 있다.
예를 들어, 제 1 전위는 VSS와 동일할 수 있다. VDD 및 VSS가 정보 저장을 위해 메모리 소자에 인가되는 경우, 제 1 전위는 메모리 소자에 인가된 최저 전위를 나타낸다. 따라서, 제 1 전위는 기준 전위를 나타낼 수 있다.
본 발명의 양상에 따르면, 메모리 소자는, 예를 들면, 제 1 전위가 메모리 소자의 제 1 전력 공급 단자에 인가되고, 제 2 전위가 제 2 전력 공급 단자에 인가 될 때, 제 1 또는 제 2 정보값을 저장하도록 구성되는 휘발성 메모리 소자이다. 본 발명에 따르면, 전위 제어기는 메모리 소자에 인가된 최저 전위에 의해 표현되는 정보값을 기록할 때, 메모리 소자의 전력 단자에 인가된 최저 전위를 언더슈팅(undershooting)하도록 구성된다.
바람직하게, 추가적인 전원을 이용하지 않고서, 전위 감소가 수행된다. 본 발명에 따르면, 전위 제어기는 비트 라인에 연결된 전위 회로를 포함하며, 전위 회로는 비트 라인에 인가될 제 3 전위를 발생한다. 본 발명의 양상에 따르면, 전위 회로는 전위 제어기에 의해 제공된 제어 신호에 응답하여 제 3 전위를 발생하도록 구성될 수 있다. 예를 들어, 제어 신호는 펄스를 포함하거나, 또는 펄스를 나타낼 수 있다. 이러한 경우, 전위 회로는 펄스의 상승 또는 하강 에지에 응답하여 제 3 전위를 발생하도록 구성될 수 있다.
본 발명의 양상에 따르면, 전위 회로는 비트 라인의 전위를 점진적으로 감소시키도록 구성될 수 있다. 예를 들어, 전위 회로는 제 1 시간 기간 동안 비트 라인의 전위를, 예를 들면, VDD로부터 VSS로 감소시키도록 구성될 수 있다. 다음에, 전위 회로는 펄스의 하강 에지에 응답하여 후속하는 제 2 시간 기간 동안, 제 3 전위를 비트 라인에 인가(즉, 비트 라인의 전위를 VSS로부터 제 3 전위로 감소)할 수 있다. 따라서, 비트 라인의 전위가 제 1 전위(예를 들면, VSS)로 감소되는 시간 기간의 길이는 펄스의 길이에 의해 결정된다. 제 3 전위가 비트 라인에 인가되는 후속하는 제 2 기간의 길이는 전위 제어기에 의해 더 결정될 수 있다. 예를 들어, 전위 제어기는 다른 펄스를 전위 회로에 인가하도록 구성되며, 다른 펄스 의 상승 에지는 제 1 기간의 시작을 결정하고, 다른 펄스의 하강 에지는 제 3 전위가 비트 라인에 인가되는 제 2 기간의 끝을 결정한다. 제 2 기간 이후에, 비트 라인에 인가된 전위는 초기 전위, 예를 들면, VDD로 리턴될 수 있다.
제 3 전위를 발생하기 위해, 전위 회로는 제 1 전위를 언더슈팅하는 원하는 효과를 도입하는 전하 주입 캐패시터를 포함할 수 있다.
본 발명의 양상에 따르면, 메모리 소자는 제 1 또는 제 2 정보값을 메모리 소자(예를 들면, SRAM 또는 DSRAM)에 기록하기 위해, 차별적으로 액세스될 수 있다. 메모리 소자에 대한 차별적인 액세스를 제공하기 위해, 메모리 장치는 메모리 소자를 액세스하기 위해, 다른 비트 라인(예를 들면, 상보형 비트 라인 또는 비트 라인 바)을 포함할 수 있다. 비트 라인은, 예를 들면, 다른 활성화가능 스위치를 통해, 메모리 소자의 다른 액세스 노드에 연결될 수 있다.
본 발명에 따르면, 전위 제어기는 다른 비트 라인에 또한 연결되어, 기록 동작 동안, 제 1 또는 제 2 정보값이 메모리 소자로 차별적으로 전달되도록 할 수 있다. 보다 구체적으로, 전위 제어기는 제 2 정보값을 메모리 소자에 기록할 때, 제 2 전위(예를 들면, VDD)를 비트 라인에 인가하고, 제 3 전위를 다른 비트 라인에 인가하도록 구성될 수 있다. 따라서, 비트 라인의 전위와 다른 비트 라인의 전위 사이의 차이는, 종래의 액세스 방법에 비해, 제 1 전위를 언더슈팅하는 제 3 전위량만큼 증가된다. 따라서, 전위 제어기는 제 3 전위를 비트 라인에 인가하고, 제 2 전위를 다른 비트 라인에 인가하여, 제 1 정보값을 메모리 소자에 저장할 수 있다.
본 발명에 따르면, 제어기는 다른 비트 라인에 인가될 제 3 전위를 발생하기 위해, 다른 비트 라인에 연결된 다른 전위 회로를 포함할 수 있다. 예를 들어, 제어기는 동일한 기록 동작 동안에, 비트 라인에 연결된 전위 회로만을 활성화시키거나, 또는 다른 비트 라인에 연결된 다른 전위 회로만을 활성화시키도록 구성될 수 있다. 따라서, 전위 회로 및 다른 전위 회로는 전위 제어기로부터 상보형 제어 신호를 동시에 수신할 수 있다. 전위 회로가 비활성화되는 경우, 예를 들어, 제 2 전위(예를 들면, VDD)가 비트 라인에 계속적으로 인가된다.
또한, 본 발명의 개념은 제 2 정보값을 메모리 소자에 기록할 때에도 적용될 수 있다. 보다 구체적으로, 본 발명은 제 1 정보값 또는 제 2 정보값을 저장하는 메모리 소자와, 메모리 소자에 연결된 비트 라인과, 비트 라인에 연결된 전위 제어기를 포함하되, 전위 제어기는 제 2 전위에 의해 표현되는 제 2 정보값을 메모리 소자에 기록할 때 제 2 전위보다 큰 제 3 전위를 비트 라인에 인가하도록 구성되는 메모리 장치를 제공한다. 즉, 전위 제어기는 비트 라인의 전위를 제 2 전위 이상으로 증가시켜, 예로서 액세스 트랜지스터 양단의 음의 전압 변화의 영향을 완화시킴으로써 액세스 트랜지스터를 통해 전달된 전위를 증가시킬 수 있다.
제 2 전위 이상의 제 3 전위를 발생하기 위해, 또는 제 2 전위를 증가시키기 위해, 전위 제어기는 제 2 정보값을 메모리 소자에 기록할 때, 양의 전하를 주입하는 캐패시터를 갖는 전위 회로를 포함할 수 있다. 그러나 제 2 전위는, 예로서 전압 분배기를 이용하여 (양의) 제 3 전위로부터 발생될 수도 있다. 전위 회로는 후술되는 전위 회로들 중 하나와 정확하게 동일한 구조를 가질 수 있다. 일반적으로, 비트 라인의 전위를 감소시키는 것과 관련된 설명은, 비트 라인의 전위를 증가시키는 것과 관련된 양상에도 적용될 수 있다.
두 경우에 있어서, 비트 라인의 직접적인 (예를 들면, 용량성의) 부스팅은, 추가적인 전압 발생기 또는 조절기가 필요하지 않다는 이점을 갖는다. 따라서, 본 발명의 방안은 면적 점유와, 정적 및 동적 전력 소모의 면에서 효율적이다. 더욱이, 본 발명의 방안은 기록 동작의 타이밍에 영향을 미치지 않는데, 그 이유는, 본 발명의 비트 라인 부스팅(즉, 오버슈팅 또는 언더슈팅)은 기록 동작 동안에 수행되기 때문이다.
기록 동작을 향상시키기 위해, 예를 들면, 워드 라인 부스팅을 이용할 수 있지만, 이것은 선택된 셀의 안정성을 저하시킬 수 있다. 본 발명의 비트 라인 부스팅은 메모리 셀의 안정성에 악영향을 미치지 않는다.
더욱이, 본 발명의 개념은, 예를 들면, 100mV의 부스트가 저전압 기능 제한에서 200mV를 복원하기 때문에, 저전압 응용을 위해 적용될 수 있다.
다른 해결책은 기록될 셀이 속하는 열(column)의 VDD 공급을 감소시키는 것이다. 액세스되지 않는 셀은 이러한 변화에 의해 영향을 받지 않는다. 메모리 셀의 PMOS 풀업(pull-up)의 구동이 감소되고, 따라서 액세스 트랜지스터가 보다 용이하게 "0"을 강제할 수 있다는 이점이 있다. 그러나, 예를 들면, 비트 셀의 상보형 노드를 구동하는 PMOS의 구동이 또한 감소되고, 그에 따라, 이러한 노드에 VDD를 형성하는 것은 보다 어렵게 된다. 더욱이, 메모리 셀 열당 하나의 VDD 수 직 트랙이 레이아웃내에 형성되어야 하며, 이것은 요구되는 영역을 증가시키고, 그것은 예를 들면, 강건한 VDD 전력 메시(mesh)를 보다 어렵게 한다.
본 발명의 원리는 VSS 아래에서 비트 라인을 부스팅하여, "0"이 비트 셀내에 제공되도록 하는 것이다. 비트 라인은 액세스 트랜지스터의 소스이므로, 이것은 해당 트랜지스터의 구동 전류를 크게 증가시켜, 풀업이 효율적으로 완화되도록 한다. 액세스 트랜지스터는 기록 동작에 대하여 비트 셀의 최고로 (3배) 가장 민감한 트랜지스터이기 때문에, 이것은 양호한 레버이다.
본 발명의 다른 실시예는 이하의 도면에 대하여 기술될 것이다.
도 1에 도시된 메모리 장치는 트랜지스터(103)를 통해 비트 라인(105)에 연결된 메모리 소자(101)를 포함한다. 메모리 소자(101)는 다른 스위치(107)에 의해 다른 비트 라인(109)에 더 연결된다.
스위치(103, 107)는 워드 라인 WL에 연결된 제어 게이트를 갖는 트랜지스터에 의해 형성된다. 메모리 장치는 비트 라인(105)(BL)에 연결된 제 1 단자 및 다른 비트 라인(109)(BLB)에 연결된 제 2 단자를 갖는 전위 제어기(111)를 더 포함한다.
도 1에 도시된 바와 같이, 트랜지스터(103) 양단에 임계 전압 변화 +δVt가 제공될 수 있으며, 이것은 예를 들면, 약한 N 액세스 장치에 의해 비트 라인(105)으로부터 메모리 셀로 "0"을 기록할 때, 절대 임계 전압 Vt를 증가시킬 수 있다. 그에 따라, 트랜지스터(103) 양단의 가변하는 전압은, 예를 들면, 강한 P 부하의 경우에 대해 비트 라인(105)을 통해 "0"을 기록할 때, 절대 전압 Vt의 감소에 기여할 수 있다.
메모리 소자(101)는 비트 라인(105, 109) 및 트랜지스터(103, 107)를 통해 액세스된다. 도 1에 도시된 바와 같이, 메모리 소자(101)는 VSS(예를 들면, 제 1 전위)와 VDD(예를 들면, 제 2 전위) 사이에 연결된다. 따라서, 예를 들면, 논리 제로("0")를 저장하기 위해 메모리 소자에 VSS를 기록할 때, 비트 라인(105)의 전위는 통상적으로 VSS로 감소된다. 그러나, 트랜지스터(103)의 양의 임계 전압 변화는 메모리 소자(101)에 도달하는 전위를 증가시킨다. 트랜지스터(103)의 임계 전압의 변화에 의존하여, 메모리 소자(101)에 도달하는 전위는 임계값(예를 들면, VDD와 VSS 사이의 차이의 절반)을 초과할 수 있고, 따라서, 메모리 소자(101)의 기록을 불가능하게 할 수 있다.
본 발명에 따르면, 전위 제어기(111)는 비트 라인(105)에서의 전위를 VSS 이하로 감소키시고, 다른 비트 라인(109)에서의 전위를, 예를 들면, VDD로 유지시켜, 메모리 소자(101)에 "0"을 저장하도록 구성된다. 따라서, 전위 제어기(111)는 다른 비트 라인(109)에서의 전위를 VSS 이하로 감소시키고(예를 들면, VSS 미만인 제 3 전위를 인가하고), 비트 라인(105)에서의 전위를 그의 초기 상태(예를 들면, 제 2 전위, VDD)로 유시시켜, 메모리 소자(101)에 "1"을 저장하도록 구성될 수 있다.
메모리 소자(101)는 래치를 형성하는 4개의 트랜지스터를 포함할 수 있으며, 여기서, 트랜지스터(103)는 액세스 노드 S를 통해 비트 라인(105)을 메모리 소 자(101)에 연결하고, 트랜지스터(105)는 다른 비트 라인(109)을 다른 액세스 노드 SB에 연결한다.
트랜지스터(103, 107)는, 워드 라인 WL을 통해 활성화 신호를 수신시에 활성화된다. 활성화 신호는 전위 제어기(111)에 의해 워드 라인 WL에 인가될 수 있다.
본 발명의 다른 양상에 따르면, 제 2 전위(예를 들면, VDD)가 비트 라인(105)에 인가되어, 트랜지스터(103)를 통한 음의 전압 변화량만큼 감소됨으로써, 액세스 노드 S를 통해 메모리 소자(101)에 도달하는 전위가 VDD보다 작아지도록 하며, 그것은 메모리 소자(101)의 기록을 불가능하게 할 수 있다. 이러한 경우, 전위 제어기(111)는 비트 라인(105)의 전위를 증가시켜, 음의 전압 변화를 보상하도록 구성될 수 있다. 이러한 경우, 전위 제어기(111)는 예를 들면, VDD보다 큰 제 3 전위를 비트 라인(105)에 인가하여, 메모리 소자(101)를 기록한다. 이와 동시에, 전위 제어기(111)는 비트 라인(109)의 전위를 VSS로 감소시키거나, 또는 비트 라인(109)의 전위를 VSS 이하로 감소시켜, 비트 라인들(105, 109) 사이의 유효 전위차를 증가시킴으로써, 예를 들면, "1"을 메모리 소자(101)에 신뢰성있게 기록할 수 있다.
간략성을 위해, 이하의 실시예들은 음의 비트 라인 부스트에 대하여 기술될 것이다. 그러나, 본 발명의 개념은 양의 비트 라인 부스트의 경우에도 적용됨을 주지해야 한다.
본 발명의 양상에 따르면, 비트 라인은 기록 동작 동안에 VSS 아래에서 부스 팅된다. 이것은 큰 Vt 변동을 겪는 액세스 트랜지스터(예를 들면, 트랜지스터(103 또는 107))의 전압 Vgs를 복원시킨다. 액세스 트랜지스터는 기록 동작 동안에 전압 변화에 대하여 가장 민감한 소자이다.
도 2는 노드 S 및 SB에서의 전위들에 대한 음의 비트 라인 부스트의 영향을 도시한다.
워드 라인 WL을 활성화시에, 액세스 노드 S에서의 전위는 감소되고, 액세스 노드 SB에서의 전위는 증가된다. 비트 라인(109)(BLB)에서의 전위는 레벨 0.75V(VDD)로 유지된다. 이와 동시에, 비트 라인(105)(BL)에서의 전위는 0V(VSS)로부터, 대략 -0.1V인 제 3 전위로 감소된다. 예를 들어, 비트 라인이 VSS 이하가 아닌 동안, 노드 S는 VSS 쪽으로 충분히 감소되지 않기 때문에, 셀은 기록되지 않는다. 그 후, 비트 라인이 VSS 아래로 감소되면, 셀의 기록을 트리거링할 수 있다.
도 3은 음의 비트 라인 부스트의 이점이 수율 이득으로 옮겨진 것을 도시한다. 수행될 음의 부스트는 예를 들면, 10 내지 200mV 정도이다. 따라서, 음의 부스트를 제공하는 전위 제어기가, 임의의 추가적인 전압 발생기없이도, 메모리 장치내에 내장될 수 있는데, 그 이유는, 비트 라인의 용량성 부스팅이 이용될 수 있기 때문이다.
본 발명의 양상에 따르면, 본 발명의 제어기는 제 3 전위를 비트 라인에 인가하는(즉, 비트 라인의 전위를 예를 들면, VDD로부터, 예를 들면, -10mv로 감소시키는) 전위 회로(버퍼)를 포함할 수 있다. 본 발명의 전위 회로는, 직렬로 배열 된 트랜지스터(401) 및 트랜지스터(403)를 구비한 도 4(a)에 도시된 종래의 기록 전위 회로에 근거하여 형성될 수 있다. 특히, 제 1 트랜지스터(401)의 제 1 단자는 트랜지스터(403)의 제 2 단자에 연결된다. 비트 라인 BL은 트랜지스터들(401, 403) 사이의 중간점에 연결된다. 더욱이, 트랜지스터(401, 403)의 제어 단자들(예를 들면, 게이트들)이 접속된다. 활성화 신호 WR을 트랜지스터(401, 403)의 게이트 단자에 인가하는 경우, 비트 라인 BL의 전위는 VDD로부터, 접지를 나타내는 VSS로 떨어진다.
도 4(b)는 본 발명의 실시예에 따른 음의 비트 라인 부스팅을 갖는 기록 전위 회로를 도시한다. 전위 회로는 노드(407)와 트랜지스터(401)의 제어 단자(409) 사이에 연결된 캐패시터(405)를 포함하며, 노드(407)는 트랜지스터(401)의 제 1 단자와 트랜지스터(403)의 제 2 단자를 접속한다. 트랜지스터(401)의 제어 단자(409)(예를 들면, 게이트) 및 트랜지스터(403)의 제어 단자(411)는 접속해제된다. 트랜지스터(401, 403)는, 예를 들면, MOSFET 트랜지스터일 수 있다.
음의 비트 라인 부스트를 달성하기 위해, 펄스 WRP가 트랜지스터(403)의 제어 단자(411)에 인가되고, 펄스 WRN이 트랜지스터(401)의 제어 단자(409)에 인가된다. 펄스 WRN의 상승 에지는 트랜지스터(401)를 활성화시키는 반면, 펄스 WRP의 상승 에지는 트랜지스터(401)를 비활성화시킨다. 따라서, 노드(407)에 연결된 비트 라인 BL은 트랜지스터(401)를 통해 VSS로 방전된다. 펄스 WRN의 하강 에지는 음의 전하 전달의 효과를 가져서, 후속하는 시간 기간 동안에, 비트 라인 BL의 전위가 VSS 이하로 떨어지도록 한다. 그 다음, 트랜지스터(403)는 펄스 WRP의 하강 에지의 수신시에 다시 활성화되며, 그것은 비트 라인 BL의 전위가 초기 전위 VDD로 상승하도록 한다. 이와 관련하여, VSS는 제 1 전위를 나타내고, VDD는 제 2 전위를 나타내며, VSS 이하의 전위는 제 3 전위를 나타낸다.
도 5(a) 내지 5(f)는 본 발명에 따른, 제 3 전위를 비트 라인에 인가하는 몇 개의 전위 회로를 도시한다.
도 5(a)는 제 1 단자(501) 및 VSS 또는 접지에 연결된 제 2 단자를 갖는 트랜지스터 T를 포함하는 전위 회로를 도시한다. 제 1 단자(501)는 캐패시터 CB를 통해 트랜지스터 T의 제어 단자(예를 들면, 게이트)에 접속된다. 제 1 단자(501)는 비트 라인 BL에 접속된다.
도 5(a)에 도시된 바와 같은 트랜지스터 T는, 부스팅 캐패시터 CB를 갖는 기록 전위 회로의 NMOS 트랜지스터일 수 있다. 트랜지스터 T 및 캐패시터 CB는 공통 제어 네트(net) WRN을 갖는다.
전위 제어기는 도 4(b)에 도시된 펄스 WRN을 트랜지스터 T의 제어 단자에 인가하여, 제 3 전위를 비트 라인 BL에 인가하도록, 즉, 비트 라인 BL의 전위를 VSS 이하로 감소시키도록 구성된다. 캐패시터 CB는 펄스 WRN의 하강 에지에 응답하여 전하 주입을 초래하며, 그것은 VSS 이하의 전위를 발생시킨다.
도 5(b)에 도시된 전위 회로는, 트랜지스터 T의 제어 단자와 캐패시터 CB 사이에 연결된 지연 소자(503)(예를 들면, 버퍼)를 추가적으로 포함한다. 지연 소자(503)는 트랜지스터 제어 신호에 대하여 부스팅 캐패시터 제어 신호 WRN을 지연시킨다. 따라서, 트랜지스터 T는 전체 부스팅 단계 동안에 오프되며, 그것은 부 스트의 효율성을 증가시킨다.
도 5(c)는 트랜지스터 T에 병렬로 연결된 저항기 R을 추가적으로 갖는 전위 회로를 도시한다. 저항기 R은 부스트의 크기를 제어한다. 다른 이점으로서, 출력 임피던스가 부스트 크기에 대해 독립적으로 동조될 수 있다.
도 5(d)는 저항기 R과 병렬로 연결된 다이오드 D를 포함하는 전위 회로를 도시한다. 다이오드 D의 음극은 캐패시터 CB 및 트랜지스터 T의 제 1 단자(501)에 연결된다. 도 5(d)에 도시된 다이오드 D는 부스트의 크기를 사전결정된 임계값으로 제한한다.
도 5(e)는 캐패시터를 형성하도록 배열되는 트랜지스터 T2를 포함하는 전위 회로를 도시한다. 전위 회로는 트랜지스터 T에 병렬로 연결된 트랜지스터 T3을 더 포함한다. 트랜지스터 T3은 트랜지스터 T3의 제어 단자에 인가된 제어 전압 U_T3에 응답하여 저항기를 형성하도록 배열된다. 따라서, 저항의 값은 전압 U_T3에 따라 가변적이므로, 음의 전위의 다른 감쇠가 조절될 수 있다. 전위 회로는 트랜지스터 T3에 병렬로 연결된 저항기 T4를 더 포함한다. 트랜지스터 T4는 다이오드를 형성하도록 배열되며, 비트 라인 BL에서의 음의 전위 피크의 크기를 제한한다. 도 5(e)에 도시된 다이오드를 형성하는 트랜지스터 T 및 트랜지스터 T4는 MOS 트랜지스터일 수 있으며, 다이오드 D는 N-P 다이오드일 수 있다. 저항기로서 이용되는 트랜지스터 T3은, 기록 동작 동안에만 그것을 활성화시키도록 동적으로 제어되는 게이트를 갖는다.
도 5(f)는 트랜지스터 T3에 병렬로 연결된 트랜지스터 T5를 포함하는 전위 회로를 도시한다. 트랜지스터 T5는 트랜지스터 T5의 제어 단자(예를 들면, 게이트)에 인가된 제어 전압 U_T4에 의존하는 가변 저항을 갖는 저항기를 형성하도록 배열된다. 트랜지스터 T5는 비트 라인(501)에 인가된 음의 전위 피크의 크기를 제한한다. 도 5(f)에서, MOS 다이오드는 그 게이트가 전압 dV4를 갖는 신호 U_T4에 의해 제어되는 MOS 트랜지스터 T4에 의해 대체된다. 이점으로서, 다이오드는 비트 라인이 (-Vt4 + dV4) 이하로 될 때, 패스(pass)를 시작한다. 이것은 활성화 레벨이 -Vt4로 고정된 그의 게이트상에 VSS를 갖는 MOS 다이오드와 비교되어야 한다.
도 5(a) 내지 5(f)에 도시된 실시예에서, 트랜지스터 T, T2, T3, T4 또는 T5의 제 2 단자들은 제 1 전위(예를 들면, 접지 또는 VSS)에 접속된다. 더욱이, 모든 제어 신호는 전위 제어기(111)에 의해 발생될 수 있다.
도 6은 기록 동작 동안에 비트 라인 BL 및 BLB의 전위를 차별적으로 제어하도록 배열된 전위 제어기의 실시예를 도시한다.
전위 제어기는 트랜지스터(601) 및 트랜지스터(601)에 병렬로 연결된 트랜지스터(603)를 갖는 제 1 전위 회로를 포함한다. 트랜지스터(603)는 다이오드를 형성하도록 배열된다. 제 1 전위 회로는 캐패시터를 형성하는 트랜지스터(605)를 더 포함하며, 트랜지스터(605)는 제 1 노드(607)와 트랜지스터(601)의 제어 단자 사이에 연결된다. 제 1 전위 회로는 예를 들면, VDD를 받아들이는 제 1 단자 및 제 1 노드(607)에 연결된 제 2 단자를 갖는 트랜지스터(609)를 더 포함한다. 전위 제어기는 트랜지스터(611, 613, 615), 제 2 노드(617) 및 트랜지스터(619)를 포 함하는 제 2 전위 회로를 더 포함한다. 제 1 전위 회로 및 제 2 전위 회로는 동일한 방식으로 배열된다.
전위 제어기는 입력(623) 및 게이트(625)에 연결된 출력을 갖는 인버터(621)를 더 포함한다. 게이트(625)의 출력은 제 2 전위 회로의 트랜지스터(611)의 제어 단자에 연결된다. 인버터(621)의 입력(623)은, 게이트(627)의 입력 및 게이트(628)의 입력에 연결된다. 인버터(621)의 출력은 게이트(629)의 입력에 연결된다.
게이트(629)의 출력은 트랜지스터(619)의 제어 입력에 연결되고, 게이트(627)의 출력은 트랜지스터(609)의 제어 입력에 연결되며, 게이트(628)의 출력은 트랜지스터(601)의 제어 입력에 연결된다. 게이트(627)의 입력과 게이트(629)의 입력은 노드(630)를 통해 접속된다. 게이트(628)의 입력 및 게이트(625)의 입력은 노드(630)에 접속된다. 게이트(628, 625)의 다른 입력은 노드(631)에 접속된다.
동작시에, 전위 제어기는 노드(607)를 통해 비트 라인 BL에 연결되고, 노드(617)를 통해 다른 비트 라인 BLB에 연결된다. 게이트(628, 625)는 신호 WBL_N 및 WBLB_N을 각각 발생한다. 신호 WBL_N은 트랜지스터(601)를 활성화시키고, 신호 WBLB_N은 트랜지스터(611)를 활성화시킨다. 그에 따라, 게이트(627, 629)는, 트랜지스터(609, 619)를 각각 활성화시키는 제어 신호 WBL 및 WBLB를 출력한다.
신호 WBL, WBLB, WBL_N, WBLB_N은, 노드(630)에 인가된 제어 신호 WE 및 노드(631)에 인가된 제어 신호 BSTB에 의존하여, 인버터(621)의 입력(623)에 인가된 데이터 신호 DB에 응답하여 발생된다. 제 1 전위 회로 및 제 2 전위 회로는, 다이오드를 형성하도록 배열되는 트랜지스터(603, 613)를 갖는 도 4(b)에 도시된 전위 회로에 근거함을 주지해야 한다. 캐패시터는 NMOS 풀다운(pull-down)의 게이트를 구동하는 네트에 직접 접속된다. 비트 라인상에 저항기가 이용되지 않는다. 다이오드는 NMOS로 형성된 MOS 다이오드이다.
(부스트의 효율성을 향상시키기 위한) 캐패시터를 제어하기 위한 지연이 없고, 조절을 위한 저항기가 없지만, 그러한 구조는 부스트 크기의 조절을 수행한다. 실제로, 캐패시터는 비트 라인에 전하를 주입하는 동안, NMOS 풀다운이 동시에 스위칭 오프된다. 따라서, 전하 주입 동안, NMOS 풀다운이 부분적으로 온(on)으로 되어, 조절을 수행하게 된다.
SRAM 메모리내의 기록 동작은, 음의 전압에서 모든 선택 비트 라인을 풀다운시키는 본 발명의 회로에 의해 향상된다. 비트 라인의 이러한 음의 부스트는 코어 셀의 액세스 트랜지스터의 구동 전류를 크게 증가시키고, 따라서, 특히 저전압에서, 셀에 0을 기록하는 것을 용이하게 한다. 부스팅 회로가 기록 전위 회로에 부가되며, 비트 라인에 연결된 제 1 노드 및 메모리의 동적 신호에 연결된 제 2 노드를 갖는 용량성 소자를 포함한다. 비트 라인 부스트는, 비트 라인이 VSS로 완전히 방전된 이후에 부스트 신호가 음의 전이를 갖는 경우, 최대 크기를 갖는다.
용량성 소자를 제조하는 가장 효율적인 방법들 중 하나는, 부스트 신호에 접속되는 게이트 및 비트 라인에 대한 드레인-소스를 갖는 MOS 트랜지스터이다. 기록 전위 회로의 풀다운 장치와 병렬로 배열된 저항기 또는 다이오드와 같은 몇몇 다른 장치들은, 비트 라인 부스트의 크기가 보다 효율적으로 제어될 수 있도록 한다.
도 7은 도 6에 도시된 기록 단계의 동작과 관련된 신호도를 도시한다. 차별적인 동작으로 인해, 비트 라인 BL에서의 전위가 감소될 때, 비트 라인 BLB에서의 전위가 변경되지 않고 유지되며, 그 반대의 경우로도 된다. 비트 라인은 처음에, 예를 들면, VDD로 충전된다.
본 발명의 음의 비트 라인 부스팅의 이점은, 어떠한 역효과도 없이, 기록 동작이 크게 향상된다는 것이다. 가장 민감한 액세스 트랜지스터는 훨씬 강화된다. 더욱이, 풀업 트랜지스터 구동의 저하가 발생되지 않는다. 따라서, 상보형 값 VDD를 형성하는 것이 용이하다. 그와 동시에, 워드 라인에 의해 선택된 셀의 안정성이 영향을 받지 않는다. 본 발명은 비트 라인의 전용의 관리 덕분에 동작한다. 따라서, 메모리 셀 공급에 대해 작용하는 해결책에 대한 다른 이점은, 열에 대해 전용된 국부적 VDD와 같은 추가적인 네트가, 메모리 셀 어레이에 형성될 필요가 없다는 것이다.
본 발명에 따르면, 메모리 셀에 신뢰할 수 있게 기록하는 메모리 장치를 제공할 수 있다.

Claims (23)

  1. 메모리 장치에 있어서,
    제 1 전위에 의해 표현되는 제 1 정보값 또는 제 2 전위에 의해 표현되는 제 2 정보값을 저장하는 메모리 소자(101)―상기 제 1 전위는 상기 제 2 전위보다 작음―와,
    상기 제 1 정보값 또는 상기 제 2 정보값을 상기 메모리 소자(101)에 기록하는 비트 라인(105)과,
    상기 비트 라인(105)에 연결되며, 상기 제 1 정보값을 상기 메모리 소자(101)에 기록할 때, 상기 제 1 전위보다 작은 제 3 전위를 상기 비트 라인(105)에 인가하도록 구성되는 전위 제어기(111)를 포함하는
    메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 소자(101)는 상기 제 1 전위가 상기 메모리 소자(101)의 제 1 전력 공급 단자에 인가되고, 상기 제 2 전위가 상기 메모리 소자(101)의 제 2 전력 공급 단자에 인가될 때, 상기 제 1 또는 상기 제 2 정보값을 저장하는 휘발성 메모리 소자인 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전위 제어기(111)는 상기 비트 라인(105)에 연결된 전위 회로를 포함하고, 상기 전위 회로는 제어 신호에 응답하여 상기 제 1 전위를 발생하도록 구성되는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 신호는 펄스를 포함하고, 상기 전위 회로는 상기 펄스의 하강 에지에 응답하여 상기 제 3 전위를 발생하도록 구성되는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 전위 회로는 제 1 시간 기간 동안 상기 펄스의 상승 에지에 응답하여 상기 비트 라인의 전위를 상기 제 1 전위로 감소시키고, 상기 펄스의 하강 에지에 응답하여 후속하는 제 2 시간 기간 동안 상기 제 3 전위를 상기 비트 라인에 인가하도록 구성되는 메모리 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 전위 제어기(111)는 상기 비트 라인에 연결되어 상기 제 3 전위를 발생하는 전위 회로를 포함하고, 상기 전위 회로는 트랜지스터 및 캐패시터를 포함하며, 상기 캐패시터는 상기 트랜지스터의 제 1 단자와 상기 트랜지스터의 제어 단자 사이에 연결되고, 상기 제 1 단자는 상기 비트 라인에 연결되는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전위 회로는 상기 트랜지스터의 상기 제어 단자와 상기 캐패시터 사이에 연결된 지연 소자를 포함하는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 전위 회로는 상기 트랜지스터에 병렬로 연결된 저항성 소자를 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 저항성 소자는 트랜지스터에 의해 형성되는 메모리 장치.
  10. 제 6 항에 있어서,
    상기 전위 회로는 상기 트랜지스터에 병렬로 연결된 다이오드를 포함하고, 상기 다이오드의 음극은 상기 트랜지스터의 상기 제 1 단자에 연결되는 메모리 장치.
  11. 제 6 항에 있어서,
    상기 트랜지스터에 병렬로 연결된 다른 트랜지스터를 포함하고, 상기 다른 트랜지스터는 다이오드를 형성하도록 배열되는 메모리 장치.
  12. 제 6 항에 있어서,
    상기 트랜지스터에 병렬로 연결된 다른 트랜지스터를 포함하고, 상기 다른 트랜지스터는 저항성 소자를 형성하도록 배열되는 메모리 장치.
  13. 제 6 항에 있어서,
    상기 전위 제어기(111)는 상기 트랜지스터의 상기 제어 단자에 펄스를 인가하도록 구성되고, 상기 전위 회로는 상기 펄스에 응답하여 상기 제 3 전위를 발생 하도록 구성되는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 전위 회로는 제 1 단자, 제 2 단자 및 제어 단자를 갖는 다른 트랜지스터를 포함하고, 상기 다른 트랜지스터의 상기 제 2 단자는 상기 트랜지스터의 상기 제 1 단자에 연결되며, 상기 전위 제어기(111)는 상기 다른 트랜지스터의 상기 제어 단자에 다른 펄스를 인가하도록 구성되고, 상기 다른 펄스는 상기 펄스보다 긴 메모리 장치.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 정보값 또는 상기 제 2 정보값을 상기 메모리 소자에 기록하는 다른 비트 라인(109)을 포함하고, 상기 전위 제어기(111)는 상기 다른 비트 라인(109)에 더 연결되며, 상기 전위 제어기(111)는 상기 제 2 정보값을 상기 메모리 소자(101)에 기록할 때, 상기 제 3 전위를 상기 다른 비트 라인(109)에 인가하도록 구성되는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 전위 제어기(111)는, 상기 비트 라인에 연결되어, 상기 제 1 정보값을 상기 메모리 소자에 기록할 때, 상기 제 3 전위를 발생하는 전위 회로와, 상기 다른 비트 라인(109)에 연결되어, 상기 제 3 전위를 발생하는 다른 전위 회로를 포함하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 전위 제어기(111)는 상기 전위 회로만을 활성화시키거나, 또는 동시에 상기 다른 전위 회로만을 활성화시키도록 구성되는 메모리 장치.
  18. 제 15 항에 있어서,
    상기 전위 제어기(111)는 상기 제 1 정보값을 상기 메모리 소자(101)에 기록할 때, 상기 제 3 전위를 상기 비트 라인(105)에 인가하고, 상기 제 2 전위를 상기 다른 비트 라인(109)에 인가하며, 상기 제 2 정보값을 상기 메모리 소자(101)에 기록할 때, 상기 제 2 전위를 상기 비트 라인(105)에 인가하고, 상기 제 3 전위를 상기 다른 비트 라인(109)에 인가하도록 구성되는 메모리 장치.
  19. 제 1 항 또는 제 2 항에 있어서,
    상기 전위 제어기(111)는 상기 제 2 정보값을 상기 메모리 소자(101)에 기록 할 때, 상기 제 2 전위를 상기 비트 라인(105)에 인가하도록 구성되는 메모리 장치.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 전위 제어기(111)는 상기 제 2 정보값을 상기 메모리 소자(101)에 기록할 때, 제 4 전위를 상기 비트 라인(105)에 인가하도록 구성되고, 상기 제 4 전위는 상기 제 2 전위보다 큰 메모리 장치.
  21. 메모리 장치에 있어서,
    제 1 전위에 의해 표현되는 제 1 정보값 또는 제 2 전위에 의해 표현되는 제 2 정보값을 저장하는 메모리 소자(101)―상기 제 1 전위는 상기 제 2 전위보다 작음―와,
    상기 제 1 정보값 또는 상기 제 2 정보값을 상기 메모리 소자(101)에 기록하는 비트 라인(105)과,
    상기 비트 라인(105)에 연결되며, 상기 제 2 정보값을 상기 메모리 소자(101)에 기록할 때, 상기 제 2 전위보다 큰 제 3 전위를 상기 비트 라인(105)에 인가하도록 구성되는 전위 제어기(111)와,
    상기 전위 제어기(111)에 연결된 다른 비트 라인을 포함하되,
    상기 전위 제어기(111)는, 상기 제 2 정보값을 상기 메모리 소자(101)에 기록할 때, 상기 다른 비트 라인에 상기 제 1 전위보다 작거나 같은 제 4 전위를 인가하도록 구성되는
    메모리 장치.
  22. 제 1 전위에 의해 표현되는 제 1 정보값 또는 제 2 전위에 의해 표현되는 제 2 정보값을, 비트 라인을 통해 메모리 소자에 기록하는 방법에 있어서,
    상기 제 1 정보값을 상기 메모리 소자에 기록할 때, 제 3 전위를 상기 비트 라인에 인가하는 단계―상기 제 3 전위는 상기 제 1 전위보다 작음―를 포함하는
    메모리 소자에 기록하는 방법.
  23. 제 1 전위에 의해 표현되는 제 1 정보값 또는 제 2 전위에 의해 표현되는 제 2 정보값을, 비트 라인을 통해 메모리 소자에 기록하는 방법에 있어서,
    상기 제 2 정보값을 상기 메모리 소자에 기록할 때, 상기 제 2 전위보다 큰 제 3 전위를 상기 비트 라인에 인가하는 단계와,
    상기 제 2 정보값을 상기 메모리 소자에 기록할 때, 상기 제 1 전위보다 작거나 같은 제 4 전위를 다른 비트 라인에 인가하는 단계를 포함하는
    메모리 소자에 기록하는 방법.
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