CN102314937A - 具有由数据控制的电源供应的静态随机存取存储器 - Google Patents

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CN102314937A CN2011100336517A CN201110033651A CN102314937A CN 102314937 A CN102314937 A CN 102314937A CN 2011100336517 A CN2011100336517 A CN 2011100336517A CN 201110033651 A CN201110033651 A CN 201110033651A CN 102314937 A CN102314937 A CN 102314937A
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Abstract

一种具有由数据控制的电源供应的静态随机存取存储器，其包含一存储单元电路以及至少一写入辅助电路。其中写入辅助电路用以根据欲写入至存储单元电路的数据提供电能至存储单元电路。

Description

具有由数据控制的电源供应的静态随机存取存储器
技术领域
本发明涉及一SRAM(static random access memory，静态随机存取存储器)，特别是涉及具有由数据控制的电源供应的SRAM。 
背景技术
请参考图1。图1所示为传统的SRAM单元10的示意图。SRAM包含SRAM单元10及感测放大器(Sense Amplifier，图1未绘出)，传统的SRAM单元有六个场效开关元件，亦即所谓的6-T SRAM。开关元件Me和Mf为存取开关元件，亦称为旁路开关元件(pass switch)。锁存电路11包含了两反相器11a和11b，且反相器11a和11b中的每一个包含了两开关元件。而且，相对应于储存在SRAM单元中的不同数据，Na或Nb其中一储存端会呈现“低”逻辑电平，且相对应的位线(位线12或位线16)将被拉低。 
开关元件接着，SRAM的感测放大器就会依据位线12以及位线16上的电压电平来判断储存于锁存电路11内的逻辑值。另一方面，当逻辑值(待写入位)被写入SRAM单元10时，字线14的电压电平会被提升至一高电压电平以导通开关元件Me、Mf。接着，位线12上的电压电平会被充电至高电压电平以及位线16上的电压电平会被放电至低电压电平(若待写入位为逻辑1)，或位线12上的电压电平会被放电至低电压电平以及位线16上的电压电平会被充电至高电压电平(若待写入位为逻辑0)。 
如此，逻辑值(待写入位)就藉由出现在位线12以及位线16上互补的电压电平而被写入锁存电路11内。 
当逻辑0的位值自锁存电路11被读取时，锁存电路11对耦接至锁存电路11的逻辑0储存端点位线的电压电平进行放电。但在读取的过程中，由于对应于锁存电路11的0逻辑值端的位线会被储存于锁存电路11内的0逻辑值放电至低电位，因此此位线上的电荷就会灌进该锁存电路的0逻辑值端。且因存取开关元件(Me或Mf，亦称为旁通开关元件)和锁存电路11 内N-型场效开关元件的分压效应，锁存电路11内的单位储存端点(Na或Nb)形成一干扰电位(Dirturb Voltage)、其亦称为读取干扰现象(Read-Select-Disturb phenomenon)。如干扰电位过大，则可能改变储存在该锁存电路内的逻辑值。如此一来，该控制单元就可能读取到一错误的逻辑值。 
另外，在读取锁存电路11的位值或是写入锁存电路11的位值的过程中，当字线14的电压电平被提升至高电压电平时，耦接于字线14上的每一个SRAM内的开关元件均会被导通，因此就会造成字线14上未耦接于位线12以及位线16的该SRAM出现相当于读取干扰的干扰现象，而可能改变储存于其锁存电路内的逻辑值，亦即所谓的半选干扰现象(Half-Select-Disturb)。此半选干扰现象在读取或写入时均会产生，分别称为读取半选干扰现象(Read Half-Select-Disturb)及写入半选干扰现象(Write Half-Select-Disturb)。 
由于存取开关元件(也就是图1中的开关元件Me和Mf)须将欲写入数据传送至锁存电路11并将读出的数据送至位线，数据的读取稳定性以及数据写入速度便形成互相抗衡，须考虑其平衡性的特点。为了降低读取半选干扰现象以及半选干扰现象，须降低存取开关元件的尺寸。相反的，为了增加写入边界(Write Margin)以及写入速度，存取开关元件的尺寸须增大。此外，在先进工艺中，SRAM的供应电压电平会降低，因此当SRAM中的开关元件的临界电压VT的散布(scatter)变大时，临界电压VT亦会降低。所以，储存在锁存电路11中的数据稳定度，容易受到SRAM中的开关元件的临界电压VT的分布或变化所影响。因此，在此领域中，提供稳定且高速的SRAM单元为首要考量。 
发明内容
本发明的一目的为提供一种具有由数据控制的电源供应的SRAM。 
本发明的一示范性实施例揭示了一种具有由数据控制的电源供应的SRAM，其包含一存储单元电路以及至少一写入辅助电路。其中写入辅助电路用以根据欲写入至存储单元电路的数据提供电能至存储单元电路。 
写入辅助电路可包含多个开关元件。举例来说，写入辅助电路可包含：一第一开关元件，具有耦接至一第一写入字线的一第一端、耦接至一第一预定电压电平的一第二端，以及提供该电能至该存储单元电路的一第三端；以及一第二开关元件，具有耦接至一第二以栏为基准的写入字线的一第一端、 耦接至该第一预定电压电平的一第二端，以及提供该电能至该存储单元电路的一第三端。在一实施例中，写入辅助电路可包含：一电能维持器，用以在该第一开关元件和该第二开关元件不导通时，提供电流至该存储单元电路。存储单元电路可包含一6T结构，一7T结构、一8T结构或一9T结构。在一示范性实施例中，存储单元电路可使用点交叉双层导通栅极结构。 
在前述实施例中，写入辅助电路可由数据所控制，并且可以根据输入数据动态的调整电源供应(也就是，VVDD1和VVDD2)给左半边和右半边的存储单元(也就是，存储单元电路中的锁存电路的两反相器)。根据输入数据动态的降低半边存储单元的电源供应，此种做法可降低当相对边的反相器维持未改变而保持其闭锁力以及回馈机制时，维持PMOS的电压以促进存储单元数据储存端的放电所造成的冲突，因此增加了写入能力、写入幅度以及写入表现。由数据所控制的半边存储单元的电源供应控制亦降低了动态控制电源供应时的杂讯，并增加了电源供应切换速度。因此，可以施行快速、低电能、低杂讯的动态电源切换，因此可增加写入稳定度以及写入的正确时间点。而且，电源供应切换(也就是写入辅助电路导通/不导通的时间)，因此可以增加对PVT(Pressure-Volume-Temperature)的耐受度。此外，前述实施例中每一栏(每一对位线)最多仅需要2个开关元件以及2个电能维持器，不会对位线造成额外的负担。因此可以达到高效能、低电压、低电能消耗，最小硬件负担以及区域的电能供应机制。 
附图说明
图1绘示了现有技术的SRAM。 
图2绘示了根据本发明的示范性实施例的具有由数据控制的电源供应的SRAM的方块图。 
图3至图8绘示了图2所示的根据本发明示范性实施例的SRAM的详细结构的电路图。 
图9至图11绘示了图2所示的根据本发明示范性实施例的单端结构的电路图。 
附图符号说明 
10 SRAM单元 
11 锁存电路 
11a、11b 反相器 
14，319 字线 
12 第一位线 
16 第二位线 
200 SRAM 
201、800 写入辅助电路 
203、205、901 存储单元电路 
206、208、913、915、917 逻辑电路 
207～213 开关元件 
215、505、507、801、803、925、927、933、935 反相器 
219～225，311～317、1001、1101 开关元件 
301、303、401、403、903～909 开关元件 
305 第一写入字线 
307 第二写入字线 
309 锁存电路 
321、920 位线 
501、503、805、807、809、811、911～913 开关元件 
919 写入致能锁存线 
921、923 写入字线 
929、931 NOR门 
937 NAND门 
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或 通过其他装置或连接手段间接地电气连接至该第二装置。 
图2绘示了根据本发明的示范性实施例的具有由数据控制的电源供应的SRAM的方块图。如图2所示，具有由数据控制的电源供应的SRAM 200包含了一写入辅助电路201以及至少一存储单元电路203，205(在此示范性实施例中，两个存储单元电路)。写入辅助电路201根据欲被写入至存储单元电路203，205的数据(也就是DATA和DATA’)来提供电能VVDD1和VVDD2至存储单元电路203，205。请注意在一示范性实施例中，SRAM的仅需要每一栏具有一写入辅助电路，而不是每一存储单元(cell)。 
在某些较佳实施例中，使用在本发明中的存储单元电路包含了一双层交叉点旁通栅极(Double-layer cross-point pass-gate structure)结构。也就是说，存储单元电路包含了多个数据储存端点，且这些数据储存端点分别由至少两开关元件所控制。此双层交叉点旁通栅极可为6T结构、7T结构、8T结构或是9T结构。 
写入辅助电路201包含多个开关元件207～213(在此示范性实施例中，四个开关元件)。此外，根据不同的电路设计，写入辅助电路201可以包含多个逻辑电路206、208。存储单元电路203可以包含多数反相器215和217来形成一锁存电路，且写入辅助电路201亦包含多个开关元件219～225。须注意的是，包含在写入辅助电路201以及存储单元电路203，205的元件仅用以举例，并非用以限定本发明。写入辅助电路201以及存储单元电路203，205的详细结构将详述如下。 
图3至图11绘示了图2所示的根据本发明示范性实施例的SRAM的详细结构的电路图。如图3所示，写入辅助电路201包含一开关元件301以及一开关元件303(此例中为P型金属氧化物半导体晶体管)。开关元件301具有耦接至一写入字线307的一控制端、耦接至该第一预定电压电平VDD的一端，以及提供电能VVDD1至存储单元电路203的另一端。开关元件303，具有耦接至一第一写入字线305的一控制端、耦接至一第一预定电压电平VDD的一端，以及提供电能VVDD2至存储单元电路203的另一端。 
此外，存储单元电路203包含一锁存电路309、开关元件311～317。图3中所示的存储单元电路的结构亦可称为双层交叉点旁通栅极结构。其代表存储单元电路203的数据存取点分别由至少两个开关元件来控制。锁存电路309具有一数据储存端N1以及一数据储存端N2，并具有电能接收端P1和 P2，用以接收来自写入辅助电路201的电能VVDD1和VVDD2。开关元件311具有一位转换端B1耦接于数据储存端N1，一控制端耦接于一以栏为基准的写入字线305，以及一位转换端。开关元件313具有一位转换端B3耦接于该第二数据储存端N2，一控制端耦接于一以栏为基准的写入字线307，和一位转换端B4耦接于该位转换端B2。开关元件315具有一位转换端B5耦接于位转换端B4，一控制端耦接于一以列为基准的字线319，和一位转换端B6耦接于一位线321。开关元件317具有一控制端耦接于数据储存端N1，一端耦接于开关元件315的第五位转换端B5，以及另一端耦接于一参考电位VVSS。 
此外，存储单元电路203可还包含一感测放大器，耦接于位线，用以判断藉由位线321所传递的位值。然而，感测放大器未绘示于本发明的图3中。 
如图2所示，写入辅助电路201根据欲被写入至存储单元电路203，205的数据(也就是写入字线305和307所传输的数据)来提供电能VVDD1和VVDD2至存储单元电路203，205。因此，若数据0欲被写入至锁存电路309，写入字线305为0且写入字线307为1，使得开关元件301关闭(不导通)而开关元件303开启(导通)。相反的，若数据1欲被写入至锁存电路309，写入字线305为1且写入字线307为0，使得开关元件301开启(导通)而开关元件303关闭(不导通)。 
除了写入数据0或1的状态之外，存储单元电路203、205可以工作在一待机模式或一读取模式。 
图3所示的示范性实施例中，不同状态下的VVDD1和VVDD2值可以如表1所示。 
    待机   读取   写入“1”   写入“0”
  VVDD1   VDD   VDD   VDD   ＜VDD
  VVDD2   VDD   VDD   ＜VDD   VDD
表1 
此外，在图3的示范性实施例中，其它传输线如字线319、位线321、写入字线305、307以及参考电压电平VVSS可如表2所示。 
    待机   读取   写入“1”   写入“0”
  321   1   X   0   0
[0054] 
  319   0   1   1   1
  307   0   0   0   1
  305   0   0   1   0
  VVSS   X   0   1   0
表2 
根据图3所示的示范性实施例以及表1和表2的数据，可明显看出写入辅助电路201根据欲被写入至存储单元电路203，205的数据来提供电能VVDD1和VVDD2至存储单元电路203，205。 
除了图3所示的元件，写入辅助电路201还包含作为电能维持电路(power keeper)使用的开关元件，如图4所示的开关元件401和403。开关元件401和403可协助开关元件301和303提供更稳定的电能VVDD1和VVDD2。开关元件可如图4所示般为P型金属氧化物半导体。此外，亦可以使用N型金属氧化物半导体晶体管来作为电能维持电路，例如图5所示的N型金属氧化物半导体晶体管501和503。请注意图5中所示的示范性实施例还包含反相器505和507。反相器505耦接于开关元件303的栅极和写入字线305之间。此外，反相器507耦接于开关元件301的栅极和写入字线307之间 
此外，存储器电路203可包含图3和图4所示的结构外的其他结构。比较图3、图4和图6所示的示范性实施例，开关元件317在图6中被移除，因此图6中的存储单元电路203使用了7T结构。 
图6所示的示范性实施例，在不同状态下的电压VVDD1和VVDD2的值，可如表1所示。 
然而，在图6的示范性实施例中，传输线如字线319、位线321、写入字线305、307以及参考电压电平VVSS和图3的示范性实施例略有不同，可如表3所示。 
    待机   读取   写入“1”   写入“0”
  321   1   X   0   0
  319   0   1   1   1
  307   0   1   0   1
  305   0   1   1   0
[0062] 表3 
此外，9T架构亦可被施行至存储单元电路203，如图7所示的示范性实施例。比较图3、图4和图7所示的示范性实施例，图7的示范性实施例可还包含一开关元件701，因此图7中的存储单元电路203使用了9T结构。 
图7所示的示范性实施例，在不同状态下的电压VVDD1和VVDD2的值，可如表1所示。此外，在图7的示范性实施例中，传输线如字线319、位线321、写入字线305、307以及参考电压电平VVSS的值和表2所示相同。 
此外，写入辅助电路201可还包含位于存储单元电路以及一地电位之间的其他元件，来协助写入辅助电路201写入数据至存储单元电路中的锁存电路。如图8所示，写入辅助电路800包含了反相器801，803以及开关元件805，807。开关元件805的漏极通过反相器801耦接至写入字线305，其栅极耦接至存储单元电路203，且其源极耦接至一地电位。 
开关元件807的漏极耦接至存储单元电路203、其栅极通过反相器803耦接至写入字线307，且其源极耦接至地电位。开关元件805，807(此例中为N型金属氧化物半导体晶体管)可增加将数据写入至锁存电路309的效率。除了开关元件805，807，写入辅助电路800可还包含开关元件809，811做为电能维持电路。开关元件809的漏极耦接至开关元件805的源极、其源极耦接至开关元件805的源极，且其栅极耦接至一预定电压电平。开关元件811的漏极耦接至开关元件807的漏极，其源极耦接至开关元件807的源极，其栅极耦接至预定电压电平。须注意的是，写入辅助电路800不一定要包含电能维持电路，因此开关元件809和811可以自写入辅助电路800被移除。 
在图8的示范性实施例中，传输线如字线319、位线321、写入字线305、307以及参考电压电平VVSS的值和表2所示相同。 
此外，图8所示的示范性实施例，在不同状态下的电压VVDD1、VVDD2、VVSS1和VVSS2的值，可如表4所示。 
    待机   读取   写入“1”   写入“0”
  VVDD1   VDD   VDD   VDD   ＜VDD
  VVDD2   VDD   VDD   ＜VDD   VDD
  VVSS1   VSS   VSS   ＞VSS   VSS
  VVSS2   VSS   VSS   VSS   ＞VSS
[0070] 表4 
图9至图11绘示了图2所示的根据本发明示范性实施例的单端结构的电路图。在图9所示的示范性实施例中，存储单元电路901为一6T结构。比较图6至图9中的示范性实施例，开关元件311自图9所示的示范性实施例被移除。除了开关元件903～909(此例中为P型金属氧化物半导体晶体管)和开关元件911～913(此例中为N型金属氧化物半导体晶体管)，写入辅助电路902和904可还包含逻辑电路913、915和917。在此示范性实施例中，开关元件903～909和开关元件911～913(即电能开关)可通过逻辑电路914、915和917，由写入致能锁存线919和位线920的逻辑值所控制。藉此，反相器925和927可根据写入致能锁存线919和位线920的逻辑值所控制。 
在待机/存取状态中，写入致能锁存线919的逻辑值为1。而在写入状态时，写入致能锁存线919的逻辑值为0。当写入数据0时，开关元件903关闭。此外，当写入数据1时，开关元件905和开关元件911关闭。而且，写入数据0时的电压VVDD1以及写入数据1时的电压VVDD2/VVSS1，可由开关元件907，909和开关元件913的尺寸决定。请注意，开关元件907，909和开关元件913可自图9所示的实施例被移除。在此示范性实施例中，逻辑电路913包含一NOR闸929，逻辑电路915包含一反相器933以及一NOR闸931，且逻辑电路917包含一反相器935以及一NAND闸937。 
图9所示的示范性实施例中，不同状态下的VVDD1、VVDD2以及VVSS1可以如表5所示。 
    待机   读取   写入“1”   写入“0”
  VVDD1   VDD   VDD   VDD   ＜VDD
  VVDD2   VDD   VDD   ＜VDD   VDD
  VVSS1   VSS   VSS   ＞VSS   VSS
表5 
此外，在图9的示范性实施例中，其它传输线如字致能线919、位线920、写入字线921、923可如表6所示。 
    待机   读取   写入“1”   写入“0”
  919   1   1   0   0
  920   1   X   1   0
[0078] 
  921   0   1   1   1
  923   0   1   1   1
表6 
存储单元电路的结构未被限制于图9中的示范性实施例。举例来说，7T结构可被使用在存储单元电路上，如图10所示。比较图9和图10所示的示范性实施例，图10中的实施例还包含了一开关元件1001。图10所示的示范性实施例中，不同状态下的VVDD1、VVDD2以及VVSS1可如前述表5所示。 
此外，在图10的示范性实施例中，其它传输线如字致能线919、位线920、写入字线921、923与表6略有不同，可如表7所示。 
    待机   读取   写入“1”   写入“0”
  919   1   1   0   0
  920   1   X   1   0
  921   0   1   1   1
  923   0   0   1   1
  VVSS   X   0   X   X
表7 
此外，8T结构可被施行至存储单元电路，如图11所示。比较图10和图11的示范性实施例，图10所示的示范性实施例包含了一开关元件1101。图11所示的示范性实施例，在不同状态下的电压VVDD1和VVDD2的值，可如表5所示。此外，在图11的示范性实施例中，传输线如字致能线919、位线920、写入字线921、923以及参考电压电平VVSS的值和表7所示相同。 
在前述实施例中，写入辅助电路可由数据所控制，并且可以根据输入数据动态的调整电源供应(也就是，VVDD1和VVDD2)给左半边和右半边的存储单元(也就是，存储单元电路中的锁存电路的两反相器)。根据输入数据动态的降低半边存储单元的电源供应，此种做法可降低当相对边的反相器维持未改变而保持其闭锁力以及回馈机制时，维持PMOS的电压以促进存储单元数据储存端的放电所造成的冲突，因此增加了写入能力、写入幅度以及写入表现。由数据所控制的半边存储单元的电源供应控制亦降低了动态控制电 源供应时的杂讯，并增加了电源供应切换速度。因此，可以施行快速、低电能、低杂讯的动态电源切换，因此可增加写入稳定度以及写入的正确时间点。而且，电源供应切换(也就是写入辅助电路导通/不导通的时间)，因此可以增加对PVT(Pressure-Volume-Temperature)的耐受度。此外，前述实施例中每一栏(每一对位线)最多仅需要2个开关元件以及2个电能维持器，不会对位线造成额外的负担。因此可以达到高效能、低电压、低电能消耗，最小硬件负担以及区域的电能供应机制。 
以上所述仅为本发明的较佳示范性实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。 

Claims (20)

1.一种具有由数据控制的电源供应的静态随机存取存储器，包含：
一存储单元电路；以及
至少一写入辅助电路，用以根据欲写入至该存储单元电路的数据提供电能至该存储单元电路。
2.如权利要求1所述的静态随机存取存储器，其中该存储单元电路包含多个数据储存端点，且这些数据储存端点分别由至少两开关元件所控制。
3.如权利要求1所述的静态随机存取存储器，其中该写入辅助电路包含：
一第一开关元件，具有耦接至一第一写入字线的一第一端、耦接至一第一预定电压电平的一第二端，以及提供该电能至该存储单元电路的一第三端；以及
一第二开关元件，具有耦接至一第二以栏为基准的写入字线的一第一端、耦接至该第一预定电压电平的一第二端，以及提供该电能至该存储单元电路的一第三端。
4.如权利要求3所述的静态随机存取存储器，其中该写入辅助电路包含：
一电能维持器，用以在该第一开关元件和该第二开关元件不导通时，提供电流至该存储单元电路。
5.如权利要求4所述的静态随机存取存储器，其中该电能维持器包含：
一第三开关元件，具有耦接至一地电位的一第一端、耦接至该第一开关元件的该第三端的一第二端，以及耦接至该第一预定电压电平的一第三端；以及
一第四开关元件，具有耦接至该地电位的一第一端、耦接至该第二开关元件的该第三端的一第二端，以及耦接至该第一预定电压电平的一第三端。
6.如权利要求3所述的静态随机存取存储器，其中该写入辅助电路包含：
一第一反相器；
一第二反相器；
一第一开关元件，具有耦接至该存储单元电路的一第一端、通过该第一反相器而耦接至该第一以栏为基准的写入字线的一第二端，以及耦接至一地电位的一第三端；以及
一第二开关元件，具有耦接至该存储单元电路的一第一端、通过该第二反相器而耦接至该第二以栏为基准的写入字线的一第二端，以及耦接至该地电位的一第三端。
7.如权利要求6所述的静态随机存取存储器，其中该写入辅助电路包含：
一第三开关元件，具有耦接至该第一开关元件的该第一端的一第一端、耦接至该第一开关元件的该第三端的一第二端，以及耦接至该第一预定电压电平的一第三端；以及
一第四开关元件，具有耦接至该第二开关元件的该第一端的一第一端、耦接至该第二开关元件的该第三端的一第二端，以及耦接至该第一预定电压电平的一第三端。
8.如权利要求1所述的静态随机存取存储器，还包含：
一第一开关元件，具有耦接至该存储单元电路的一第一端，耦接至该第一以栏为基准的写入字线的一第二端，以及耦接至该第一预定电位的一第三端；
一第二开关元件，具有耦接至该存储单元电路的一第一端、耦接至该第二以栏为基准的写入字线的一第二端，以及耦接至该第一预定电位的一第三端；
一第一反相器，耦接于该第一开关元件的该第二端以及该第一以栏为基准的写入字线之间；
一第二反相器，耦接于该第二开关元件的该第二端以及该第二以栏为基准的写入字线之间；
一第三开关元件，具有耦接至该第一预定电压电平的一第一端耦接至该第一开关元件的该第三端的一第二端，以及耦接至该第一开关元件的该第一端的一第三端；以及
一第四开关元件，开关元件具有耦接至该第一开关元件的一第一端，耦接至该第二开关元件的该第三端的一第二端，以及耦接至该第二开关元件的该第一端的一第三端。
9.如权利要求1所述的静态随机存取存储器，其中该写入辅助电路包含：
一写入致能锁存线；
一第一逻辑电路，耦接至该写入致能锁存线以及一位线，来产生一第一控制讯号；
一第二逻辑电路，耦接至该写入致能锁存线以及该位线，来产生一第二控制讯号；
一第一开关元件，具有接收该第一控制讯号的一第一端，耦接至该第一预定电压电平的一第二端，以及提供该电能至该存储单元电路的一第三端；以及
一第二开关元件，具有接收该第二控制讯号的一第一端，耦接至该第一预定电压电平的一第二端，以及提供该电能至该存储单元电路的一第三端。
10.如权利要求9所述的静态随机存取存储器，其中该写入辅助电路包含：
一电能维持器，用以在该第一开关元件和该第二开关元件不导通时，提供电流至该存储单元电路。
11.如权利要求10所述的静态随机存取存储器，还包含：
一第三开关元件，具有耦接至一地电位的一第一端，耦接至该第一开关元件的该第三端的一第二端，以及耦接该第一预定电压电平的一第三端；以及
一第四开关元件，具有耦接至该地电位的一第一端，耦接至该第二开关元件的该第三端的一第二端，以及耦接该第一预定电压电平的一第三端。
12.如权利要求8所述的静态随机存取存储器，其中该写入辅助电路包含：
一第三逻辑电路，耦接至该写入致能锁存线以及该位线，以产生一第三控制讯号；以及
一第一开关元件，具有接收该第三控制讯号的一第一端，耦接至一地电位的一第二端，以及耦接至该存储单元电路的一第三端。
13.如权利要求12所述的静态随机存取存储器，其中该写入辅助电路包含：
一电能维持器，用以在该第一开关元件不导通时，提供电流至该存储单元电路。
14.如权利要求13所述的静态随机存取存储器，其中该电能维持器包含：
一第二开关元件，具有耦接至该第一预定电压电平的一第一端，耦接至该地电位的一第二端，以及耦接至该第一开关元件的该第三端的一第三端。
15.如权利要求1所述的静态随机存取存储器，其中该存储单元电路包含：
一锁存电路，具有一第一数据储存端以及一第二数据储存端，并具有电能接收端，用以接收来自该写入辅助电路的该电能；
一第一开关元件，具有一第一位转换端耦接于该第一数据储存端，一第一控制端耦接于一第一以栏为基准的写入字线，和一第二位转换端；
一第二开关元件，具有一第三位转换端耦接于该第二数据储存端，一第二控制端耦接于一第二以栏为基准的写入字线，和一第四位转换端耦接于该第二位转换端；
一第三开关元件，具有一第五位转换端耦接于该第四位转换端，一第三控制端耦接于一以列为基准的字线，和一第六位转换端耦接于一位线；以及
一感测放大器，耦接于该位线，用以判断藉由该位线所传递的位值。
16.如权利要求15所述的静态随机存取存储器，其中该存储单元电路包含：
一第四开关元件，具有一控制端耦接于该第一数据储存端，一第一端耦接于该第三开关元件的该第五位转换端，以及一第二端耦接于一参考电位。
17.如权利要求16所述的静态随机存取存储器，其中该存储单元电路包含：
一第五开关元件，具有一第一端耦接于该第三开关元件的该第五位转换端，一第二端耦接于该第四开关元件的该第一端以及一控制端耦接于该字线。
18.如权利要求1所述的静态随机存取存储器，其中该存储单元电路包含：
一锁存电路，具有一第一数据储存端以及一第二数据储存端，并具有电能接收端，用以接收来自该写入辅助电路的该电能；
一第一开关元件，具有一第一位转换端耦接于该第一数据储存端，一第一控制端耦接于一第一以栏为基准的写入字线，和一第二位转换端；
一第二开关元件，具有一第三位转换端耦接于该第二位转换端，一第二控制端耦接于一第二以栏为基准的写入字线，和一第四位转换端耦接于一以列为基准的位线。
19.如权利要求18所述的静态随机存取存储器，其中该存储单元电路还包含：
一第三开关元件，具有一控制端耦接至该第二数据储存端，一第一端耦接于该第二开关元件的该第三位转换端，以及一第二端耦接于一参考电压电平。
20.如权利要求18所述的静态随机存取存储器，其中该存储单元电路还包含：
一第四开关元件，具有一控制端耦接至该第二以列为基准的字线，一第一端耦接至该第二开关元件的该第三位转换端，以及一第二端耦接于该第三开关元件的该第一端。
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