TWI587300B

TWI587300B - Sram模組與sram模組之寫入控制方法

Info

Publication number: TWI587300B
Application number: TW104104170A
Authority: TW
Inventors: 連南鈞; 游江成
Original assignee: 円星科技股份有限公司
Priority date: 2015-02-06
Filing date: 2015-02-06
Publication date: 2017-06-11
Also published as: US10074418B2; TW201629962A; US9870817B2; US20180102165A1; US20160232965A1

Description

SRAM模組與SRAM模組之寫入控制方法

本發明是關於靜態隨機存取記憶體（Static Random-Access Memory, SRAM），尤其是關於SRAM之寫入操作。

圖1係SRAM之一記憶體單元的電路圖。記憶體單元110包含六個電晶體。電晶體112及電晶體114構成一個反相器，電晶體122及電晶體124構成另一個反相器。一個反相器的輸出端耦接至另一個反相器的輸入端，形成閂鎖器（latch）以儲存位元資料。兩個反相器分別透過電晶體116及電晶體126耦接成對的位元線（bit line）132及位元線134。電晶體116及電晶體126耦接字元線（word line）140。藉由字元線140控制電晶體116及電晶體126的導通與否可控制記憶體單元110的存取。

當記憶體單元110儲存資料1（假設其中一反相器的輸出端Q為高準位，另一反相器的輸出端QB為低準位），並且準備對記憶體單元110寫入資料0，此時位元線132為低準位，位元線134為高準位。當電晶體116開啟時，有一電流流過電晶體112及電晶體116，以拉低輸出端Q的準位。圖2A及圖2B係當記憶體單元110進行寫入操作時反相器的輸出端的電壓變化。在圖2A中，在字元線為高準位的期間（T_WL ），電晶體116及電晶體126導通。輸出端Q的電壓準位因為放電而下降，另一方面輸出端QB的電壓準位則升高。當T_WL 結束時（字元線回到低準位），輸出端Q來到低準位，且輸出端QB來到高準位，代表寫入操作成功，記憶體單元110所儲存的資料已經由1變為0。然而如果放電的電流不夠大，或是電晶體112的上拉（pull-up）能力太強，導致輸出端Q的準位無法在T_WL 的期間內由高準位轉換至低準位（相對的輸出端QB無法由低準位轉換至高準位）（如圖2B所示），則代表寫入操作失敗。

鑑於先前技術之不足，本發明之一目的在於提供一種SRAM模組與SRAM模組之寫入控制方法，以降低SRAM寫入操作的失敗機率。

本發明揭露一種SRAM模組之寫入控制方法，應用於具有複數記憶體單元及一位元線之一SRAM模組，包含：在複數記憶體單元的資料保存期間提供一第一電壓作為該複數記憶體單元的供應電壓；將該複數記憶體單元對應儲存的該第一電壓準位放電至一第二電壓準位；以及利用該位元線對該複數記憶體單元執行寫入程序；其中該第一電壓放電至該第二電壓的放電時間與該複數記憶體單元的數量有關。

本發明之SRAM模組與SRAM模組之寫入控制方法能夠適應性地降低記憶體單元之電壓，以及調整位元線的壓降，以提升寫入操作的可靠度。相較於習知技術，本發明之電壓調整具有彈性，能夠依記憶體陣列之大小作適當變化。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含SRAM模組與SRAM模組之寫入控制方法，以提升寫入操作的可靠度。在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之SRAM模組所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

圖3係本發明之SRAM模組之一實施例的電路圖。通常一個SRAM模組包含由複數記憶體單元所組成的陣列。圖中所示之k個記憶體單元310-1~310-k為陣列中的某一行（k為正整數），連接至同一對位元線。每一記憶體單元310透過啟動單元360耦接電壓源VCCA以供電給記憶體單元310之閂鎖器。記憶體模擬單元320為SRAM模組中用來追蹤記憶體單元之陣列中某一行的記憶體單元310的個數。舉例來說，當SRAM模組為一記憶體編譯器（memory compiler或SRAM compiler），記憶體單元之陣列的大小為可調，而記憶體模擬單元320的大小與記憶體單元之陣列中某一行之記憶體單元310的個數成比例。如此一來，SRAM模組的控制單元（圖未示）可以依據記憶體模擬單元320的大小調整SRAM模組的控制參數。記憶體模擬單元320可以是由結構與記憶體單元310相同的虛擬記憶體單元（dummy cell）所組成，或是簡單的利用金屬線段來模擬，例如虛擬位元線（replica bit line），或是與記憶體單元310之個數成比例的PN接面（PN junction）。控制單元可以藉由偵測記憶體模擬單元320的電阻及/或電容的變化來得知記憶體單元之陣列的大小。

偵測單元330耦接記憶體模擬單元320，用來偵測記憶體模擬單元320的特徵值的大小。特徵值可以為上述的電阻值或電容值。偵測單元330包含開關元件332、電阻333以及兩個串接的反相器334及336。偵測單元330耦接放電單元350。放電單元350依據偵測單元330的輸出（即控制訊號S2）與致能訊號CLK決定何時形成放電路徑。當放電路徑形成時，記憶體單元310所形成之等效電容沿著該放電路徑放電，使記憶體單元310上的相關節點的電壓準位降低，亦即使記憶體單元310之閂鎖器的供應電壓或儲存電壓準位降低。

圖4係對應圖3之SRAM模組之各訊號的時序圖。開關元件332依據致能訊號CLK呈現導通/不導通。在開關元件332導通之前（即圖4中致能訊號CLK為低準位時），啟動單元360開啟（開關元件362導通）且放電單元350關閉（開關元件356不導通），此時每個記憶體單元310透過啟動單元360耦接至電壓源VCCA（即保存資料的狀態），因此每個記憶體單元310之閂鎖器的供應電壓具有VCCA的電位。另一方面，此時記憶體模擬單元320的等效電容也同樣預充電至高準位（即節點S1為高準位），此時控制訊號S2亦為高準位。

高準位的控制訊號S2與低準位的致能訊號CLK經過反及閘（NAND gate）352後使訊號S3為高準位，所以此時放電單元350關閉（開關元件356不導通），記憶體單元310上的電壓維持在VCCA。致能訊號CLK在時間T1時轉換準位，訊號S3隨之由高準位轉換至低準位，此時啟動單元360關閉並且放電單元350開啟。因此記憶體單元310不再接收電壓源VCCA之供給電壓，並且由電阻354所在之放電路徑開始放電。記憶體單元310具有電容效應，當其維持在保存資料的狀態時，每一記憶體單元310之等效電容皆被充電至VCCA。而放電單元350開啟後，每個記憶體單元310皆經由同樣的放電路徑放電。另一方面，當致能訊號CLK由低準位轉換至高準位時，開關元件332導通，記憶體模擬單元320之等效電容亦開始放電。因此訊號S1開始下降，下降至反相器334的臨界值時，控制訊號S2發生準位轉換（時間T2處）。此時高準位的致能訊號CLK及低準位的控制訊號S2使訊號S3也發生準位轉換，使放電單元350關閉，記憶體單元310停止放電。在此過程中，記憶體單元310上的電壓（亦即節點SC的電壓）由VCCA下降至VCCA’。較低的電壓有助減弱記憶體單元310中的上拉電流（即PMOS的電流），以提高寫入操作的可靠度。上述的開關元件356的尺寸可以與記憶體單元310之PMOS相同，亦即兩者的長寬比（aspect ratio）相同，以便模擬記憶體單元310之PMOS的上拉強度。更明確地說，當記憶體單元310之PMOS的上拉強度愈強，開關元件356可以提供具有更大電流的放電路徑，以將節點SC之準位拉的更低。在不同的實施例中，開關元件356亦可以由傳輸閘（transmission gate）實作。

理論上，上述的電壓值VCCA’愈低愈有利寫入操作，但仍應避免過低以防止非正在進行寫入操作的記憶體單元310無法保存其所儲存的資料。請注意，所有記憶體單元310實質上為並聯關係，當k愈大時，並聯後的等效電容值就愈大。在放電路徑之放電電流不變的情況下，愈大的電容必須經過愈長的時間才能達到相同的壓降（VCCA- VCCA’）。另一方面，記憶體模擬單元320之等效電容的大小亦與k成比例關係，k值愈大，記憶體模擬單元320的等效電容值就愈大。也就是說當k值愈大，訊號S1從開始下降到達臨界值之前所經過的時間（即T2-T1）就愈長。因此可以發現，本發明能夠因應SRAM模組之記憶體單元之陣列的大小（與k成比例）自動調整記憶體單元310的放電時間。如圖5所示，當k值較小時（對應較小的記憶體單元之陣列），記憶體模擬單元320之等效電容及記憶體單元310之並聯等效電容皆有比較快的放電速度（實線）；另一方面，當k值較大時（虛線），本發明之電路自動提供較長的放電時間（即T2’-T1），使得無論記憶體單元之陣列大小為何，記憶體單元310皆可得到相同的電壓降。

當記憶體單元310上的電壓降至目標電壓VCCA’後，便可更順利進行對記憶體單元310的寫入程序。所以在圖4中，字元線的開啟時間理想上係位於T2或T2之後，當然亦可在T2之前，如T1，就開始寫入程序，本發明不以此為限。再者，當寫入程序完成（字元線關閉），必須再控制致能訊號CLK由高準位轉換至低準位，以便將偵測單元330之開關元件332及放電單元350之開關元件356關閉，並且將啟動單元360之開關元件362開啟，此時記憶體單元310上的電壓將再次提升至VCCA，以使記憶體單元310得以較高的供應電壓來保存資料而具有較低的資料遺失風險。

圖6係本發明之SRAM模組之另一實施例的電路圖。在記憶體單元的寫入程序中，寫入驅動電路605控制位元線610的電壓準位，以傳輸待寫入的資料。位元線610透過電容640耦接重置單元670及充電單元660。啟動單元650耦接於電壓源VCCA與充電單元660之間。充電單元660更耦接至偵測單元630。偵測單元630用來偵測記憶體模擬單元620的大小，並輸出控制訊號TG控制充電單元660。充電單元660包含開關元件662以及電阻664。開關元件662依據控制訊號TG呈現導通/不導通狀態。啟動單元650及重置單元670各包含開關元件652及開關元件672，分別依據致能訊號CLK的反相訊號及訊號RS 呈現導通/不導通狀態。偵測單元630包含開關元件632、電阻633及反相器634。開關元件632依據致能訊號CLK呈現導通/不導通狀態。開關元件632導通時記憶體模擬單元620之等效電容透過電阻633放電，放電過程中反相器634輸入端的準位（即節點STG之準位）下降。以下以各訊號的時序圖來說明此電路之運作方式。電容640例如可以用MOS電容實作，但不以此為限。

圖7係對應圖6之SRAM模組之各訊號的時序圖。當致能訊號CLK為低準位時，開關元件632及開關元件652不導通，此時記憶體模擬單元620的等效電容尚未開始放電，節點STG為高準位，而啟動單元650關閉可確保充電單元660不會對電容640充電。另一方面，當致能訊號CLK為低準位時訊號RS為高準位，使電容640的其中一端接地（即節點SCA的準位為0）。在時間T1時，致能訊號CLK由低準位轉換至高準位，開關元件632成導通狀態，使記憶體模擬單元620之等效電容經由電阻633開始放電。另一方面，高準位的致能訊號CLK使啟動單元650開啟（開關元件652導通），且訊號RS由高準位轉換至低準位使重置單元670關閉（開關元件672不導通）。此時低準位的控制訊號TG亦使充電單元660開啟（開關元件662導通），電壓源VCCA透過電阻664開始對電容640充電。

在T1至T2的時間內，一方面節點STG的準位持續下降，另一方面節點SCA的準位持續升高。當節點STG的準位下降至反相器634的臨界點時（時間T2），控制訊號TG由低準位轉換至高準位，使得充電單元660關閉（開關元件662不導通）。因此時間點T2之後充電單元660停止對電容640充電，節點SCA的準位便不再變化。電容640的端電壓在T1至T2的時間內共增加了ΔV。之後，在時間T3時，訊號RS由低準位轉換至高準位，使重置單元670再度開啟（開關元件672導通）。開關元件672導通迫使節點SCA的準位下降至0，此時其上的跨壓在節點V1上造成ΔV的壓降。之後當對記憶體單元寫入位元0時，寫入驅動電路605在位元線610上（即節點V1）提供的低電位將被迫下降ΔV，使位元線610有更低的電壓來加強寫入下拉電流的能力，以克服記憶體單元的上拉電流，讓位元0更容易寫入。同先前的實施例，開關元件662的尺寸亦可以與記憶體單元的PMOS相同。

電容640的電位差與記憶體模擬單元620之等效電容的放電時間相關，也就是大致上與節點STG的準位在T1與T2之間的斜率相關。當記憶體模擬單元620的等效電容愈大時，也就是記憶體模擬單元620有更多的虛擬記憶體單元或是較長的金屬線時（虛擬記憶體單元的個數或金屬線的長度與連接至位元線610的記憶體單元的個數成比例，亦即與位元線610的長度成比例），節點STG會以較平緩的速度下降，使得控制訊號TG轉換準位的時間點（T2）往後延遲，亦即電容640有更長的充電時間。如圖8所示，當節點STG的準位下降較快（虛線），電容640得到較少的電位差（ΔV₁ ），反之（實線），電容640得到較大的電位差（ΔV₂ ）。換句話說，電容640所獲得的電位差與記憶體模擬單元620的大小成比例，也就是與連接至位元線610的記憶體單元的個數成比例。當位元線610的長度較長時，代表與其上所連接之記憶體單元也較多，因此在位元線610上需要更低的電壓以克服更多與其相連接之上拉電晶體。綜上所述，本圖6之SRAM模組可以依據位元線610的長度適應性地在位元線610上提供不同的負壓。電容640上的跨壓ΔV可以表示為：C_bl 為位元線610的等效電容值，C_ca 為電容640的電容值。當位元線610的長度變長（即C_bl 增大），電容640上的跨壓ΔV也隨之增大。因此本發明可應用於記憶體編譯器，當記憶體單元的個數改變時，可以適應性地調整施加於位元線610上的負壓，提高寫入程序的可靠度。適應性地調整位元線的壓降亦有助減少耗電，因為若以單一的壓降來應用於各種位元線610的長度，此壓降必須設計為較大，因此造成耗電增加。

圖9及圖10係本發明之SRAM模組之另一實施例的電路圖及相對應的時序圖。在這個實施中，記憶體單元910-1~910-k與位元線920相連接。當致能訊號CLK由低準位轉換至高準位時，偵測單元930的開關元件932不導通，亦即停止將電壓源VCCA耦接至記憶體單元910-1~910-k。高準位的致能訊號CLK也使得開關元件935不導通及開關元件937導通。另一方面，訊號LCY同時由高準位轉換至低準位，令開關元件934導通。此時記憶體單元910開始經由電阻936放電，且開關元件935不導通後使得反相器938的輸入端可以反應記憶體單元910的電壓變化情形，亦即節點SC之準位變化的情形。高準位的致能訊號CLK使得啟動單元950開啟（開關元件952導通），同時訊號RS在T1時由高準位轉換至低準位，使重置單元970關閉（開關元件972不導通）。因此在時間T1時節點SC之準位開始下降，且同時電壓源VCCA經由開關元件952、開關元件962及電阻964對電容940充電，使節點SCA之準位漸漸上升。同先前的實施例，開關元件962的尺寸亦可以與記憶體單元910的PMOS相同。

當節點SC之準位低於反相器938之臨界值時（於時間T2發生），控制訊號TG（亦即偵測單元930的輸出訊號）發生準位轉換，使充電單元960關閉。此時因為充電路徑關閉，節點SCA的準位便不再上升。直到時間T3，訊號RS由低準位轉換至高準位，使重置單元970再度開啟，節點SCA的準位也順應降至0V，此時電容940上的跨壓ΔV₄ 在節點V1上產生負壓，拉低位元線920的準位，以利寫入程序的進行。寫入程序結束後，致能訊號CLK及訊號LCY在時間T4轉換準位，使記憶體單元910重新獲得VCCA的電壓。在寫入程序中，記憶體單元910上的供應或儲存電壓可以得到至少ΔV₃ 的降幅，有助減弱記憶體單元910中的上拉電流。以上實施例的開關元件皆可由電晶體實作，但不以此為限。圖3、圖6及圖9之電阻亦可省略，不影響本發明之功效。

在此實施例中，節點SC上的準位的下降速度與記憶體單元910之並聯後的等效電容值成比例。當k值愈大，代表等效電容的電容值愈大，節點SC上的準位的下降速度則愈慢，則電容940受到充電的時間較長，也就是說充電結束後節點SCA之準位將更高。由此可知，位元線920之準位降低的幅度與k值成比例，亦即與SRAM模組之記憶體單元的陣列大小成比例。當陣列愈大時，表示位元線920上的電壓應該降的更低，以克服更多與位元線920相連接之上拉電晶體。

圖11係本發明之SRAM模組之寫入控制方法之一實施例的流程圖。SRAM模組包含複數記憶體單元，以及用來傳輸寫入資料的位元線。該方法包含下列步驟：步驟S1110：施加電壓於該些記憶體單元，使該些記憶體單元具有一電位。SRAM的記憶體單元儲存有資料，該些記憶體單元藉由該電位來維持儲存之資料，此時間為該些記憶體單元的資料保存期間；步驟S1120：產生致能訊號CLK。致能訊號CLK與SRAM模組之寫入程序有關。致能訊號CLK在寫入程序開始前致能，或是於寫入程序期間致能；步驟S1130：依據致能訊號CLK停止施加該電壓於該些記憶體單元；步驟S1140：依據與該些記憶體單元之個數相關之特徵值產生控制訊號。此特徵值可以是圖3之記憶體模擬單元320或圖6之記憶體模擬單元620的等效電容值。因為記憶體模擬單元320或記憶體模擬單元620的大小與記憶體單元310之個數或位元線610之長度有關（位元線610之長度與連接其上之記憶體單元的個數成正比），所以實際上等效電容值與記憶體單元之個數相關；步驟S1150：依據致能訊號CLK及控制訊號使記憶體單元之電位下降，以降低該些記憶體單元之一電晶體的驅動能力。更詳細地說，此電體晶可以是記憶體單元中的PMOS，耦接至該電位。該電位下降代表該PMOS的驅動能力也跟著下降，有助於SRAM模組的寫入程序；以及步驟S1160：依據致能訊號CLK及控制訊號產生一電壓差，並將該電壓差施加於位元線，以在位元線上形成一壓降。因為控制訊號與特徵值有關，所以此電壓差的大小亦與特徵值成比例，更明確地說，在位元線上形成的壓降會隨著記憶體單元之個數而變化。此動態變化的壓降可進一步提升寫入操作的可靠度。

上述的記憶體模擬單元320及記憶體模擬單元620原本也連接至電壓源（可與施加於記憶體單元之電壓源相同或不同），並且在其上產生另一電位。步驟S1140的詳細步驟為：依據致能訊號CLK停止將記憶體模擬單元320或記憶體模擬單元620連接至電壓源，然後偵測該另一電位的變化來產生控制訊號。其訊號變化之時序已描述於圖4、圖5、圖7及圖8，故不再贅述。由於電位的變化與記憶體模擬單元320或記憶體模擬單元620之等效電容相關，所以控制訊號與該特徵值有關。

圖12係本發明之SRAM模組之寫入控制方法之另一實施例的流程圖，包含下列步驟：步驟S1210：產生致能訊號CLK。致能訊號CLK與SRAM模組之寫入程序有關。致能訊號CLK在寫入程序開始前致能，或是於寫入程序期間致能；步驟S1220：依據與該些記憶體單元之個數相關之特徵值產生控制訊號。此特徵值可以是圖6之記憶體模擬單元620的等效電容值，或是圖9之記憶體單元910並聯後的等效電容值。在圖6的情況中，因為記憶體模擬單元620的等效電容值大小與位元線610之長度有關，所以實際上等效電容值與記憶體單元之個數相關，在圖9的情況中，等效電容值直接與記憶體單元之個數相關；步驟S1230：依據致能訊號CLK及控制訊號產生電壓差。此電壓差可以藉由一個已充電的電容產生。電容的充電時間與控制訊號有關，其細節已揭示於圖7、圖8及圖10之說明，故不再贅述；以及步驟S1240：將該電壓差施加於該位元線，以在該位元線上形成一壓降。將上述之已充電電容的高準位端接地，其另一端則成為負壓。該負壓可以在與電容耦接的位元線上形成壓降。因為控制訊號與特徵值有關，所以此電壓差的大小亦與特徵值成比例，更明確地說，在位元線上形成的壓降會隨著記憶體單元之個數而變化。

步驟S1220的詳細實作方式可於前述之步驟S1140的詳細實作方式相同，或是降低記憶體單元上的電位，並藉由偵測該電位的變化來產生控制訊號。其詳細的操作方式包含前述之步驟S1110及步驟S1130，在停止施加該電壓於該些記憶體單元後，依據致能訊號CLK使該些記憶體單元之電位下降，並偵測電位之變化產生控制訊號。圖11及圖12所示之流程中，致能訊號CLK可於SRAM模組之寫入程序之前或是中間產生，也就是前述的降壓步驟（例如步驟S1150使記憶體單元之電位下降，或是步驟S1160及步驟S1240在位元線上產生壓降）可以發生於寫入程序之前或是與寫入程序同時發生。

由於本技術領域具有通常知識者可藉由圖3至圖8之裝置發明的揭露內容來瞭解圖11之方法發明的實施細節與變化，以及由圖6至圖10之裝置發明的揭露內容來瞭解圖12之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

110、310、910‧‧‧記憶體單元
112、114、116、122、124、126‧‧‧電晶體
132、134、610、920‧‧‧位元線
140‧‧‧字元線
320、620‧‧‧記憶體模擬單元
330、630、930‧‧‧偵測單元
332、356、362、632、652、662、672、932、934、935、937、952、962、972‧‧‧開關元件
333、354、633、664、936、964‧‧‧電阻
334、336、634、938‧‧‧反相器
350‧‧‧放電單元
352‧‧‧反及閘
360、650、950‧‧‧啟動單元
605、905‧‧‧寫入驅動電路
640、940‧‧‧電容
660、960‧‧‧充電單元
670、970‧‧‧重置單元
S1110～S1160、S1210～S1240‧‧‧步驟

［圖1］為SRAM之一記憶體單元的電路圖；［圖2A］~［圖2B］為當記憶體單元進行寫入操作時反相器的輸出端的電壓變化；［圖3］為本發明之SRAM模組之一實施例的電路圖；［圖4］為對應圖3之SRAM模組之各訊號的時序圖；［圖5］為電容放電時間之示意圖；［圖6］為本發明之SRAM模組之另一實施例的電路圖；［圖7］為對應圖6之SRAM模組之各訊號的時序圖；［圖8］為電容放電時間與充電時間之示意圖；［圖9］為本發明之SRAM模組之另一實施例的電路圖；［圖10］為對應圖9之SRAM模組之各訊號的時序圖；［圖11］為本發明之SRAM模組之寫入控制方法之一實施例的流程圖；以及［圖12］為本發明之SRAM模組之寫入控制方法之另一實施例的流程圖。

310‧‧‧記憶體單元

320‧‧‧記憶體模擬單元

330‧‧‧偵測單元

332、356、362‧‧‧開關元件

333、354‧‧‧電阻

334、336‧‧‧反相器

350‧‧‧放電單元

352‧‧‧反及閘

360‧‧‧啟動單元

Claims

一種SRAM模組之寫入控制方法，應用於具有複數記憶體單元及連接至該些記憶體單元之一位元線的一SRAM模組，包含：在複數記憶體單元的資料保存期間提供一第一電壓作為該複數記憶體單元的供應電壓；將該複數記憶體單元對應儲存的該第一電壓準位放電至一第二電壓準位；產生一電壓差並利用一電容將該電壓差對應耦合至該位元線以產生一壓降；以及利用該位元線對該複數記憶體單元執行寫入程序；其中該第一電壓放電至該第二電壓的放電時間與該複數記憶體單元的數量有關，且該電壓差的大小與該複數記憶體單元的數量有關。
如申請專利範圍第1項所述之方法，其中該電壓差的大小與該複數記憶體單元的數量成正比關係。
如申請專利範圍第1項所述之方法，其中該電容之一端耦接該位元線，以及產生該壓降之步驟係包含依據一重置訊號將該電容之另一端耦接至地。
如申請專利範圍第1項所述之方法，其中該第一電壓放電至該第二電壓的放電時間與該複數記憶體單元的數量成正比關係。
如申請專利範圍第4項所述之方法，其中該第一電壓與該第二電壓的電壓差為定值，不受該複數記憶體單元的數量影響。
如申請專利範圍第1項所述之方法，更包含：停止提供該第一電壓至該複數記憶體單元，而後進行該放電步驟。
一種SRAM模組，具有複數記憶體單元，包含：一位元線，耦接該些記憶體單元，用來傳輸一寫入資料；一偵測單元，用來產生與該些記憶單元的數量有關之一控制訊號；一電容元件，耦接該位元線；以及一充電單元，耦接該偵測單元及該電容元件，用來依據該控制訊號對該電容元件充電；其中，當該電容元件充電後，其兩端之電壓差被用來對該位元線產生一壓降。
如申請專利範圍第7項所述之SRAM模組，其中該偵測單元係耦接該些記憶體單元，用來偵測該些記憶體單元之一電壓變化以產生該控制訊號。
如申請專利範圍第8項所述之SRAM模組，其中該些記憶體單元係形成一等效電容，該等效電容係具有一端電壓，該偵測單元係偵測該端電壓之變化來改變該控制訊號之準位，以開啟該充電單元，使該電容元件充電。
如申請專利範圍第7項所述之SRAM模組，更包含：一記憶體模擬單元，具有與該些記憶體單元之個數相關之一特徵值；其中該偵測單元係耦接該記憶體模擬單元，用來依據該特徵值產生該控制訊號。
如申請專利範圍第10項所述之SRAM模組，其中該記憶體模擬單元係形成一等效電容，該特徵值係為該等效電容之一電容值。
如申請專利範圍第11項所述之SRAM模組，其中該電容元件之充電時間與該電容值成比例。
如申請專利範圍第10項所述之SRAM模組，其中該記憶體模擬單元包含複數虛擬記憶體單元，並且該些虛擬記憶體單元之個數與該些記憶體單元中連接至該位元線之個數成比例。
如申請專利範圍第7項所述之SRAM模組，更包含：一重置單元，耦接該電容元件，用來依據一重置訊號使該電容元件之一端接地，以使該電容元件於其另一端產生該壓降。
一種SRAM模組之寫入控制方法，應用於具有複數記憶體單元及連接至該些記憶體單元之一位元線的一SRAM模組，包含：產生一致能訊號，其中該致能訊號係有關於該些記憶體單元的一寫入程序；依據與該些記憶體單元之個數相關之一特徵值產生一控制訊號；依據該致能訊號及該控制訊號產生一電壓差；以及將該電壓差施加於該位元線，以在該位元線上形成一壓降。
如申請專利範圍第15項所述之方法，更包含：施加一電壓於該些記憶體單元，使該些記憶體單元具有一電位，該些記憶體單元藉由該電位維持其儲存之資料；其中該依據與該些記憶體單元之個數相關之該特徵值產生該控制訊號之步驟係包含：依據該致能訊號停止施加該電壓於該些記憶體單元。
如申請專利範圍第16項所述之方法，其中該依據與該些記憶體單元之個數相關之該特徵值產生該控制訊號之步驟更包含：依據該致能訊號使該些記憶體單元之電位下降，並依據該電位之變化產生該控制訊號。
如申請專利範圍第15項所述之方法，其中該壓降的大小與該複數記憶體單元的數量成正比關係。