TW201443909A - 用於執行位址型靜態隨機存取記憶體存取協助之方法與系統 - Google Patents

用於執行位址型靜態隨機存取記憶體存取協助之方法與系統 Download PDF

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Abstract

提供一種用於執行位址型之記憶體存取協助之方法與系統。一位址接收用於一記憶體存取，且根據該位址決定是否啟用該存取協助用於對應該位址之至少一儲存單元。該存取協助係施加於該至少一儲存單元，以執行該記憶體存取。

Description

用於執行位址型靜態隨機存取記憶體存取協助之方法與系統
本發明係在DOE所頒發之LLNS分包契約B599861之下受政府支援，並且在DARPA所頒發之HR0011-13-3-0001同意書之下受政府支援而做出。政府擁有本發明中的某些權利。
本發明關於儲存電路，且更具體地，關於存取協助。
靜態隨機存取記憶體(SRAM,Static Random Access Memory)陣列有時候設計成包括有電壓協助電路，以改善效能。具體地，電壓協助可以改善從靜態隨機存取記憶體單元讀取及寫入至靜態隨機存取記憶體單元的能力，且可以防止在讀取及寫入操作期間所儲存的值意外變更。現有的協助機構通常設計成用於最壞狀況方案，以考量廣範圍的操作狀況與製造變異。這會導致協助電路相當大，且消耗顯著的電量。
因此，對於解決存取可靠度的問題及/或先前技術所伴隨的其他問題而言有所需求。
提供一種用於執行位址型記憶體存取協助之方法與系統。一位址接收用於一記憶體存取，且根據該位址，決定是否啟用該存取協助用於對應該位址之至少一儲存單元。該存取協助係施加至該至少一儲存單元，以執行該記憶體存取。
100‧‧‧靜態隨機存取記憶體陣列
102、102a、102b‧‧‧位元線
104‧‧‧字線
106‧‧‧靜態隨機存取記憶體單元
108‧‧‧位址
110‧‧‧週邊電路
112‧‧‧資料
114‧‧‧列解碼器
116‧‧‧行解碼器
118‧‧‧感測與介面邏輯
128、128a、128b‧‧‧反向器
130、132‧‧‧電晶體
134、136‧‧‧電晶體
138、140‧‧‧節點
142、144‧‧‧電晶體
148‧‧‧正供應電壓
150‧‧‧負供應電壓
200‧‧‧電壓升壓電路
201‧‧‧正供應電壓
202‧‧‧字線
203‧‧‧負供應電壓
204‧‧‧啟用-高信號D
206‧‧‧電晶體
208‧‧‧電晶體
209‧‧‧升壓節點
210‧‧‧啟用-低信號A’
212‧‧‧啟用-低信號B’
214‧‧‧電晶體
216‧‧‧字線升壓電容
218‧‧‧字線端
219‧‧‧升壓節點
220‧‧‧字線升壓命令端
222‧‧‧啟用-高信號C
224‧‧‧字線驅動器
300‧‧‧電壓升壓電路
301‧‧‧正供應電壓
302、302a、302b‧‧‧位元線
303‧‧‧負供應電壓
304‧‧‧啟用-低信號PC’
306、306a、306b‧‧‧電晶體
308‧‧‧信號eN
310‧‧‧信號eP
312、314、316‧‧‧電晶體
315‧‧‧啟用-高信號fP
317‧‧‧位元線端
318‧‧‧位元線升壓電容
319‧‧‧升壓節點
320‧‧‧位元線升壓命令端
322‧‧‧信號G’
326‧‧‧電晶體
400‧‧‧電容陣列
401‧‧‧升壓節點
402‧‧‧電容群組
404‧‧‧電容
406‧‧‧升壓命令信號
406a、406b、406c‧‧‧線
408‧‧‧升壓解碼邏輯
409‧‧‧信號
410‧‧‧全域啟用信號
412‧‧‧切換元件
500‧‧‧升壓內容可定址記憶體
502‧‧‧位址信號
504‧‧‧非位址狀況
506‧‧‧升壓位準信號
600‧‧‧方法
700‧‧‧可編程的存取協助單元
702a、702b‧‧‧負位元線
704‧‧‧字線
720‧‧‧供應電壓崩潰子電路
722‧‧‧行供應電壓
731‧‧‧拉升電晶體
750‧‧‧方法
800‧‧‧方法
825‧‧‧方法
900‧‧‧示範系統
901‧‧‧中央處理器
902‧‧‧通訊匯流排
904‧‧‧主記憶體
906‧‧‧圖形處理器
908‧‧‧顯示器
910‧‧‧輔助儲存裝置
912‧‧‧輸入裝置
第一A圖示意顯示具有本說明書所述電壓升壓機構之具體實施例之示範性靜態隨機存取記憶體陣列。
第一B圖示意顯示根據一具體實施例之第一A圖的靜態隨機存取記憶體陣列的一靜態隨機存取記憶體單元。
第二A圖示意顯示根據一具體實施例之用於靜態隨機存取記憶體字線上提供升壓電壓的電壓升壓電路之一範例。
第二B圖顯示根據一具體實施例之第二A圖的電壓升壓電路的操作期間發生的範例波形。
第三A圖示意顯示根據一具體實施例之用於靜態隨機存取記憶體位元線上提供升壓電壓的電壓升壓電路之一範例。
第三B圖顯示根據一具體實施例之第三A圖的電壓升壓電路的操作期間發生的範例波形。
第四A與四B圖顯示根據一具體實施例之用於提供可變位準的電壓協助至靜態隨機存取記憶體線的範例電容陣列。
第五圖示意描述根據一具體實施例之用於根據位址及其他參數/狀況而提供可變位準的電壓升壓之一機構。
第六圖例示根據一具體實施例之用於執行位址型記憶體存取協助之方法的流程圖。
第七A圖例示根據一具體實施例之第一B圖耦接可編程存取協助單元的儲存單元電路。
第七B圖例示根據一具體實施例之用於產生用以執行位址型記憶體存取協助的一或多個協助映射之方法的流程圖。
第八A圖例示根據一具體實施例之用於執行位址型記憶體存取協助之方法的另一流程圖。
第八B圖例示根據一具體實施例之用以使用協助映射來分配記憶體之方法的流程圖。
第九圖例示可實施各種先前具體實施例之各種架構及/或功能性的示範性系統。
隨著技術演進，靜態隨機存取記憶體裝置已經變更小且操作電壓已經減低，提供電力節省以及改善性能。但是，隨著這些參數降低， 製造容忍度與操作狀況中本質的變異性具有更大的可能會負面影響裝置的性能。具體地，這些改良允許利用較低位準的電量來儲存記憶體狀態。但是，這會增加裝置受到雜訊源(例如，周遭電磁雜訊、其他系統組件所輻射的雜訊、電源供應器雜訊等等)、受到漏電流等等的負面影響的可能性。具體的設計挑戰包括確保可靠地從單元讀取及寫入單元的能力，及避免在讀取及寫入操作期間意外破壞記憶體狀態的能力。
電壓協助可用於解決這些挑戰，且確保在面臨減小的電壓與實體尺寸時的成功操作。例如，各種信號、節點等等可升壓超過用於操作記憶體儲存單元之正與負供應電壓所界定的範圍。當在此使用時，術語「電壓升壓」與類似者將用於表示記憶體單元的電壓供應範圍之外的任何電壓，且因此可以表示例如將信號/節點增加至正供應電壓之上的位準或至負供應電壓之下的位準。
一先前技術的協助方法係連續提供單一升壓電壓位準至靜態隨機存取記憶體陣列的所有字線與位元線，例如利用電荷泵或其他輔助電源。在設計時間上選擇升壓電壓位準，以考量到各個單元的反應與性能的變異，例如由於在製造期間所發生的裝置變異所導致。該位準也必須考量到所有可能的操作狀況與模式。這必需承擔增加的能量使用，且該協助有時將在不需要時施加，或者在超出或不同於特定字線、位元線或單元所需之位準處施加。另外，電荷泵與類似者可能尺寸較大(例如，因為一或多個大電容)，這會負面影響裝置的尺寸、成本、重量等等。
本討論提供用於提供電壓升壓的新穎與改良方法。在一具體實施例中，電壓升壓係選擇性地產生，且基於要存取之特定記憶體單元而以一位準動態地施加，亦即，基於該單元的位址。除了位址型電壓升壓，升壓可藉由電容性耦合電量至字線與位元線上而產生，因此消除了輔助電源的需求及輔助電源的相關缺點。
在討論具體的升壓機構之前，將參考第一A與一B圖來敘述可使用升壓機構的範例靜態隨機存取記憶體陣列與單元。第一A圖示意顯示靜態隨機存取記憶體陣列100的範例，其可用本說明書所述的升壓系統與方法來實施。陣列100包括位元線102與字線104，通常稱為靜態隨機 存取記憶體線，用於存取靜態隨機存取記憶體單元106。每一單元106界定在一或多條位元線102與一或多條字線104之間的相交處。在一般的配置中，每一靜態隨機存取記憶體單元106界定在一對位元線102與單一字線104之間的相交處，而靜態隨機存取記憶體單元106的每一列耦接於共同的字線104，且靜態隨機存取記憶體單元106的每一行耦接於一對共同的位元線102，但是可有其他配置。
為了與記憶體互動，共同操作單元(例如，中央處理單元、圖形處理單元)提供一或多個特定靜態隨機存取記憶體單元106的位址108，其由週邊電路110接收且用以讀取或寫入資料112至定址的靜態隨機存取記憶體單元。電路110可包括例如構成接收位址108的列解碼器114與行解碼器116，且藉此啟始操作來存取該位址所指定的靜態隨機存取記憶體單元。一旦已經選擇所要的單元，透過感測與介面邏輯118從所定址的靜態隨機存取記憶體單元擷取(讀取)資料112，或者透過邏輯108提供(寫入)資料112至所定址的靜態隨機存取記憶體單元。將了解到，第一A圖例示的元件係提供用於容易了解，且一般的記憶體裝置在某些實施中可包括另外及/或不同的元件。
請即參考第一B圖，以電晶體的層級示意顯示第一A圖的單一靜態隨機存取記憶體單元106。具體地，靜態隨機存取記憶體單元106係例示為六個電晶體「6T」單元，但是本討論的電壓升壓適用於其他的靜態隨機存取記憶體配置。例如，其可以應用於八個電晶體「8T」單元。靜態隨機存取記憶體單元106包括一對交叉耦接的反向器128，用於儲存單一記憶體位元。第一反向器128a包括電晶體130與132；第二反向器128b包括電晶體134與136。反向器共同合作來儲存互補狀態在儲存節點138與140處，其中每一反向器128透過正回授而強化另一者的操作。例如，如果靜態隨機存取記憶體單元106儲存邏輯1，則節點138保持在邏輯1，而節點140在邏輯0。
單元106的讀取可如下進行。首先，位元線102a與102b「預充電」至正供應電壓148(例如，VDD)。字線104之後啟用，以啟用存取電晶體142與144，電晶體142與144分別將節點138與140耦接至位元線 102a與102b。假設節點140藉由反向器128b(亦即，透過電晶體134的導通)而保持在負的供應(邏輯0)且位元線不再被主動驅動，則位元線102b透過電晶體134與144而放電。當位元線102b放電時，位元線102a與102b之間觀察到壓差，因為位元線102a會維持實質上接近供應電壓，這是由於位元線102a的固有電容值。此壓差可例如透過耦接於該對位元線102a與102b的差動感測放大器以二元數位值的形式來偵測，二元數位值係根據該壓差而提供(例如，透過感測與介面邏輯116)。
靜態隨機存取記憶體單元106的寫入可如下進行。首先，一條位元線(例如位元線102a)透過驅動電路(例如透過電路110)被驅動至要儲存的所欲值，且位元線102b被驅動有互補值。針對此範例的目的，所欲值為邏輯1(對應於正供應電壓148)，且位元線102a因此被驅動至正供應電壓，而位元線102b被驅動至負供應電壓150。一旦位元線適當地被驅動，字線104啟用，以耦接靜態隨機存取記憶體單元106至位元線102。一旦存取電晶體係耦接，側部拉低會過供電其反向器，藉此將所欲值寫入至靜態隨機存取記憶體單元。
從上面將了解，可靠的讀取操作會取決於靜態隨機存取記憶體單元(例如，透過NMOS電晶體130及/或134)驅動一條預充電位元線至負供應電壓150(例如，接地)的能力。同樣地，可靠地寫入資訊至靜態隨機存取記憶體單元的能力會取決於一條位元線(例如，透過其驅動電路)藉由過供電PMOS電晶體132與136之一者而將節點138與140之一者拉至負供應電壓的能力，取決於要寫入的狀態。在通常的方案中，存取電晶體142與144的尺寸小於NMOS電晶體130與134，以確保存取電晶體不會在讀取操作期間過供電NMOS電晶體並且破壞所儲存的資訊。同樣地，存取電晶體的尺寸可大於PMOS電晶體132與136，以確保PMOS電晶體(及因此交叉耦接的反向器)可以在寫入操作期間被過供電。
但是，如上述，製造及/或操作狀況(例如，溫度)中的變異會導致個別電晶體的性能的顯著差異。因此，靜態隨機存取記憶體單元106的尺寸可根據最壞狀況方案來設計，例如藉由增加各種電晶體的相對尺寸。此種配置可能犧牲尺寸及/或性能(例如，因為增加的時間而改變各種 節點處的變型)而提供想要的讀取/寫入可靠性。
因此，想要在需要時的基準上，選擇性提供電壓協助給記憶體裝置100的靜態隨機存取記憶體單元106，藉此可能促成較小的單元尺寸及/或減低的電力消耗，而不用犧牲讀取/寫入可靠性。如同所示，一般的靜態隨機存取記憶體單元被供應有五個「信號」，亦即，兩個位元線信號102、一字線信號144、一正供應電壓148與一負供應電壓150(例如，接地)。因此，這些信號的任何一或多者的調整都可有助於性能。
利用這個概念，第二A圖示意顯示根據本揭示案之一具體實施例之用於提供升壓電壓於一或多條字線202(例如，字線104)的電壓升壓電路200。如上面有關一般靜態隨機存取記憶體單元106的描述，寫入資料至靜態隨機存取記憶體單元的能力會仰賴於過供電一對交叉耦接反向器的PMOS電晶體(例如，電晶體132與136)之一者的能力。過去的方法因此已經包括將存取電晶體(例如，存取電晶體142與144)的尺寸設計成大於PMOS電晶體，以確保每一存取電晶體可以過供電適當的PMOS電晶體(亦即，藉由導通較大量的電流)。過去的方法也已經包括藉由連接至固定的較高電壓供應而將字線升壓。
除了尺寸設計的方法之外或取代尺寸設計的方法，升壓電壓可施加於存取電晶體。NMOS FET電晶體(例如，存取電晶體142與144)所導通的電流隨著閘極端(例如，透過字線104或202)與源極端(例如，透過位元線102)之間的壓差而增加。第二A圖例示的電壓升壓電路200係構成增加施加於字線202的信號的電壓位準至正供應電壓的位準以上，以改良要存取的靜態隨機存取記憶體單元的性能。
請即參考第二A圖及第二B圖的相關波形，現將敘述範例的升壓操作。當特定的字線202未被存取時，字線被停用(例如，藉由驅動字線至負供應電壓)，以停用耦接的存取電晶體(例如，存取電晶體142與144)。如第二B圖的252所示，施加至電晶體206的啟用-高信號D(204)係啟用，其啟用電晶體206且拉曳/保持字線202至負供應電壓203。之後，如同254所示，信號D停用，以切斷字線202的負供應電壓。
之後在256處，施加啟用-低信號A’(210)至電晶體208， 以啟用PMOS電晶體208。如同第二B圖的258處所示，連接正供應電壓，且隨著導通通過電晶體208的電流將字線202的固有電容值充電，字線202上的電壓開始上升。在260處，啟用-低信號B’(212)施加至電晶體214，將字線202耦接至升壓節點209處的字線升壓電容216的字線端218。雖然電容216的字線端218耦接至字線，電容216的字線升壓命令端220藉由信號C而保持在負供應電壓；這將跨越電容216的電量恢復至完整的供應電位。在某些具體實施例中，信號C(本說明書更通常係稱為「升壓命令信號」)可分配例如至每一字線驅動器224，而在其他具體實施例中，升壓命令信號可提供至字線驅動器224的子集或個別的驅動器。
啟用-低信號A’之後在262處停用，因此將字線202與正供應電壓和負供應電壓斷接。字線202的此斷接(或「浮接」)狀態允許字線升壓高於正供應電壓201。在264處，施加至字線升壓命令端220的啟用-高信號C(222)係啟用。當這件事發生時，透過字線升壓電容216所儲存的電量係與字線202的固有電容值分享，藉此在266處將升壓節點219上的電壓升壓高於正供應電壓，且因此在268處將耦接之字線202的電壓升壓。換句話說，藉由將字線升壓電容216耦接於字線202的固有位元線電容值，電壓升壓電路200操作來將字線202處看到的電壓升壓高於正供應電壓201。信號C觸發該升壓，且可因此稱為「字線升壓命令信號」，或更通常，稱為「升壓命令信號」。
此時，藉由適當地驅動位元線(例如，如同上面參考一般的靜態隨機存取記憶體單元106所述的)，可將所欲資訊寫入耦接於字線202的一或多個靜態隨機存取記憶體單元。字線202上的升壓電壓可確保耦接之存取電晶體(例如，存取電晶體142與144)可以提供適當的電流來寫入所欲資訊。一旦資料寫入，在270處停用信號C，以將字線放電至正供應電壓。之後，啟用-低信號B’停用，藉此停用電晶體214且斷接升壓電容216的字線端218與字線202。最後，在274處啟用信號D，以啟用電晶體206且降低字線202電壓。
藉由使用每一字線202的固有電容值，例示的電壓升壓電路200可使用比先前技術方法中通常用於提供電壓協助的輔助供應電壓更小 的空間，且先前技術的輔助供應電壓通常使用較大的組件。雖然升壓電容216在某些具體實施例中可能較大，但其輸出升壓節點219可分配至複數字線驅動器224，複數字線驅動器224每一者耦接於個別的字線202。以此方式，橫越多個列可使用單一升壓電容，以提供獨立字線驅動器224的選擇性控制(例如，透過電晶體214)。藉由選擇性且暫態地產生升壓電壓(相較於先前技術的固定產生方法)，所述的電壓升壓電路可減少電力損失(例如，因為減少的轉換、漏電及/或分配損失)、減少的實體尺寸、及/或可提供改良的性能。
電壓升壓電路200及/或信號可實施於特定記憶體裝置的控制邏輯(例如，電路110)的部分中或做為控制邏輯的部分。將了解到，上述信號是為了範例的目的而呈現，且可能有另外的配置(例如，不同的啟用位準、邏輯家族等等)而不悖離本揭示案的範疇。例如，雖然第二B圖的波形例示為大體上擺動於負供應位準VSS(例如，接地)與正供應位準VDD之間，但各種配置可包括用於動態調整特定信號之擺動的機構。此種機構例如需要可以在電壓升壓的暫態產生期間確保電壓升壓電路200的正確功能。
具體地，電壓轉換/位準偏移機構(例如，單端及/或差動疊接組態(cascode)驅動器)可用於動態調整信號，以維持升壓期間的正確操作。在「正常」(例如，未升壓)操作期間，信號由正供應電壓與負供應電壓限制，但是在升壓期間，其位準偏移，使得其由升壓的電壓與負供應電壓限制。此位準偏移可確保電壓升壓電路在改變的電壓範圍中有所欲的操作。少了位準偏移，如果個別的閘極至源極的壓差(例如，升壓的電壓與正供應電壓之間的壓差)超過電晶體208及/或214的臨界電壓，則PMOS電晶體208及/或214可能在升壓電壓的產生期間意外地被啟用。因為此種考量不適用於NMOS電晶體，提供給NMOS電晶體的信號(例如，電晶體206處的信號D)不會位準偏移，但是將了解到，這些方案是為了範例的目的而呈現，且不是要以任何方式限制。
除了將字線升壓高於正供應電壓之外，藉由將位元線升壓低於負供應電壓，可改良性能。在兩種狀況中，在單元存取電晶體端處調整 電壓。存取電晶體(例如，存取電晶體142與144)導通電流的能力隨著閘極至源極的壓差增加而增加；因此，藉由增加閘極電壓(例如，增加字線電壓)及/或減少源極電壓(例如，減少位元線電壓)，可以增加導通電流。
因此，請即參考第三A圖與第三B圖的所附波形，藉由將位元線電壓減低至負供應電壓以下的位準，電壓升壓電路300可用於升壓位元線電壓。如有關第一A圖的討論，在靜態隨機存取記憶體單元(例如，靜態隨機存取記憶體單元106)透過一或多個存取電晶體(例如，存取電晶體142與144)耦接至位元線之前，位元線302a與302b預充電至正供應電壓301。因此，如第三B圖的波形中在352處所例示，施加來預充電PMOS電晶體306a與306b的啟用-低信號PC’(304)係啟用，以啟用該等電晶體且確保位元線保持在正供應電壓。之後，如同在354處所示，信號PC’係停用，以斷連位元線302與正供應電壓。如同字線202，將了解到，停止預充電電晶體306時，每一位元線302具有固有電容值可以把位元線維持成接近正供應電壓達一段時間。
一旦位元線與正供應電壓斷連，信號eN(308)與eP(310)之一者係啟用，以分別啟用電晶體312或314，取決於是否邏輯1或邏輯0正寫入所定址的靜態隨機存取記憶體單元。為了容易了解，電壓升壓電路的敘述將繼續，參考在356處，藉由啟用施加至電晶體314的啟用-高信號eP，驅動位元線302b至負供應電壓303。
如同第三B圖的358處所示，隨著導通通過電晶體314的電流將位元線302b的固有電容值放電，位元線302b上的電壓開始下降。在360處，施加至電晶體316的啟用-高信號fP(315)係啟用，藉此啟用電晶體316，以在升壓節點319處將位元線302b耦接於位元線升壓電容318的位元線端317。電容318的位元線升壓命令端320藉由信號G’(322)而保持在正供應電壓，在此稱為「位元線升壓命令信號」，或更通常的，稱為「升壓命令信號」。透過電晶體316與314將電容318的位元線端317耦接於負供應電壓，同時啟用-低信號G’維持停用，可以將橫跨電容318的電量恢復至完全的供應電位。在362處，啟用-高信號eP係停用，因此將位元線302b與位元線端317從負供應電壓斷連，且允許位元線302b升壓至負供應 電壓303以下。
在364處，啟用-低升壓命令信號G’係啟用，藉此在升壓節點319處將電量從位元線升壓電容318電容性地耦合至位元線302b的固有位元線電容值，以在366處將位元線302b升壓至負供應電壓以下。位元線302b上的此升壓電壓提供電壓協助，電壓協助係確保存取電晶體提供足夠的電流來如所欲地操作所需要的。
一旦已經執行單元存取操作，在368處，啟用-低升壓命令信號G’係停用，這將位元線恢復至預升壓的負供應電壓。之後，在370處信號fP係停用，以停用電晶體316且斷連該升壓電容。最後，在372處，預充電信號PC’係停用，以將位元線恢復至正供應電壓的位準。
當寫入相反狀態時電壓升壓電路300的操作會如上述地進行，但有下面的差別：(i)而是藉由施加信號fN至電晶體326來實行信號fP的上述作動；及(ii)而是藉由施加信號eN至電晶體312來實行信號eP的作動。此種操作會因此將位元線302a上的電壓升壓至負供應電壓以下。信號eN、eP、fN與fP可例如透過行解碼邏輯(例如，透過行解碼器116)來提供，而信號PC’與G’在某些具體實施例中橫越所有行是共同的。將了解到，如第二A圖的電壓升壓電路200，施加至電壓升壓電路300的至少某些信號會動態地位準偏移/轉換，以確保在「正常」與「升壓」狀況期間的正確操作。
如上述，一般的靜態隨機存取記憶體單元係提供有五個「信號」，每一信號都可調整，以改良靜態隨機存取記憶體單元的性能。除了將字線升壓至正供應電壓以上且將位元線升壓至負供應電壓以下，想要的是將提供給靜態隨機存取記憶體單元的正供應電壓(例如，供應電壓148)及/或負供應電壓(例如，供應電壓150)升壓。例如，可增加正供應電壓，以改良讀取邊界，或者可減少正供應電壓，以改良寫入邊界。同樣地，可增加負供應電壓，以改良寫入邊界，或者可減少負供應電壓，以改良讀取邊界。第二A與三A圖的電路也可用於增加與減少供應電壓。
除了大體上提供電壓升壓，藉由控制上述電容性耦合所使用的電容值大小，本敘述可包括提供特定數量的電壓升壓。具體地，所引致 的電壓升壓的數量係取決於升壓電容(例如，升壓電容216與318)與一或多個耦接的靜態隨機存取記憶體線的固有電容值之相對大小。當升壓電容值相對於耦接的靜態隨機存取記憶體線的電容值增加時，可提供的電壓升壓的數量也增加。增加升壓電容的大小促成升壓電容儲存更多電量，且因此，當升壓命令信號係啟用而導致電容性電量耦合/分享時，會在耦接的靜態隨機存取記憶體線上的電壓產生較大的改變。
量化上，供應電壓以上或以下的電壓升壓量VB係取決於升壓電容的電容值(CB)、一或多個耦接的靜態隨機存取記憶體線的固有電容值(CI)、以及正供應電壓與負供應電壓之間的電壓範圍(VRANGE)，如下： 。例如，如果特定升壓電容的電容值等於耦接的靜態隨機 存取記憶體線的固有電容值，則可取得的電壓升壓的數量(忽略掉不理想性)等於供應電壓範圍的一半。
除了在設計階段選擇升壓電容值，本敘述可包括在裝置操作期間用於動態選擇升壓電容值的機構。各種考量都會影響升壓電容值的選擇，以動態提供不同的升壓位準。例如，當在使用期間操作溫度變動時，所提供的電壓協助的數量會同樣變動，以確保正確的裝置操作。可使用不同的升壓位準來考慮靜態隨機存取記憶體陣列的電力狀態或使用靜態隨機存取記憶體陣列的電路與邏輯的電力狀態。升壓需求會隨著改變裝置操作模式(例如，改變正及/或負供應電壓、改變時脈頻率等等)而變動。根據顯示不同作動的測試，靜態隨機存取記憶體陣列的不同部分會需要不同的升壓位準(例如，一單元需要比另一單元更多的升壓)。
請即參考第四A圖，圖式顯示升壓電容陣列400的一非限制性範例，用於提供可變數量的升壓電容值至升壓節點401(例如，升壓節點219及/或319)，且因此提供至一或多個耦接的靜態隨機存取記憶體線之任一者(例如，透過升壓電路224及/或319)。電容陣列400在某些具體實施例中可取代例如電壓升壓電路200的升壓電容216及/或電壓升壓電路300的升壓電容318。實質上，該陣列提供一種實施，其中耦合於字線或位 元線的升壓電容值與其啟用信號係分割，以允許在電容性電量耦合期間控制要使用多少電容值。雖然電容陣列400通常在尺寸上大於電容216與318，但可以根據位址及其他狀況而動態改變升壓位準的能力可提供顯著的優點。另外，電容陣列400可用於多條靜態隨機存取記憶體線(亦即，字線及/或位元線)，允許其尺寸分攤在那些靜態隨機存取記憶體線。
如同所示，電容陣列400可包括複數電容群組402，每一者包括一或多個電容404，一或多個電容404耦接於分割的升壓命令信號406(構成信號「分割」且承載信號C0、C1與C2的線406a、406b與406c，信號C0、C1與C2可個別或組合地啟用)。信號C0、C1與C2因此係升壓命令信號C(第二A圖)與升壓命令信號G’(第三A圖)的分割均等物。在某些具體實施例中，每一電容C1a-C1g有相等的值。因此，當電容以所示的乘2方式組成群組時，啟用C0、C1與C2分別提供1、2與4「單位」的電容值。
可提供升壓解碼邏輯408，以控制選定數量升壓電容值的啟用。在該範例中，信號409界定將使用的升壓電容值的數量並且係3位元寬，對應於事實上陣列400具有三個群組的電容。每一位元控制是否信號C0-C1啟用；例如，當信號409的值為{111}時，這對應了升壓命令信號將7「單位」的電容值電量耦合至相關的字線/位元線。因此，信號409可用於選擇0至7單位的電容值。如同所示，升壓解碼邏輯408也可回應於全域啟用信號410，其指示是否將使用任何數量的升壓。如下面討論的，可根據正在存取的特定單元與各種其他考量來控制信號409的值。
除了具體範例中顯示的，電容陣列可用各種構成實施。一種變型是使用更多(或更少)群組的電容-例如，6位元的信號可用於選擇0與65單位之間的電容值。單一電容陣列可用於所有字線(或位元線)，或者如另一範例，可使用多重陣列，每一者可用於字線(或位元線)的子集。電容陣列可用二元選擇信號來控制，如第四A圖所示，或者其可以使用溫度計編碼的控制信號。
請即重新參考第四A圖，通常，在任何給定時間將「停用」一或多個電容群組402(例如，不構成電壓協助)。但是，因為停用的電容 維持耦接於升壓節點401，然而其增加負載且可能減低電容陣列400的性能(例如，因為在升壓節點401上會增加充電時間)。
因此，第四B圖例示第四A圖的電容陣列400的替代實施，其包括切換元件412(例如，FET電晶體)耦接於每一電容404與升壓節點401之間。在其他具體實施例中，單一切換元件412耦接於每一電容群組402與升壓節點401之間。不管具體的配置，切換元件係操作來將所選的電容404與升壓節點斷連，以減低電容性負載。斷連的電容因此在升壓命令週期期間不被充電與放電，這可以潛在地改良性能優於非切換式的陣列。雖然未例示，但藉由從升壓解碼邏輯408提供的額外信號可控制該切換。
第四A與四B圖的電容陣列的使用可允許電壓升壓位準在操作期間基於廣範圍的因子而動態改變。可根據下述來調整升壓位準：(1)靜態隨機存取記憶體陣列或存取靜態隨機存取記憶體陣列的電路之電源狀態；(2)溫度；(3)所執行的特定操作，例如，讀取相對於寫入；(4)所量測的供應電壓；及/或(5)所存取的單元的位址。不管(5)，可使用任何間隔尺寸的位準，範圍從列與行的群組下至個別單元。
位址型的變型可根據觀察到的靜態隨機存取記憶體裝置的性能，如同透過測試或其他方法獲得的。在某些具體實施例中，靜態隨機存取記憶體陣列可構成測試靜態隨機存取記憶體單元的操作(例如，透過內建的自我測試(BIST,Built-In Self Test)機構)，以決定要提供的電壓協助的數量。測試可用各種間隔時間例如在裝置啟動時發生，以回應於特定操作狀況(例如，超過預定臨界值的操作溫度、供應電壓的改變及/或操作模式等等)。測試結果可用各種方式(例如，查找表、內容可定址記憶體(CAM,Content-Addressable Memory)等等)儲存，以供稍後用來控制升壓位準。
第五圖顯示用於回應於位址及/或其他狀況而動態產生特定升壓位準的機構的示意範例，以升壓內容可定址記憶體(CAM)500的形式。位址信號502與指定位址以外之狀況/參數的信號504係提供至內容可定址記憶體作為輸入。升壓內容可定址記憶體500儲存升壓位準且提供查找表，查找表把特定輸入值與其組合相關連於升壓位準，升壓位準係輸出作為信號506，其編碼了要使用的特定升壓位準。參考第四A與四B圖， 升壓位準信號506可應用作為至升壓解碼邏輯408的輸入409，以選擇升壓電容值的位準。在一實施中，除非與升壓內容可定址記憶體中的項目有匹配，否則升壓內容可定址記憶體500透過信號506輸出升壓的預設位準，在此情況，透過信號506輸出升壓的指定非預設位準。
升壓內容可定址記憶體500中的位址關連可為任何間隔大小的位準。可指定升壓位準用於個別的列與行，或用於列與行的群組。在最通常的實例中，可指定特定升壓位準用於個別的單元。在其他狀況(電源狀態、溫度、供應電壓、讀取相對於寫入等等)可使用類似的彈性與指定性。內容可定址記憶體中的項目在設計階段或操作期間可填滿(例如，透過測試)。內容可定址記憶體可配置成使得較多的具體匹配權力高於較少的具體匹配。例如，一內容可定址記憶體項目可指定要施加至四列群組的升壓，而第二項目可指定要施加至四列之一列的升壓。利用這兩個項目，三個列將接收到分派給四列群組的升壓，而該其餘列則接收其個別升壓。
本揭示案的態樣已經藉由範例且參考上面列舉的例示具體實施例來敘述。在一或多個具體實施例中可實質上相同的組件係同等地識別且利用最少的重覆來敘述。但是，將注意到，同等地識別的元件也可某種程度上不同。本敘述的所附申請專利範圍唯一地界定本說明書所主張的技術內容。申請專利範圍不限於下面提出的範例結構或數值範圍，也不限於解決本說明書提出的問題或本領域目前狀態的缺點之實施。
位址型靜態隨機存取記憶體存取協助
如同先前解釋的，可使用各種存取協助(亦即，電壓升壓)，以改良靜態隨機存取記憶體儲存單元(亦即，位元)的讀取與寫入可靠度，而不需仰賴改變電晶體尺寸。不同種類的電壓升壓的範例包括位元線電壓升壓、字線電壓升壓、與供應電壓(VDD)升壓。在一具體實施例中，位元線電壓升壓與供應電壓升壓可在寫入操作期間啟用，且在讀取操作期間停用，以避免在讀取操作期間的非所欲側部效應。在一具體實施例中，字線電壓升壓可在讀取操作期間或在寫入操作期間使用。
在一具體實施例中，編碼資料之低差異值的位元線(亦即，負位元線)係藉由將負位元線的電壓降低至提供至儲存單元的低電壓供應 位準(例如，VSS，通常為接地)以下而升壓，以執行存取協助。在一具體實施例中，編碼資料之高差異值的位元線(亦即，正位元線)係藉由將正位元線的電壓增加至提供至儲存單元的高電壓供應位準(例如，VDD)以上而升壓，以執行存取協助。在一具體實施例中，VDD電壓升壓(亦即，VDD崩潰)將行供應電壓從高供應電壓(VDD)減少至低於高供應電壓的崩潰電壓位準，以執行存取協助。在一具體實施例中，讀取操作的字線電壓升壓減少(亦即，向下驅動)對應於讀取操作存取的儲存單元之字線的電壓位準，以執行存取協助。相反地，寫入操作的字線電壓升壓增加(亦即，超出驅動)對應於寫入操作存取的儲存單元之字線的電壓位準，以執行存取協助。
第六圖例示根據一具體實施例之用於執行位址型記憶體存取協助之方法600的流程圖。在步驟605，接收用於一記憶體存取的一位址。在下面敘述的背景中，記憶體存取操作可為讀取操作或寫入操作。該位址對應於要存取的儲存單元記憶體陣列中的至少一儲存單元。在步驟610，根據該位址，決定存取協助係啟用，來用於對應於該位址之至少一儲存單元。在步驟615，施加該存取協助至該至少一儲存單元，以執行該記憶體存取。除了位址之外，存取協助也可根據非位址狀況而啟用或停用，非位址狀況包括下述的一或多個：(1)靜態隨機存取記憶體陣列或構成存取隨機存取記憶體陣列的電路之電源狀態，(2)操作狀況(例如，量測的溫度、量測的供應電壓、操作頻率、或縮放的供應電壓)，及(3)所執行的特定操作的類型(例如，讀取或寫入)。在某些具體實施例中，供應電壓位準可縮放至一或多個預定的電壓位準，以減少電力消耗，或增加來改良處理性能。
如先前的解釋，當根據位址而啟用或停用存取協助時，可使用任何間隔尺寸的位準。例如，針對該位址所指定的個別儲存單元、一或多列的儲存單元、一或多行的儲存單元，或者針對對應於該位址的至少一部分之任何其他群組的儲存單元，啟用存取協助。
根據使用者的需求，現將提出更多例示資訊，關於前述技術可或可不實施的各種選擇性的架構與特徵。應特別注意到，下面資訊係提出來針對例示的目的，且不應理解為任何方式的限制。任何下面的特徵可 選擇性地併入或不排除其他描述的特徵。
第七A圖例示根據一具體實施例之第一B圖的儲存單元電路106，該儲存單元電路耦接於可編程的存取協助單元700。可編程的存取協助單元700包括第三A圖的位元線升壓子電路300、第二A圖的字線升壓子電路200、第五圖的升壓內容可定址記憶體(CAM)500、與供應電壓崩潰子電路720。升壓內容可定址記憶體500接收用於一記憶體存取的位址與非位址狀況504，且產生輸出至位元線升壓子電路300、字線升壓子電路200、與供應電壓崩潰子電路720的一或多個存取協助控制信號，以選擇性施加由位元線升壓子電路300、字線升壓子電路200、與供應電壓崩潰子電路720所執行的各種存取協助。每一種存取協助與不同種存取協助的組合是存取協助的變型，可由可編程的存取協助單元700提供。
如同第七A圖所示，透過供應電壓崩潰子電路720中的拉升電晶體731而將電晶體132與136的源極耦接至VDD，而不是將電晶體132與136的源極直接耦接至VDD。在一具體實施例中，藉由升壓該負位元線702b且使得用於被寫入的儲存單元之行供應電壓722崩潰，可達成寫入操作的存取協助。藉由將行供應電壓722從高供應電壓(VDD)減低至低於高供應電壓之崩潰電壓位準，可編程的存取協助單元700可構成使在寫入操作期間提供至儲存單元電路106的行供應電壓722崩潰。使行供應電壓722崩潰可減低提供至儲存單元電路106的拉升電晶體132與136的電壓位準。
升壓該負位元線702a可增加導通電晶體142的閘極-源極電壓(Vgs)，且節點138被拉低，低於在位元線702a處提供(未升壓的)低供應電壓。拉升電晶體136上的源極閘極電壓(Vsg)增加，藉此強化拉升電晶體136與導通電晶體142。電壓崩潰會降低行供應電壓722且減小拉升電晶體132上的Vsg，藉此弱化拉升電晶體132。注意到，單獨使用高供應電壓崩潰也會降低拉升電晶體136的強度(這是不想要的)，且將節點140拉升將更困難。但是，結合了負位元線升壓與高供應電壓崩潰會抵消拉升電晶體136的強度降低。
在另一範例中，位元線702b在低電壓位準=VSS，位元線 702a在高電壓位準=VDD，且儲存單元電路106保持節點138在低電壓位準且節點140在高電壓位準時的相反值。可編程的存取協助單元700可構成在寫入操作期間升壓該負位元線702b且使行供應電壓722崩潰。升壓該位元線702b會增加導通電晶體144的Vgs，這將拉低節點140，低於在負位元線702b處提供(未升壓的)低供應電壓(例如，VSS)。拉升電晶體132上的Vsg增加，藉此強化拉升電晶體132與導通電晶體144。電壓崩潰會降低行供應電壓722且降低拉升電晶體136上的Vsg，藉此弱化拉升電晶體136。注意到，單獨使用高供應電壓崩潰也會降低拉升電晶體132的強度(這是不想要的)，且將節點138拉升將更困難。但是，結合了負位元線升壓與高供應電壓崩潰會抵消拉升電晶體132的強度降低。
當電壓崩潰係啟用來用於儲存單元電路106時，(p型金氧半導體)PMOS電晶體731被升壓內容可定址記憶體500停用，使得行供應電壓722浮接。注意，因為行供應電壓722事先拉升至高供應電壓，浮接的行供應電壓722是在高電壓位準。當電壓崩潰係未啟用時，行供應電壓722由PMOS電晶體731拉升至高供應電壓。為了完成寫入操作，儲存單元電路106中的拉升電晶體136必須將低內部節點140拉高(假設升壓的位元線702b為高且升壓的位元線702a為低)。使得拉升電晶體136可以將節點140拉高，在字線704無效(亦即，關閉)之前，行供應電壓722必須恢復至高供應電壓位準。為了保持拉升電晶體136為強，當高供應電壓(例如，VDD)恢復至行供應電壓722時，負位元線702a應該仍為升壓。
雖然第七A圖只顯示單一儲存單元電路106，但多重儲存單元電路106可配置在具有兩或多個列的陣列中。根據一位址，每一列個別啟用，且字線704啟用以執行讀取與寫入操作。陣列型的儲存單元電路106可組織成一或多個行，其中該位址的一部分可用於在不同行之間選擇，以用於讀取與寫入操作。行供應電壓722係為行供應電壓崩潰子電路720提供至靜態隨機存取記憶體陣列的一行中的儲存單元電路106之行供應電壓。位元線升壓子電路300可在靜態隨機存取記憶體陣列的兩或多個行之間共用。可編程的存取協助單元700也可用於沒有行交錯時，或者可在靜態隨機存取記憶體陣列的多於二行之間共用。在一具體實施例中，存取協 助的每一變型都可施加至個別儲存單元或至儲存單元的子集，以執行記憶體存取。
可編程的存取協助單元700可增加在記憶體存取期間用於時序關鍵路徑的延遲及/或閘極數量，因為升壓內容可定址記憶體500係針對每一記憶體存取而讀取，以產生存取協助控制信號。在一具體實施例中，可編程的存取協助單元700係管線化，以匹配靜態隨機存取記憶體的位址解碼的潛時。在另一具體實施例中，升壓內容可定址記憶體500的讀取係在記憶體存取操作的預充電階段期間發生，且在字線及/或位元線耦接於儲存單元時的階段期間，施加該存取協助的施加，以讀取或寫入對應於該位址的儲存單元。在一具體實施例中，升壓內容可定址記憶體500並非針對每一記憶體存取而讀取，且使用理論的或學習的方案來決定是否施加存取協助來用於特定存取。例如，如果位址中所存取的上一位址就緊接在目前位址之前或之後，則指定給上一位址的相同的存取協助係施加至對應於該目前位址的儲存單元。
升壓內容可定址記憶體500可構成儲存一或多個存取協助映射，以根據位址502及/或非位址狀況504產生存取協助信號。存取協助映射指示記憶體陣列的位址，該等位址對應於有啟用該存取協助變型(亦即，位元線電壓升壓、字線電壓升壓、與供應電壓崩潰的一或多者的任何組合)的儲存單元。對應於一位址之一或多個儲存單元的特定存取協助變型可由位元遮罩(bitmask)指定。
針對任何特定類型的存取協助，存取協助映射也可指定存取協助的位準。例如，針對不同的儲存單元，可指定電壓升壓的不同位準或強度。對應於一位址之一或多個儲存單元的存取協助變型的特定位準也可由位元遮罩指定。不同的存取協助映射或存取協助映射的多個部分可用於不同的非位址狀況，例如存取操作。例如，第一存取協助映射可用於讀取操作，且第二存取協助映射可用於寫入操作。
對應於一位址的某些儲存單元不會要求存取協助，而一或多個儲存單元會要求存取協助映射所指定之存取協助的不同變型。當對應於一位址的某些儲存單元都沒有要求存取協助時，該位址不儲存於存取協助 映射中。因此，隨著要求存取協助的儲存單元的數量增加，存取協助映射中的項目的數量會增加。如果存取協助僅針對要求存取協助的個別儲存單元而施加，則能量消耗可以減少，相較於針對陣列中的所有儲存單元都施加存取協助而言。
但是，藉由施加存取協助至對應於一位址的一部分或多個位址的一範圍之陣列中的儲存單元的子集，即使如果該子集中的所有儲存單元並未都要求存取協助，也可以減少能量消耗。子集的範例包括(但不限於)一記憶體陣列的一列中的儲存單元與NxM儲存單元的子區塊，其中N與M為大於或等於一的整數。在一具體實施例中，針對子集中的每一儲存單元而指定存取協助變型。施加存取協助至對應於一位址的儲存單元的子集會有好處是升壓內容可定址記憶體500中的存取協助映射的項目的數量可以減少，因為位址的間隔尺寸減小。使用儲存單元子集可允許利用存取協助映射的單一項目將記憶體陣列的任意尺寸區域定址。這對於將失效的儲存單元定址會是有用的，失效的儲存單元在空間上關連於記憶體陣列的實體佈局。
或者，存取協助映射可僅指定「最壞情況」的存取協助，以用於對應於一位址的儲存單元的子集。在一具體實施例中，最壞情況的存取協助係用於該子集(存取協助為了其而啟用)的所有儲存單元之存取協助的不同變型的組合。施加存取協助至儲存單元的子集會有好處是升壓內容可定址記憶體500中的存取協助映射的尺寸可以減少，因為位址的間隔尺寸減小，且存取協助的單一變型係指定來用於多個儲存單元，而非針對對應於該位址的每一別儲存單元都指定存取協助的一變型。另外，位址的間隔尺寸可以動態改變，使得子集中的儲存單元的數量可以減少或增加，藉此分別增加或減少消耗來執行存取協助的能量。
當非位址狀況504與位址502一起提供時，存取協助映射所指定的存取協助變型可以根據非位址狀況504來修改。具體地，升壓內容可定址記憶體500或可編程的存取協助單元700可構成根據非位址狀況504而增加或減少電壓升壓的位準。或者，可針對每一非位址狀況504產生不同的存取協助映射。在一具體實施例中，升壓內容可定址記憶體500可用 三元內容可定址記憶體(TCAM，Ternary Content Addressable Memory)結構實施。藉由將使用不同的存取協助變體之記憶體陣列中的子集或每一儲存單元的功能特性化，來產生存取協助映射。在一具體實施例中，藉由將使用不同的存取協助變型與不同的非位址狀況504之記憶體陣列中的每一可定址的位置的功能特性化，來產生存取協助映射。
第七B圖例示根據一具體實施例之用於產生執行位址型記憶體存取協助的一或多個協助映射之方法750的流程圖。雖然方法750係敘述於由處理器所執行的程式的背景中，方法750也可由自訂的電路或由自訂的電路與程式的組合來執行。在步驟755，在停用存取協助時存取記憶體陣列的每一位址，使得在讀取及/或寫入操作期間沒有施加存取協助。在步驟757，產生失效映射，其指定失效的儲存單元。失效映射儲存在存取協助映射中或在另一記憶體中。對應於讀取與寫入未失效的儲存單元的位址則不需要任何存取協助變型，且不需要儲存在失效映射中或在存取協助映射中。
在步驟760，在啟用存取協助變型時存取失效的儲存單元的位址(根據失效映射)，以產生存取協助變型的存取協助映射。在停用存取協助時傳送的位址則未在步驟760期間存取。啟用的存取協助變型可為可編程的存取協助單元700所支援的存取協助的任何組合。在步驟765，識別傳送的儲存單元，且傳送的儲存單元的指示係儲存，以產生在步驟760所施加之存取協助變型的存取協助映射。在步驟770，決定是否存取協助的另一變型由可編程的存取協助單元700所支援。如果有支援存取協助的另一變型，則對應在步驟757所儲存之失效映射的失效位址應藉由返回至步驟760，來針對存取協助的另一變型而特性化。
否則，在步驟775，決定是否任何失效的儲存單元並未針對存取協助的至少一變型而傳送。換句話說，並沒有存取協助的變型可以讓儲存單元可靠地被存取(亦即，傳送)，且該儲存單元視為失效。如果至少一失效的儲存單元存在，則在步驟780，在前進至步驟785之前，利用冗餘的儲存單元來取代失效的儲存單元。冗餘的儲存單元應在步驟755與760期間被存取，以特性化該等冗餘的儲存單元。如果可以，用於取代失效的 儲存單元之該等冗餘的單元應該在沒有存取協助之下可以作用。但是，需要某種存取協助變體之取代的多餘單元可用於取代失效的儲存單元。當取代發生時，因此應更新存取協助映射。
在步驟775，如果沒有失效的儲存單元，則在步驟785，決定是否另一操作狀況存在。當另一操作狀況存在(例如，不同的操作電壓、溫度等等)時，該等儲存單元存取可針對跨所有不同存取協助變型的不同操作狀況之每一者而特性化，以產生額外的存取協助映射。可針對特定操作狀況的不同範圍，產生存取協助映射。例如，在記憶體陣列啟動時的操作電壓範圍中選擇兩或多個不連續的電壓位準，且針對每一範圍產生個別的存取協助映射。隨著操作電壓變低，晶片上的監測電路可以量測操作電壓，且選擇要用的存取協助映射來存取記憶體。並非儲存多個存取協助映射，而是可以產生兩個存取協助映射，一用於量測的電壓範圍的高端，且一用於量測的電壓範圍的低端。同樣地，針對不同的量測溫度值或範圍，也可產生個別的存取協助映射。
一或多個存取協助映射中指定的存取協助變體可針對一或多個不同的操作狀況來修改(例如，根據操作狀況而增加或減少預定數量)，，而不是針對每一操作狀況或操作狀況範圍產生一存取協助映射。如同第七B圖所示，如果在步驟785存在不同的操作狀況，則在步驟790，改變該操作狀況，且程序重覆，在步驟755開始。
實施來儲存一或多個存取協助映射的結構可為揮發性的，使得包括升壓內容可定址記憶體500的靜態隨機存取記憶體的部分或靜態隨機存取記憶體每次電力下降之後，重新產生存取協助映射。在一具體實施例中，可維持讀取每一存取協助映射期間的使用週期的計數，且當該計數大於存取協助映射的預定值時，可使用第七B圖所示的方法750重新產生存取協助映射。在另一具體實施例中，實施來儲存一或多個存取協助映射的結構為非揮發性的，且在經過一段時間之後，可重新產生存取協助映射，因為靜態隨機存取記憶體的作動會隨時間改變，亦即，隨著靜態隨機存取記憶體老化。非位址狀況504也可包括老化因子，其對應於一或多個時間期間，使得施加的特定存取協助可根據靜態隨機存取記憶體的老化而調整。
第八A圖例示根據一具體實施例之用於執行位址型記憶體存取協助之方法800的流程圖。雖然方法800係敘述於由處理器所執行的程式的背景中，方法800也可由自訂的電路或由自訂的電路與程式的組合來執行。在步驟805，可編程的存取協助單元700接收用於一記憶體存取的一位址。在步驟806，可編程的存取協助單元700接收與該位址相關的非位址狀況。在步驟810，可編程的存取協助單元700決定是否根據該位址與非位址狀況，啟用有關記憶體存取的存取協助。
在步驟815，可編程的存取協助單元700產生存取協助控制信號施加至該記憶體陣列，以執行存取。存取協助控制信號可構成針對一或多個儲存單元而停用存取協助，及/或施加一或多個儲存單元(針對其而啟用存取協助)的存取協助變化。
可編程的存取協助單元700可構成分配記憶體陣列中的記憶體，以使用作為快取或暫存檔。當一分配所要求的記憶體數量小於記憶體陣列的總容量時，可編程的存取協助單元700可根據一或多個存取協助映射來分配記憶體陣列的一部分，以滿足該分配。該分配可根據工作量而動態改變，且可編程的存取協助單元700可根據一或多個存取協助映射來改變記憶體陣列的該分配，以增加或減少該分配。具體地，藉由最少化有啟用存取協助之儲存單元的數量，可編程的存取協助單元700可分配記憶體的部分，以減少用於該分配的能量消耗。
另外，當記憶體分配減少時，對應於存取協助映射的每一位址之儲存單元的子集可減小尺寸，以提供更多特定的存取協助控制給分配的記憶體。例如，假設儲存單元的每一子集包括8個儲存單元，且針對每一子集指定一存取協助變型，如果分配的尺寸減小1/8，則可針對每一別的儲存單元指定一存取協助變型，而非針對8個儲存單元的每一子集。
第八B圖例示根據一具體實施例之用於使用協助映射來分配記憶體之方法825的流程圖。在步驟830，可編程的存取協助單元700接收記憶體分配要求。在步驟835，可編程的存取協助單元700決定是否使用停用存取協助的儲存單元可以調節分配的尺寸。如果可以，則在步驟845，可編程的存取協助單元700更新一分配映射，以指定未要求存取協助的儲 存單元群組，以滿足該分配要求。
否則，在步驟840，可編程的存取協助單元700根據已經針對記憶體陣列產生的一或多個存取協助映射，選擇儲存單元的分配。該分配係選擇來把分配的記憶體所需的存取協助最少化。在步驟845，可編程的存取協助單元700之後更新該分配映射來指定選擇的儲存單元，以滿足該分配要求。
使用位址型存取協助或位址與非位址型存取協助的組合可以減少讀取與寫入記憶體中的特定位置所消耗的能量，相較於使用存取協助來讀取及/或寫入記憶體中的所有位置。藉由選擇未要求存取協助或將所需的存取協助最少化的儲存單元，產生的存取協助映射也可在記憶體分配期間用於減少所消耗的能量。
第九圖說明可實施各種先前具體實施例的各種架構及/或功能性之示範系統900。具體地，可編程的存取協助單元700所實施之位址型協助技術可用於一或多個記憶體或仰賴靜態隨機存取記憶體儲存電路的暫存器元件。如所示，提供的系統900包括至少一中央處理器901，其連接至通訊匯流排902。通訊匯流排902可使用任何合適的通訊協定來實施，例如PCI(週邊組件互連)、PCI-Express、AGP(加速圖形連接埠)、HyperTransport或任何其他匯流排或點對點通訊協定。系統900也包括主記憶體904。控制邏輯(軟體)及資料都儲存在主記憶體904內，此記憶體可採用隨機存取記憶體(RAM，Random Access Memory)。
系統900也包括輸入裝置912、一圖形處理器906以及一顯示器908，即是一傳統CRT(陰極射線管)、LCD(液晶顯示器)、LED(發光二極體)、電漿顯示器等等。使用者輸入可從輸入裝置912接收，例如鍵盤、滑鼠、觸控板、麥克風等等。在一具體實施例中，圖形處理器906可包括複數個著色器(Shader)模組及一光柵化(Rasterization)模組等等。每一前述模組都適合在單一半導體平台上形成圖形處理單元(GPU，Graphics Processing Unit)。
在本說明當中，單一半導體平台可稱為單體半導體式積體電路或晶片。應該注意，術語「單一半導體平台」也表示多晶片模組，其具 備提高的連線性來模擬晶片上運算，並且運用傳統中央處理單元(CPU，Central Processing Unit)和匯流排做大幅改善。當然，依照使用者的意願，各種模組也可分開或與在半導體平的各種組合內。
系統900也包括輔助儲存裝置910。輔助儲存裝置910包括例如：硬碟機及/或可移除式儲存裝置，像是軟碟機、磁帶機、光碟機、數位多功能光碟(DVD)機、記錄裝置、萬用序列匯流排(USB)快閃記憶體。可移除式儲存裝置用已知的方式讀寫可移除式儲存單元。
電腦程式(或電腦控制邏輯)可儲存在主記憶體904及/或輔助儲存裝置910內，這種電腦程式在執行時可讓系統900執行各種功能。主記憶體904、輔助儲存裝置910及/或任何其他儲存裝置都可為電腦可讀取媒體的範例。
在一具體實施例中，各種附圖的架構以及/或功能性都可在由中央處理器901、圖形處理器906、積體電路(未顯示，可具有至少部分中央處理器901和圖形處理器906的能力)、晶片組(即是設計來執行相關功能的積體電路群組)以及/或其他任何積體電路所構成結構內實施。
然而，各種附圖的架構及/或功能性都可在一般電腦系統、電路板系統、娛樂專用遊戲控制台系統、應用專屬系統及/或其他任何所要系統的環境內實施。例如：系統900可為桌上型電腦、膝上型電腦、伺服器、工作站、遊戲主機、嵌入式系統及/或其他任何邏輯形式。然而，系統900可採用各種其他裝置的形式，包括但不受限於個人數位助理(PDA)裝置、行動電話裝置、電視等等。
進一步，雖然未顯示，系統900可連結至網路(例如通訊網路、區域網路(LAN，Local Area Network)、無線網路、廣域網路(WAN，Wide Area Network)，像是網際網路、點對點網路、有線電視網路等等)用來通訊。
雖然上面已經說明各種具體實施例，必須了解，其僅藉由範例來呈現，並非限制。因此，較佳具體實施例之廣度及範疇並不侷限於上述任何示範性具體實施例，而應僅根據以下的申請專利範圍及其等效內容來定義。

Claims (20)

  1. 一種方法，包括：接收一用於記憶體存取的位址；根據該位址，決定是否啟用存取協助用於對應該位址之一記憶體陣列的至少一儲存單元；及施加該存取協助至該至少一儲存單元，以執行該記憶體存取。
  2. 如申請專利範圍第1項之方法，其中該存取協助包括位元線電壓升壓、字線電壓升壓、與供應電壓升壓之至少一者。
  3. 如申請專利範圍第2項之方法，其中該存取協助指定電壓升壓的一位準。
  4. 如申請專利範圍第1項之方法，其中施加該存取協助包括：施加一第一存取協助變型至該至少一儲存單元的一第一儲存單元；及同時地施加一第二存取協助變型至該至少一儲存單元的一第二儲存單元。
  5. 如申請專利範圍第1項之方法，更包括接收一非位址狀況，且決定是否根據該非位址狀況而啟用該存取協助。
  6. 如申請專利範圍第5項之方法，其中該非位址狀況包括一測量的溫度、一測量的供應電壓、一工作頻率、老化因子、與一縮放的供應電壓之一或多者。
  7. 如申請專利範圍第5項之方法，其中該非位址狀況包括一讀取操作或一寫入操作之一或多者。
  8. 如申請專利範圍第5項之方法，更包括根據該非位址狀況而修改該存取協助。
  9. 如申請專利範圍第1項之方法，更包括產生一存取協助映射，其指定啟用該存取協助的該至少一儲存單元。
  10. 如申請專利範圍第9項之方法，其中產生該存取協助映射包括：存取該儲存單元陣列，其中該存取協助係停用；識別該記憶體陣列的失效儲存單元； 存取該儲存單元陣列的該等失效儲存單元，其中該存取協助係啟用；在該存取協助映射中指出當該存取協助係啟用時傳送的該等失效儲存單元。
  11. 如申請專利範圍第9項之方法，其中該存取協助映射指定要施加給該至少一儲存單元的該存取協助的一變型。
  12. 如申請專利範圍第9項之方法，其中該存取協助映射指定用於對應該位址的一第一儲存單元之該存取協助的一第一變型，且指定用於對應該位址的一第二儲存單元之該存取協助的一第二變型。
  13. 如申請專利範圍第9項之方法，更包括根據該存取協助映射，分配該記憶體陣列的一部分。
  14. 如申請專利範圍第1項之方法，更包括：產生一第一存取協助映射，其指定一第一儲存單元，針對該第一儲存單元，啟用有關一第一操作狀況的該存取協助；及產生一第二存取協助映射，其指定一第二儲存單元，針對該第二儲存單元，啟用有關一第二操作狀況的該存取協助。
  15. 如申請專利範圍第1項之方法，更包括：產生一第一存取協助映射，其指定一第一儲存單元，針對該第一儲存單元，啟用有關一操作狀況的該存取協助的一第一變型；及產生一第二存取協助映射，其指定一第二儲存單元，針對該第二儲存單元，啟用有關該操作狀況的該存取協助的一第二變型。
  16. 如申請專利範圍第1項之方法，更包括利用一冗餘的儲存單元來取代一失效的儲存單元。
  17. 一種積體電路，包括：一儲存單元的記憶體陣列；及一存取協助電路，其耦接儲存單元的該記憶體陣列且構成：接收一用於記憶體存取的位址；根據該位址，決定是否針對對應該位址之記憶體陣列的至少一儲存單元啟用存取協助；及 施加該存取協助至該至少一儲存單元，以執行該記憶體存取。
  18. 如申請專利範圍第17項之積體電路，其中該存取協助包括位元線電壓升壓、字線電壓升壓、與供應電壓升壓之至少一者。
  19. 如申請專利範圍第18項之積體電路，其中該存取協助指定電壓升壓的一位準。
  20. 如申請專利範圍第17項之積體電路，其中該存取協助電路更構成接收一非位址狀況，且決定是否根據該非位址狀況而啟用該存取協助。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI587300B (zh) * 2015-02-06 2017-06-11 円星科技股份有限公司 Sram模組與sram模組之寫入控制方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460776B2 (en) 2013-01-23 2016-10-04 Nvidia Corporation SRAM voltage assist
US10650882B2 (en) * 2014-10-15 2020-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory with a supplementary driver circuit and method of controlling the same
US9431097B2 (en) * 2014-12-22 2016-08-30 Qualcomm Incorporated Volatile/non-volatile SRAM device
CN110310690B (zh) * 2015-02-12 2022-12-09 円星科技股份有限公司 Sram模块与sram模块的写入控制方法
US10026456B2 (en) * 2015-02-23 2018-07-17 Qualcomm Incorporated Bitline positive boost write-assist circuits for memory bit cells employing a P-type Field-Effect transistor (PFET) write port(s), and related systems and methods
US9947406B2 (en) 2015-02-23 2018-04-17 Qualcomm Incorporated Dynamic tag compare circuits employing P-type field-effect transistor (PFET)-dominant evaluation circuits for reduced evaluation time, and related systems and methods
US9741452B2 (en) 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US10163490B2 (en) * 2015-02-23 2018-12-25 Qualcomm Incorporated P-type field-effect transistor (PFET)-based sense amplifiers for reading PFET pass-gate memory bit cells, and related memory systems and methods
US9548104B1 (en) * 2015-06-30 2017-01-17 International Business Machines Corporation Boost control to improve SRAM write operation
CN106409330B (zh) * 2015-07-31 2019-06-25 展讯通信（上海）有限公司 高电源电压下抑制位线负电压的电路及方法
US10269418B2 (en) 2015-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Write assist circuit of memory device
US9508420B1 (en) * 2016-01-28 2016-11-29 Globalfoundries Inc Voltage-aware adaptive static random access memory (SRAM) write assist circuit
US9940992B2 (en) * 2016-03-30 2018-04-10 Qualcomm Incorporated Leakage-aware activation control of a delayed keeper circuit for a dynamic read operation in a memory bit cell
CN107301878B (zh) * 2016-04-14 2020-09-25 成都海存艾匹科技有限公司 多位元三维一次编程存储器
US10199092B2 (en) * 2016-06-21 2019-02-05 Arm Limited Boost circuit for memory
US10403384B2 (en) 2016-06-22 2019-09-03 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US9940999B2 (en) 2016-06-22 2018-04-10 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US9672898B1 (en) * 2016-08-15 2017-06-06 Samsung Electronics Co., Ltd. Read column select negative boost driver circuit, system, and method
US10140224B2 (en) 2016-10-20 2018-11-27 Qualcomm Incorporated Noise immune data path scheme for multi-bank memory architecture
US9934846B1 (en) 2017-03-01 2018-04-03 Nxp Usa, Inc. Memory circuit and method for increased write margin
US9940996B1 (en) * 2017-03-01 2018-04-10 Nxp Usa, Inc. Memory circuit having increased write margin and method therefor
US10163493B2 (en) 2017-05-08 2018-12-25 International Business Machines Corporation SRAM margin recovery during burn-in
KR102177549B1 (ko) * 2019-01-23 2020-11-11 연세대학교 산학협력단 멀티스텝 워드라인 기반의 정적 메모리 장치 및 그 제어 방법
US10756693B1 (en) * 2019-10-08 2020-08-25 Nanya Technology Corporation Integrated circuit device
US11238923B2 (en) * 2019-10-18 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
CN112116937B (zh) * 2020-09-25 2023-02-03 安徽大学 一种在存储器中实现乘法和或逻辑运算的sram电路结构
CN113314174B (zh) * 2021-05-06 2023-02-03 安徽大学 一种用于sram阵列的列移位多位乘法二进制分解运算的电路结构
US20230069890A1 (en) * 2021-09-03 2023-03-09 Advanced Micro Devices, Inc. Processing device and method of sharing storage between cache memory, local data storage and register files
US11972793B2 (en) 2021-09-15 2024-04-30 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits
US11568904B1 (en) 2021-10-15 2023-01-31 Qualcomm Incorporated Memory with positively boosted write multiplexer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260199A (ja) * 1999-03-04 2000-09-22 Nec Corp 半導体記憶装置
JP5454884B2 (ja) * 2009-02-17 2014-03-26 セイコーエプソン株式会社 電気泳動表示部の駆動装置、電気泳動装置、電子機器、及び電気泳動表示部の駆動方法
US8164964B2 (en) * 2009-09-16 2012-04-24 Arm Limited Boosting voltage levels applied to an access control line when accessing storage cells in a memory
US8493812B2 (en) 2010-10-28 2013-07-23 International Business Machines Corporation Boost circuit for generating an adjustable boost voltage
US8363453B2 (en) 2010-12-03 2013-01-29 International Business Machines Corporation Static random access memory (SRAM) write assist circuit with leakage suppression and level control

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI587300B (zh) * 2015-02-06 2017-06-11 円星科技股份有限公司 Sram模組與sram模組之寫入控制方法
US9870817B2 (en) 2015-02-06 2018-01-16 M31 Technology Corporation SRAM module and writing control method thereof
US10074418B2 (en) 2015-02-06 2018-09-11 M31 Technology Corporation SRAM module and writing control method thereof

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