JP2000260199A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000260199A
JP2000260199A JP11057576A JP5757699A JP2000260199A JP 2000260199 A JP2000260199 A JP 2000260199A JP 11057576 A JP11057576 A JP 11057576A JP 5757699 A JP5757699 A JP 5757699A JP 2000260199 A JP2000260199 A JP 2000260199A
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row
signal
redundant
test
wiring
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Hiroaki Hashimoto
洋明 橋本
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Original Assignee
NEC Corp
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Abstract

(57)【要約】 【課題】 チップ面積を増加させることなく、バーンイ
ンテスト時に複数のワード線に昇圧電圧を印可でき、よ
り短時間に多数を同時にバーンインテスト可能とし、バ
ーンインテストに必要な時間を短縮させ、製造における
バーンインテストの処理効率を向上させることが可能な
半導体記憶装置を提供する。 【解決手段】 ノア回路220〜22mは、各々冗長ワード選
択信号RD0〜RDm,冗長ワード選択信号RW0〜RWm,テスト信
号T4の少なくとも1つが「H」レベルの場合、「L」レベ
ルの信号WD0を出力する。オア回路25は、m入力の論理和
回路であり、冗長ワード選択信号RD1〜RDmの内1つでも
「H」レベルとなった場合、ワード線選択禁止信号RDEが
例えば「H」レベルで行デコーダ3へ出力される。テスト
信号T4が「H」レベルとなったバーンインテストの場合
にも、冗長行選択回路2は、ワード線選択禁止信号RDEが
「L」レベルとなり、冗長セルとノーマルセルとは一括
して選択され、バーンインテストが同時に行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルと冗長
メモリセルとのバーンインテストを行う場合に用いられ
るテスト回路を有する半導体記憶装置に係わるものであ
る。
【０００２】
【従来の技術】通常、製造された半導体記憶装置の初期
不良を除去するため、高温状態で半導体記憶装置に高電
圧（以下ストレスとする）が印加されて、半導体記憶装
置の加速試験が行われる。上述した高温状態で半導体記
憶装置にストレスを掛けて、初期不良を除去するテスト
がバーンインテストである。
【０００３】従来、バーンインテスト時に、半導体記憶
装置をバーンインテストモードに設定し、プレデコーダ
を直接制御することにより、多数のメモリセルのワード
線を一括選択してストレスを与える。すなわち、全ての
メモリセルに所定時間以上のストレスを与えるために
は、全ワード線を順次選択または一括選択して、加速試
験時間を短縮するようにしている。
【０００４】例えば、図６に示す従来例１の半導体記憶
装置では、冗長回路の活性化を行なった後、使用される
全てのワード線を順次選択し、バーンインテストを行っ
ている。この動作を図６を用いて、以下に簡単に説明す
る。アドレスバッファ６１は、外部からアドレス信号Ａ
ＲＤＳが供給され、このアドレス信号を内部アドレス信
号ＡＤとして内部の各回路、すなわち行冗長選択回路６
３，行デコーダ６４及び列デコーダ６５へ出力する。
【０００５】行デコーダ６４は、内部アドレス信号ＡＤ
をデコードして、ワード線の１つを選択するワード線選
択信号ＷＤをノーマルメモリセル領域６７の対応するメ
モリセルへ出力する。
【０００６】また、行デコーダ６４は、行冗長選択回路
６３から出力される制御信号ＲＤＥが、例えば「Ｈ」レ
ベルで入力されるとワード線選択信号ＷＤの出力を行わ
ない。すなわち、行デコーダ６４は、アドレス信号ＡＤ
ＲＳに対応するワード線に接続されたメモリセルに不良
があり、行冗長選択回路６３が動作し、制御信号ＲＤＥ
が「Ｈ」レベルで入力されることにより、ノーマルメモ
リセル領域６７の選択を行わない。
【０００７】列デコーダ６５は、内部アドレス信号ＡＤ
をデコードして、ビット線の１つを選択する列選択信号
ＣＳＬを列セレクタ６８へ出力する。ノーマルメモリセ
ル領域６７は、通常のアドレッシングが行われるメモリ
セルの形成されている領域である。また、ノーマルメモ
リセル領域６７は、「Ｈ」レベルとなったワード線選択
信号ＷＤにより複数のメモリセルが活性化され、複数の
記憶情報ＭＤが読み出される。
【０００８】列セレクタ６８は、列選択信号ＣＳＬによ
り、複数の記憶情報ＭＤの１つが選択され、読み出しの
時に読み出しデータとしてデータＤＴを入出力バッファ
６９の所定のビットへ出力し、書き込みの時に書き込み
データとしてデータＤＴを入出力バッファ６９の所定の
ビットから入力する。
【０００９】入出力バッファ６９は、読み出しの時にデ
ータＤＴを増幅し、出力信号としてデータ端子ＤＡＴＡ
へ出力し、書き込みの時にデータＤＴを入力信号として
データ端子ＤＡＴＡから入力し、増幅して列セレクト６
８へ出力する。テストモード設定回路６２は、入力端子
ＴＥＳＴを介して外部から入力される制御信号に基づ
き、行冗長選択回路６３へテスト信号Ｔ１を出力する。
【００１０】行冗長選択回路６３は、内部アドレス信号
ＡＤに基づき、行冗長セル領域６６の冗長セルのワード
線の１つを選択する。図７を用いて行冗長選択回路６３
の説明を行う。行冗長選択回路６３は、行冗長アドレス
設定回路７０1〜行冗長アドレス設定回路７０m及び行冗
長テストデコーダ７２とで構成され、行冗長セル領域６
６における冗長ワード線の選択を行う。
【００１１】行冗長アドレス設定回路７０0〜行冗長ア
ドレス設定回路７０mには、ノーマルメモリセル領域６
７における、不良メモリセルが接続されたワード線のア
ドレスが記憶されている。また、行冗長アドレス設定回
路７０0〜行冗長アドレス設定回路７０mは、それぞれ記
憶されたアドレスが入力されると、インバータ７１0〜
インバータ７１mを介して、各々冗長ワード選択信号Ｒ
Ｄ0〜冗長ワード選択信号ＲＤmを出力する。インバータ
７１0〜インバータ７１mは入力される信号の極性を反転
して出力する。
【００１２】行冗長テストデコーダ７２は、テスト信号
Ｔ１が入力された場合に活性化され、内部アドレス信号
に基づき、冗長ワード選択信号ＲＷ0〜冗長ワード選択
信号ＲＷmを出力する。ノア回路７３0は、２入力の否定
的論理和回路であり、冗長ワード選択信号ＲＤ0または
冗長ワード選択信号ＲＷ0の少なくともいずれか一方が
「Ｈ」レベルの場合に、「Ｌ」レベルの信号ＷＤ0を出
力する。
【００１３】また、同様に、ノア回路７３1〜ノア回路
７３mは、２入力の否定的論理和回路であり、それぞれ
冗長ワード選択信号ＲＤ0〜冗長ワード選択信号ＲＤmま
たは冗長ワード選択信号ＲＷ1〜冗長ワード選択信号Ｒ
Ｗmの少なくともいずれか一方が「Ｈ」レベルの場合
に、各々「Ｌ」レベルの信号ＷＤ1，……，信号ＷＤmを
出力する。
【００１４】インバータ７４0〜インバータ７４mは、入
力される信号ＷＤ0，……，信号ＷＤmの極性を各々反転
させ、バーンインテスト時に「Ｈ」レベルの電圧を昇圧
電圧ＶＢへ変換させ、各々冗長ワード線選択信号ＲＷＤ
0〜冗長ワード線選択信号ＲＷＤmを出力する。
【００１５】ナンド回路７５は、ｍ入力の否定的論理積
回路であり、冗長ワード選択信号ＲＷ0〜冗長ワード選
択信号ＲＷmの内１つでも「Ｌ」レベルとなった場合、
ワード線選択禁止信号ＲＤＥが例えば「Ｈ」レベルで行
デコーダ６４へ出力される。すなわち、冗長行選択回路
６３は、冗長ワード線選択信号ＲＷＤ0〜冗長ワード線
選択信号ＲＷＤmのいずれかが「Ｈ」レベルとなった場
合、ワード線選択禁止信号ＲＤＥが「Ｈ」レベルとな
り、行デコーダ６４の活性化を禁止し、ノーマルメモリ
セル領域６７のワード線の選択操作を行わせない。
【００１６】次に、図８を参照して行冗長アドレス設定
回路７０0（行冗長アドレス設定回路７０1〜行冗長アド
レス設定回路７０m）の説明を行う。図８は、行冗長ア
ドレス設定回路７０0の構成を示すブロック図である。
この図において、ＭＭはｐチャンネルＭＯＳ（金属酸化
膜半導体）トランジスタであり、制御信号ＰＳによりオ
ン／オフ制御される。また、ｐチャンネルＭＯＳトラン
ジスタＭＭは、内部アドレス信号ＡＤが入力される以前
に、「Ｌ」レベルの制御信号ＰＳにより配線ＤＴ１０の
プリチャージを行う。
【００１７】例えば、アドレスバッファ６１に入力され
るアドレス信号ＡＤＲＳは、アドレス信号Ａ0〜アドレ
ス信号Ａn（nは整数）であるとする。このとき、アドレ
スバッファ６１は、入力されるアドレス信号Ａ0〜アド
レス信号Ａnを、各々内部アドレス信号ＡＤ0,ＡＤ0Ｂ〜
内部アドレス信号ＡＤn,ＡＤnＢとして出力する。
【００１８】ｎチャンネルＭＯＳトランジスタＭ0は、
ソースが接地されており、ドレインがヒューズ抵抗Ｈ0
を介して配線ＤＴ１０へ接続されている。また、ｎチャ
ンネルＭＯＳトランジスタＭ0は、ゲートへ内部アドレ
ス信号ＡＤ0が入力されており、内部アドレス信号ＡＤ0
が「Ｈ」レベルの場合にオン状態となり、ヒューズ抵抗
Ｈ0を介して配線ＤＴ１０をディスチャージする。
【００１９】ｎチャンネルＭＯＳトランジスタＭ0Ｂ
は、ソースが接地されており、ドレインがヒューズ抵抗
Ｈ0Ｂを介して配線ＤＴ１０へ接続されている。また、
ｎチャンネルＭＯＳトランジスタＭ0Ｂは、ゲートへ内
部アドレス信号ＡＤ0Ｂが入力されており、内部アドレ
ス信号ＡＤ0Ｂが「Ｈ」レベルの場合にオン状態とな
り、ヒューズ抵抗Ｈ0Ｂを介して配線ＤＴ１０をディス
チャージする。
【００２０】同様に、ｎチャンネルＭＯＳトランジスタ
Ｍ１〜ｎチャンネルＭＯＳトランジスタＭnは、それぞ
れソースが接地されており、各々ドレインがヒューズ抵
抗Ｈ1〜ヒューズ抵抗Ｈnを介して配線ＤＴ１０へ接続さ
れている。また、ｎチャンネルＭＯＳトランジスタＭ1
〜ｎチャンネルＭＯＳトランジスタＭnは、それぞれゲ
ートへ内部アドレス信号ＡＤ1〜内部アドレス信号ＡＤn
が入力されており、各々内部アドレス信号ＡＤ1，…
…，内部アドレス信号ＡＤnが「Ｈ」レベルの場合にオ
ン状態となり、ヒューズ抵抗Ｈ1〜ヒューズ抵抗Ｈnを介
して配線ＤＴ１０をディスチャージする。
【００２１】同様に、ｎチャンネルＭＯＳトランジスタ
Ｍ1Ｂ〜ｎチャンネルＭＯＳトランジスタＭnＢは、ソー
スが接地されており、各々ドレインがヒューズ抵抗Ｈ1
Ｂ〜ヒューズ抵抗ＨnＢを介して配線ＤＴ１０へ接続さ
れている。また、ｎチャンネルＭＯＳトランジスタＭ1
Ｂ〜ｎチャンネルＭＯＳトランジスタＭnＢは、それぞ
れゲートへ内部アドレス信号ＡＤ1Ｂ〜内部アドレス信
号ＡＤnＢが入力されており、各々内部アドレス信号Ａ
Ｄ1Ｂ，……，内部アドレス信号ＡＤnＢが「Ｈ」レベル
の場合にオン状態となり、ヒューズ抵抗Ｈ1Ｂ〜ヒュー
ズ抵抗ＨnＢを介して配線ＤＴ１０をディスチャージす
る。
【００２２】ここで、ノーマルメモリセル領域６７にお
ける不良セルのあるワード線のアドレスを記憶させるた
め、ヒューズ抵抗Ｈ1〜ヒューズ抵抗Ｈn及びヒューズ抵
抗Ｈ1Ｂ〜ヒューズ抵抗ＨnＢは、内部アドレス信号ＡＤ
の極性を逆にした値に相当する箇所が切断される。
【００２３】例えば、内部アドレス信号ＡＤ0，内部ア
ドレス信号ＡＤ0Ｂ，内部アドレス信号ＡＤ１，内部ア
ドレス信号ＡＤ1Ｂの値が、それぞれ「Ｈ」，「Ｌ」，
「Ｌ」，「Ｈ」とすると、切断されるヒューズ抵抗は、
ヒューズ抵抗Ｈ0Ｂ及びヒューズ抵抗Ｈ1である。このよ
うに、行冗長アドレス設定回路７０0は、内部アドレス
信号ＡＤの極性を逆にした値に相当する箇所のヒューズ
抵抗を切断することにより、ノーマルメモリセル領域６
７の不良セルのあるワード線のアドレスを記憶する。
【００２４】さらに、行冗長アドレス設定回路７０0
は、自分の記憶しているノーマルメモリセル領域６７の
不良セルのあるワード線のアドレスデータが入力された
場合に、ディスチャージ・パスが無くなるので、ＤＨ１
０が「Ｈ」レベルとなり、インバータ８０を介して
「Ｌ」レベルの出力を出す。
【００２５】次に、図９を参照して行冗長テストデコー
ダ７２の説明を行う。図９は、行冗長テストデコーダ７
２の構成を示すブロック図である。ここで、例えば、行
冗長テストデコーダ７２の選択する行冗長セル領域６６
（図６）のワード線を４本とする。すなわち、「ｍ＝
４」として、行冗長テストデコーダ７２の説明を行う。
【００２６】この図において、８２及び８３は、インバ
ータであり、それぞれ入力される内部アドレス信号ＡＤ
0及び内部アドレス信号ＡＤ1の逆の極性の信号を出力す
る。８４〜８７は、３入力のアンド回路であり、入力さ
れる信号の論理積の演算を行う。例えば、アンド回路８
７は、テスト信号Ｔ１が「Ｈ」レベルであり、かつ内部
アドレス信号ＡＤ０及び内部アドレス信号ＡＤ１が
「Ｈ」レベルであるとき、冗長ワード線選択信号ＲＷ0
が「Ｈ」レベルで出力される。
【００２７】すなわち、行冗長テストデコーダ７２は、
テスト信号Ｔ１により活性化し、行冗長アドレス設定回
路７０0〜行冗長アドレス設定回路７０ｍの設定とは無
関係に、行冗長セルのワード線を活性化させ、行冗長セ
ル領域６６のメモリセルの動作テストを行うために用い
られる。
【００２８】上述したような回路動作により、バーンイ
ンテスト動作時に外部から供給されるアドレス信号ＡＤ
ＲＳに基づき、所定のワード線が選択され、このワード
線に接続されるメモリセルに昇圧電圧ＶＢが印加され
る。
【００２９】このとき、不良メモリセルが接続されてい
ないワード線のアドレス信号ＡＤＲＳが入力された場
合、ノーマルメモリセル領域６７におけるワード線が選
択され、このワード線に接続されるメモリセルに昇圧電
圧ＶＢが印加される。一方、不良メモリセルが接続され
ているワード線のアドレス信号ＡＤＲＳが入力された場
合、ノーマルメモリセル領域６７におけるワード線が禁
止され、行冗長セル領域６６の冗長ワード線が選択さ
れ、この冗長ワード線に接続されるメモリセルに昇圧電
圧ＶＢが印加される。
【００３０】また、従来例２として、バーンインテスト
の時間を短縮するために、ノーマルメモリセル領域にお
ける複数のワード線に、一括して昇圧電圧を印加する方
法が知られている（特開平９年第６３２７３号）。
【００３１】さらに、従来例３として、バーンインテス
ト時に、ノーマルメモリセル領域における複数のワード
線を選択するのに加え、複数の冗長ワード線を選択する
方法が知られている（特開平９年第４５０９７号）。図
１０に示す様に、バーンインテスト時に、選択されない
冗長ワード線に対応する配線ＤＴ１０が、「Ｌ」レベル
にディスチャージされないように、従来例１の行冗長ア
ドレス設定回路７０0〜行冗長アドレス設定回路７０m
（図８）の配線ＤＴ１００と電源との間にｐチャンネル
ＭＯＳトランジスタＭ１００が介挿されている。
【００３２】このｐチャンネルＭＯＳトランジスタＭ１
００は、ゲートにインバータ８１を介してバーンインテ
ストを示すテスト信号Ｔ４が入力されているので、テス
ト信号Ｔ４が「Ｈ」レベルでパーインテスト状態となっ
たとき、オン状態となる。
【００３３】すなわち、バーンインテスト時に、ｎチャ
ンネルＭＯＳトランジスタＭ1〜ｎチャンネルＭＯＳト
ランジスタＭn及びｎチャンネルＭＯＳトランジスタＭ1
Ｂ〜ｎチャンネルＭＯＳトランジスタＭnＢの何れかが
オン状態となり、ヒューズ抵抗を介して配線ＤＴ１００
をディスチャージされるのを防止するために、ｐチャン
ネルＭＯＳトランジスタＭ１００をオン状態とさせ、配
線ＤＴ１００の電圧の低下を防ぐ。
【００３４】このため、ｐチャンネルＭＯＳトランジス
タＭ１００は、ｎチャンネルＭＯＳトランジスタＭ1〜
ｎチャンネルＭＯＳトランジスタＭn及びｎチャンネル
ＭＯＳトランジスタＭ1Ｂ〜ｎチャンネルＭＯＳトラン
ジスタＭnＢがすべてオン状態となり、ヒューズ抵抗を
介して電流が流れても、配線ＤＴ１００の電圧を維持で
きる電流を流せる能力が必要となる。
【００３５】また、さらに、従来例４として、図１１に
示す半導体記憶装置の様に、ロウレコーダ１５８（従来
例１の行デコーダ６４に相当）とは別に、ワード線選択
回路１５１，不良番地記憶回路１５５（ヒューズ抵抗回
路）及び制御回路１５６を設けて、ノーマルメモリセル
のワード線と行冗長メモリセルの冗長ワード線とを一括
選択する構成がある（特願平３第５１５８１８号）。
【００３６】すなわち、バーンインテストモードのと
き、制御回路１５６に入力されるテストモード信号に基
づき、ワード線選択回路１５１が複数のワード線に昇圧
電圧が印加される。また、このとき、リーク電流を低下
させるため、不良番地記憶回路１５５に記憶されている
ワード線には、昇圧電圧が印加されない構成となってい
る。
【００３７】
【発明が解決しようとする課題】しかしながら、上述し
た従来例１〜従来例４には、以下に示す問題点がある。 従来例１の問題点 外部から入力されるアドレス信号ＡＤＲＳを順次変える
だけで、使用されるすべてのメモリセル、すなわちノー
マルメモリセル及び行冗長メモリセルに順次昇圧電圧を
印加できるが、メモリ容量の増加に伴い、バーンインテ
ストに要する時間が大幅に増加し、生産に必要以上の時
間がかかる問題がある。
【００３８】 従来例２の問題点 従来例２には、ノーマルメモリセルのワード線を複数選
択することについては記載されているが、行冗長セルの
冗長ワード線の選択の構成についての記載がない。この
ため、行冗長セルの冗長ワード線を選択すると、従来例
１のワード線選択禁止信号ＲＤＥに相当する信号により
行デコーダの動作が禁止され、ノーマルメモリセルのワ
ード線が選択できなくなる。
【００３９】この結果、従来例２には、従来例１と同様
に、ノーマルメモリセルのワード線と行冗長セルの冗長
ワード線とを同時に選択してバーンインテストが行えな
いため、バーンインテストに時間がかかるという問題が
ある。
【００４０】 従来例３の問題点 従来例３には、ノーマルメモリセルのワード線と行冗長
セルの冗長ワード線とを同時に選択してバーンインテス
トが行えない欠点を解決するため、強制的に冗長ワード
線を選択させるのに、配線ＤＴ１０の電位を「Ｈ」レベ
ルに保つｐチャンネルＭＯＳトランジスタＭ１００が設
けられている。
【００４１】この結果、十分な電流供給能力を持たせる
ため、ｐチャンネルＭＯＳトランジスタＭ１００の形成
面積が大きくなり、チップサイズがの増加するととも
に、余分な電流が多く流れ、消費電流が増加する問題が
ある。また、テスト装置の電流供給能力には限界があ
り、あまり消費電流が増加すると１度にバーンインテス
トが行える半導体記憶装置の数が少ない値に限定されて
しまい、バーンインテストにおいて総量的な時間がかか
るという問題がある。
【００４２】 従来例４の問題点 従来例４には、ノーマルメモリセルの各ワード線毎に、
バーンインテスト時に昇圧電圧を印可するワード線を確
認するための、不良番地を記憶する不良番地記憶回路５
５が必要となり、これらの回路を形成するための領域が
必要となり、チップ面積が増加するという問題がある。
【００４３】本発明はこのような背景の下になされたも
ので、チップ面積を増加させることなく、バーンインテ
スト時に複数のワード線に昇圧電圧を印可でき、より短
時間に多数を同時にバーンインテスト可能とし、バーン
インテストに必要な時間を短縮させ、製造におけるバー
ンインテストの処理効率を向上させることが可能な半導
体記憶装置を提供することにある。
【００４４】
【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、複数の列配線及び複数の行配
線の各交点のそれぞれにメモリセルが配置されたメモリ
セルアレイと、前記メモリセルにおける不良メモリセル
を前記行配線の予め定めたアドレス単位で交換するため
の行冗長セルアレイと、前記アドレスが入力されたと
き、前記メモリセルアレイの前記メモリセルの接続され
た行配線を選択する行配線選択手段と、前記アドレスが
入力されたとき、前記メモリセルアレイの前記メモリセ
ルの接続された列配線を選択する列配線選択手段と、前
記メモリセルにおける不良メモリセルの接続された行配
線のアドレスを示す不良行配線アドレスを記憶する不良
行配線アドレス記憶手段と、前記不良行配線アドレスに
基づき行冗長セルアレイの所定の冗長行配線を選択する
とともに、行配線選択手段の動作を禁止させる禁止信号
を出力する冗長行配線選択手段とを具備し、前記冗長行
配線選択手段が、外部から入力される制御信号に基づ
き、前記禁止信号を出力せずに前記行冗長セルにおける
冗長行配線の全てを一括選択することを特徴とする。
【００４５】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記冗長行配線選択手段が、前
記制御信号が半導体記憶装置のテスト状態を示すとき、
前記禁止信号を出力せずに前記行冗長セルにおける行配
線の全てを一括選択することを特徴とする。
【００４６】請求項３記載の発明は、請求項１または請
求項２記載の半導体記憶装置において、前記冗長行配線
選択手段が、前記制御信号がバーンインテスト状態を示
すとき、前記禁止信号を出力せずに、入力されるアドレ
ス信号に関係なく前記行冗長セルにおける行配線の全て
を一括選択し、前記制御信号が行冗長セルアレイのテス
ト状態を示すとき、入力されるアドレスの示す冗長行配
線を選択し、前記制御信号が通常の動作状態を示すと
き、前記不良行配線アドレスに基づき前記冗長行配線を
選択するとともに、前記行配線選択手段の動作を禁止さ
せる禁止信号を出力することを特徴とする。
【００４７】請求項４記載の発明は、請求項１ないし請
求項３いずれかに記載の半導体記憶装置において、前記
冗長行配線選択手段がバーンインテスト状態を示す前記
制御信号と、前記行冗長セルにおける行配線の出力との
論理演算結果を、最終的な行配線とし、前記制御信号が
バーンインテスト状態を示すレベルとなった場合に全て
の行配線を一括選択することを特徴とする。
【００４８】請求項５記載の発明は、請求項１ないし請
求項４いずれかに記載の半導体記憶装置において、前記
冗長行配線選択手段がバーンインテスト状態を示す前記
制御信号と、前記禁止信号との論理演算結果を、最終的
な禁止信号とし、前記制御信号がバーンインテスト状態
を示すレベルとなった場合に、この禁止信号の出力を行
わないことを特徴とする。
【００４９】請求項６記載の発明は、半導体記憶装置に
おいて、行配線を選択する行配線選択手段と、冗長行配
線を選択する冗長行配線選択手段と、第１動作モード時
に、冗長行配線選択手段が冗長行を選択したとき、行配
線選択手段を無効とする信号を出力する行配線選択無効
化手段（２５）とを具備し、第２動作モード時に、複数
の行配線と複数の冗長行配線とを同時に選択できるよう
にしたことを特徴とする。
【００５０】請求項７記載の発明は、請求項６記載の半
導体記憶装置において、行冗長テストデコーダ（７２）
と、行冗長アドレス設定手段（７０）とを有し、行冗長
テストデコーダ（７２）又は行冗長アドレス設定手段
（７０）のいずれかの出力に基づき冗長行を選択し、行
冗長テストデコーダ（７２）の出力に基づき行配線選択
手段を無効とする信号を出力するようにしたことを特徴
とする。
【００５１】請求項８記載の発明は、半導体記憶装置に
おいて、行配線を選択する行配線選択手段と、冗長行配
線を選択する冗長行配線選択手段と、第１動作モード時
に、冗長行配線選択手段が冗長行を選択したとき、行配
線選択手段を無効とする信号を出力する行配線選択無効
化手段（５１）と、第２動作モード時に、冗長行配線選
択手段が冗長行を選択したとき、行配線選択手段を無効
とする信号の出力を禁止する手段（５３）とを有するこ
とを特徴とする。
【００５２】
【発明の実施の形態】以下、本発明の実施形態の説明を
行う。 ＜第１の実施形態＞以下、図面を参照して本発明の実施
形態について説明する。図１は本発明の一実施形態によ
る半導体記憶装置の構成を示すブロック図である。図１
における構成において、従来例１で説明した構成と同一
のものには、従来例１の構成と同一の符号を付し、詳細
な説明を省略する。
【００５３】この図において、１はアドレスバッファで
あり、外部からアドレス信号ＡＲＤＳが供給され、この
アドレス信号を内部アドレス信号ＡＤとして内部の各回
路、すなわち行冗長選択回路２，行デコーダ３及び列デ
コーダ４へ出力する。
【００５４】３は行デコーダであり、内部アドレス信号
ＡＤの１部をデコードして、ワード線の１つを選択する
ワード線選択信号ＷＤを、ノーマルメモリセル領域６の
対応するメモリセルへ出力する。
【００５５】ノーマルメモリセル領域６は、通常のアド
レッシングが行われるメモリセルの形成されている領域
である。また、ノーマルメモリセル領域６は、「Ｈ」レ
ベルとなったワード線選択信号ＷＤにより複数のメモリ
セルが活性化され、複数の記憶情報ＭＤが列セレクタへ
読み出される。
【００５６】また、行デコーダ３は、行冗長選択回路２
から出力される制御信号ＲＤＥが、例えば「Ｈ」レベル
で入力された場合、ノーマルメモリセル領域６に対して
ワード線選択信号ＷＤの出力を行わない。すなわち、行
デコーダ３は、アドレス信号ＡＤＲＳに対応するワード
線に接続されたメモリセルに不良があり、行冗長選択回
路２が動作し、制御信号ＲＤＥが「Ｈ」レベルで入力さ
れることにより、ノーマルメモリセル領域６の選択を行
わない。
【００５７】列デコーダ４は、内部アドレス信号ＡＤの
行デコーダ３のデコードした以外のアドレスデータをデ
コードして、内部アドレス信号ＡＤの示すビット線（列
配線）の１つを選択する列選択信号ＣＳＬを列セレクタ
７へ出力する。
【００５８】列セレクタ７は、列選択信号ＣＳＬによ
り、ノーマルメモリセル領域６からの複数の記憶情報Ｍ
Ｄの１つが選択され、読み出しの時に読み出しデータと
してデータＤＴを入出力バッファ８の所定のビットへ出
力する。また、列セレクタ７は、書き込みの時に書き込
みデータとしてデータＤＴを入出力バッファ８の所定の
ビットから入力する。
【００５９】上述したように、列セレクタ７は、列選択
信号ＣＳＬに基づきノーマルメモリセル領域６における
内部アドレス信号ＡＤの示すビット線（列配線）を選択
する。このビット線と先に説明したワード線選択信号Ｗ
Ｄとの交差した点のメモリセルが選択され、このメモリ
セルに記憶されているデータＤＴが入出力バッファ８か
ら出力される。
【００６０】入出力バッファ８は、読み出しの時にデー
タＤＴを増幅し、出力信号としてデータ端子ＤＡＴＡへ
出力し、書き込みの時にデータＤＴを入力信号としてデ
ータ端子ＤＡＴＡから入力し、増幅して列セレクタ７へ
出力する。
【００６１】テストモード設定回路９は、入力端子ＴＥ
ＳＴを介して図示しない外部のテスタ等から入力される
制御信号に基づき、行冗長選択回路２へテスト信号Ｔ１
及びテスト信号Ｔ４を出力し、行デコーダ３へテスト信
号Ｔ２を出力する。ここで、テスト信号Ｔ１及びテスト
信号Ｔ４は、行冗長セル領域５のメモリセルのテストに
使用される信号であり、テスト信号Ｔ２はノーマルメモ
リセル領域６のメモリセルのテストに使用される。
【００６２】例えば、バーンインテストモードなどで、
テスト信号Ｔ２が「Ｈ」レベルのとき、公知の技術によ
り、ノーマルメモリセル領域６内の全て、または一部の
ワード線が一括選択され、多数のメモリセルに同時にス
トレスが印加される。
【００６３】行冗長選択回路２は、内部アドレス信号Ａ
Ｄに基づき、行冗長セル領域５の冗長セルのワード線の
１つを選択する。また、行冗長選択回路２は、入力され
るテスト信号Ｔ１及びテスト信号Ｔ４に基づき、バーン
インテストモード，通常動作モードにおける動作モード
の切り替えを行う。
【００６４】ここで、図２を用いて行冗長選択回路２の
説明を行う。行冗長選択回路２は、行冗長アドレス設定
回路７０1〜行冗長アドレス設定回路７０m及び行冗長テ
ストデコーダ７２とで構成され、行冗長セル領域５にお
ける冗長ワード線の選択を行う。図２における構成にお
いて、従来例１で説明した構成と同一のものには、従来
例１の構成と同一の符号を付し、詳細な説明を省略す
る。
【００６５】行冗長アドレス設定回路７０0〜行冗長ア
ドレス設定回路７０m（図８）には、ノーマルメモリセ
ル領域６７における、不良メモリセルが接続されたワー
ド線のアドレスが記憶されている。また、行冗長アドレ
ス設定回路７０0〜行冗長アドレス設定回路７０mは、そ
れぞれ記憶されたアドレスが入力されると、インバータ
７１0〜インバータ７１mを介して、各々冗長ワード選択
信号ＲＤ0〜冗長ワード選択信号ＲＤmを出力する。イン
バータ７１0〜インバータ７１mは入力される信号の極性
を反転して出力する。
【００６６】行冗長テストデコーダ７２（図９）は、テ
スト信号Ｔ１が入力された場合に活性化され、内部アド
レス信号ＡＤに基づき、冗長ワード選択信号ＲＷ0〜冗
長ワード選択信号ＲＷmを出力する。ノア回路２２0は、
３入力の否定的論理和回路であり、冗長ワード選択信号
ＲＤ0,冗長ワード選択信号ＲＷ0,テスト信号Ｔ４の少な
くとも１つが「Ｈ」レベルの場合に、「Ｌ」レベルの信
号ＷＤ0を出力する。
【００６７】また、同様に、ノア回路２２1〜ノア回路
２２mは、３入力の否定的論理和回路であり、それぞれ
冗長ワード選択信号ＲＤ1〜冗長ワード選択信号ＲＤm,
冗長ワード選択信号ＲＷ1〜冗長ワード選択信号ＲＷm,
テスト信号Ｔ４の少なくとも１つが「Ｈ」レベルの場合
に、各々「Ｌ」レベルの信号ＷＤ1，……，信号ＷＤmを
出力する。
【００６８】インバータ７４0〜インバータ７４mは、入
力される信号ＷＤ0，……，信号ＷＤmの極性を各々反転
させ、バーンインテスト時に「Ｈ」レベルの電圧を昇圧
電圧ＶＢへ変換させ、各々冗長ワード線選択信号ＲＷＤ
0〜冗長ワード線選択信号ＲＷＤmを出力する。
【００６９】オア回路２５は、ｍ入力の論理和回路であ
り、冗長ワード選択信号ＲＤ1〜冗長ワード選択信号Ｒ
Ｄmの内１つでも「Ｈ」レベルとなった場合、ワード線
選択禁止信号ＲＤＥが例えば「Ｈ」レベルで行デコーダ
３へ出力される。すなわち、冗長行選択回路２は、冗長
ワード線選択信号ＲＷＤ0〜冗長ワード線選択信号ＲＷ
Ｄmのいずれかが「Ｈ」レベルとなった場合、ワード線
選択禁止信号ＲＤＥが「Ｈ」レベルとなり、行デコーダ
３の活性化を禁止し、ノーマルメモリセル領域６のワー
ド線の選択操作を行わせない。
【００７０】次に、図１，図２，図８および図９を参照
し、上述した一実施形態の動作例を説明する。例えば、
テスト信号Ｔ１，テスト信号Ｔ２及びテスト信号Ｔ４が
「Ｌ」レベルで入力された場合の、通常動作のモードの
動作を説明する。
【００７１】このとき、行冗長テストデコーダ７２は、
内部のアンド回路８４〜アンド回路８７の所定の入力端
子に「Ｌ」レベルのテスト信号Ｔ１が入力され、非活性
となる。この結果、冗長ワード線選択信号ＲＷＤ0〜冗
長ワード線選択信号ＲＷＤmは、行冗長テストデコーダ
７２に入力される内部アドレス信号ＡＤによらずに
「Ｌ」レベルとなる。
【００７２】一方、行冗長アドレス設定回路７０0〜行
冗長アドレス設定回路７０mは、記憶された不良メモリ
セルに対応するワード線選択信号ＷＤのアドレスと、同
一の内部アドレス信号ＡＤが入力された場合、例えば行
冗長アドレス設定回路７０0に記憶されている内部アド
レス信号ＡＤが入力された場合、冗長ワード線選択信号
ＲＤ0が「Ｈ」レベルとなる。
【００７３】そして、行冗長選択回路２は、冗長ワード
線選択信号ＲＤ0が「Ｈ」レベルとなることにより、オ
ア回路２５の出力、すなわちワード線選択禁止信号ＲＤ
Ｅを「Ｈ」レベルで出力する。この結果、行デコーダ３
は、ワード線選択禁止信号ＲＤＥにより不活性とされ
る。これにより、行デコーダ３は、不良メモリセルに対
応するワード線選択信号ＷＤの出力を行わない。
【００７４】従って、ノーマルメモリセル領域６におけ
る不良メモリセルが接続されているワード線選択信号Ｗ
Ｄのメモリセルの記憶情報ＭＤではなく、行冗長セル領
域５における冗長メモリセル領域５に対して記憶情報Ｍ
Ｄのアクセスが行われる。この結果、内部アドレス信号
ＡＤに基づき、行冗長セル領域５の冗長ワード線選択信
号ＲＷＤ（冗長ワード線選択信号ＲＷＤ0〜冗長ワード
線選択信号ＲＷＤm）が順次選択され、例えば読み出し
状態であれば、対応するメモリセルの記憶情報ＭＤが列
セレクタへビット線を介し読み出される。
【００７５】また、行冗長アドレス設定回路７０0〜行
冗長アドレス設定回路７０mは、記憶された不良メモリ
セルに対応するワード線選択信号ＷＤのアドレスと、入
力された内部アドレス信号ＡＤとが同一でない場合、冗
長ワード線選択信号ＲＤ0〜冗長ワード線選択信号ＲＤm
が全て「Ｌ」レベルとなる。
【００７６】このため、行冗長選択回路２は、ワード線
選択禁止信号ＲＤＥを「Ｌ」レベルで出力する。これに
より、行デコーダ３は活性化され、内部アドレス信号Ａ
Ｄに基づき、ノーマルメモリセル領域６のワード線選択
信号ＷＤが順次選択され、例えば読み出し状態であれ
ば、対応するメモリセルの記憶情報ＭＤが列セレクタへ
ビット線を介し読み出される。
【００７７】そして、列デコーダ４は、内部アドレス信
号ＡＤの出力する列選択信号ＣＳＬに基づき、記憶情報
ＭＤから対応するビット線を選択し、データＤＴを入出
力バッファ８を介して端子ＤＡＴＡへ出力する。
【００７８】次に、テスト信号Ｔ１が「Ｌ」レベルで、
テスト信号Ｔ２及びテスト信号Ｔ４が「Ｈ」レベルで入
力された場合の、バーンインテストのモードの動作を説
明する。このとき、テスト信号Ｔ４が「Ｈ」レベルのた
め、ノア回路２２0〜ノア回路２２mの所定の端子が
「Ｈ」レベルとなり、ノア回路２２0〜ノア回路２２mの
出力信号、すなわち冗長ワード線選択信号ＷＤ0〜冗長
ワード線選択信号ＷＤmは、全て「Ｌ」レベルとなる。
【００７９】また、行冗長テストデコーダ７２は、テス
ト信号Ｔ１が「Ｌ」レベルのため、非活性であり、冗長
ワード線選択信号ＲＷ0〜冗長ワード線選択信号ＲＷmを
全て「Ｌ」レベルで出力する。
【００８０】これにより、インバータ７４0〜インバー
タ７４mは、それぞれ昇圧電圧ＶＢの冗長ワード線選択
信号ＲＷＤ0〜冗長ワード線選択信号ＲＷＤmを出力す
る。この結果、テスト信号Ｔ４が「Ｈ」レベルで入力さ
れることにより、行冗長セル領域５の全てのメモリセル
に一括してストレス試験を行うことが可能となる。
【００８１】また、行冗長テストデコーダ７２は、テス
ト信号Ｔ１が「Ｌ」レベルのため、非活性であり、冗長
ワード線選択信号ＲＷ0〜冗長ワード線選択信号ＲＷmを
全て「Ｌ」レベルで出力する。
【００８２】このとき、行冗長選択回路２は、テスト信
号Ｔ４が「Ｈ」レベルで入力されている場合でも、ワー
ド線選択禁止信号ＲＤＥは、行冗長テストデコーダ７２
の出力に基づいて、「Ｈ」レベルとされない。このた
め、テスト信号Ｔ２が「Ｈ」レベルとなった場合、行デ
コーダ３は、テスト信号Ｔ２が「Ｈ」レベルで入力され
ることにより、一括または内部アドレス信号ＡＤの示す
ブロック単位で、ノーマルメモリセル領域６のワード線
選択信号ＷＤに昇圧電圧ＶＢを与える。
【００８３】この結果、本発明の第１の実施形態の半導
体記憶装置は、行冗長セル領域５の冗長ワード選択信号
ＲＤＷと、ノーマルメモリセル領域６のワード線選択信
号ＷＤとに、同時に昇圧電圧ＶＢを印加してバーンイン
テストを行うことが可能となる。
【００８４】次に、テスト信号Ｔ１が「Ｈ」レベルで、
テスト信号Ｔ２及びテスト信号Ｔ４が「Ｌ」レベルで入
力された場合の、行冗長セル領域５のメモリセルの良否
テストのモードの動作を説明する。このテストは、個々
の行冗長セル領域５のメモリセルが正常に読み書き可能
か否かを、ウェハ段階でテストして、行冗長セルが不良
のメモリセルを有するノーマルセルに置き換え可能か否
かの判定を行う。このとき、不良と判定された行冗長セ
ルは、テスタ内に記憶され、前記置き換えには利用され
ない。
【００８５】テスト信号が「Ｈ」レベルのため、行冗長
テストデコーダ７２が活性化され、内部アドレス信号Ａ
Ｄに基づき、冗長ワード線選択信号ＲＷ0〜冗長ワード
線選択信号ＲＷmが順次選択され、例えば読み出し状態
であれば、対応するメモリセルの記憶情報ＭＤが列セレ
クタへ読み出される。
【００８６】そして、列デコーダ４は、内部アドレス信
号ＡＤの出力する列選択信号ＣＳＬに基づき、記憶情報
ＭＤから対応するビット線を選択し、データＤＴを入出
力バッファ８を介して端子ＤＡＴＡへ出力する。
【００８７】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。以下に、本発明
の他の実施形態について説明する。
【００８８】＜第２の実施形態＞第１の実施形態の図１
における行冗長回路２を、図３に示す行冗長回路３０に
変更した第２の実施形態の説明を行う。図３における行
冗長回路３０の構成において、第１の実施形態で説明し
た行冗長回路２（図２）の構成と同一のものには、第１
の実施形態の構成と同一の符号を付し、詳細な説明を省
略する。
【００８９】第１の実施形態と同様に、図１の行冗長選
択回路３０は、内部アドレス信号ＡＤに基づき、行冗長
セル領域５の冗長セルのワード線の１つを選択する。ま
た、行冗長選択回路２は、入力されるテスト信号Ｔ１及
びテスト信号Ｔ４に基づき、バーンインテストモード，
通常動作モードにおける動作モードの切り替えを行う。
【００９０】ここで、図３を用いて行冗長選択回路３０
の説明を行う。行冗長選択回路３０は、行冗長アドレス
設定回路７０1〜行冗長アドレス設定回路７０m及び行冗
長テストデコーダ３１とで構成され、行冗長セル領域５
における冗長ワード線の選択を行う。図３における構成
において、第１の実施形態で説明した構成と同一のもの
には、第１の実施形態の構成と同一の符号を付し、詳細
な説明を省略する。
【００９１】行冗長アドレス設定回路７０0〜行冗長ア
ドレス設定回路７０m（図８）には、ノーマルメモリセ
ル領域６７における、不良メモリセルが接続されたワー
ド線のアドレスが記憶されている。また、行冗長アドレ
ス設定回路７０0〜行冗長アドレス設定回路７０mは、そ
れぞれ記憶されたアドレスが入力されると、インバータ
７１0〜インバータ７１mを介して、各々冗長ワード選択
信号ＲＤ0〜冗長ワード選択信号ＲＤmを出力する。イン
バータ７１0〜インバータ７１mは入力される信号の極性
を反転して出力する。
【００９２】行冗長テストデコーダ３１は、テスト信号
Ｔ１またはテスト信号Ｔ４が入力された場合に活性化さ
れる。テスト信号Ｔ１が入力された場合、行冗長テスト
デコーダ３１は、内部アドレス信号ＡＤに基づき、冗長
ワード選択信号ＲＷ0〜冗長ワード選択信号ＲＷmを出力
する。
【００９３】また、テスト信号Ｔ４が入力された場合、
行冗長テストデコーダ３１は、バーンインテストモード
となり、内部アドレス信号ＡＤの値と無関係に、冗長ワ
ード選択信号ＲＷ0〜冗長ワード選択信号ＲＷmを「Ｈ」
レベルで出力する。
【００９４】ノア回路３２0は、２入力の否定的論理和
回路であり、冗長ワード選択信号ＲＤ0または冗長ワー
ド選択信号ＲＷ0の少なくとも１つが「Ｈ」レベルの場
合に、「Ｌ」レベルの信号ＷＤ0を出力する。
【００９５】また、同様に、ノア回路３２1〜ノア回路
３２mは、２入力の否定的論理和回路であり、それぞれ
冗長ワード選択信号ＲＤ1〜冗長ワード選択信号ＲＤmま
たは冗長ワード選択信号ＲＷ1〜冗長ワード選択信号Ｒ
Ｗmの少なくとも１つが「Ｈ」レベルの場合に、各々
「Ｌ」レベルの信号ＷＤ1，……，信号ＷＤmを出力す
る。
【００９６】インバータ７４0〜インバータ７４mは、入
力される信号ＷＤ0，……，信号ＷＤmの極性を各々反転
させ、バーンインテスト時に「Ｈ」レベルの電圧を昇圧
電圧ＶＢへ変換させ、各々冗長ワード線選択信号ＲＷＤ
0〜冗長ワード線選択信号ＲＷＤmを出力する。
【００９７】オア回路３３は、ｍ入力の論理和回路であ
り、冗長ワード選択信号ＲＤ1〜冗長ワード選択信号Ｒ
Ｄmの内１つでも「Ｈ」レベルとなった場合、ワード線
選択禁止信号ＲＤＥが例えば「Ｈ」レベルで行デコーダ
３へ出力される。すなわち、行冗長選択回路２は、冗長
ワード線選択信号ＲＷＤ0〜冗長ワード線選択信号ＲＷ
Ｄmのいずれかが「Ｈ」レベルとなった場合、ワード線
選択禁止信号ＲＤＥが「Ｈ」レベルとなり、行デコーダ
３の活性化を禁止し、ノーマルメモリセル領域６のワー
ド線の選択操作を行わせない。
【００９８】次に、図４を用いて行冗長テストデコーダ
３１の詳細な説明を行う。図４は、行冗長テストデコー
ダ３１の構成を示すブロック図である。ここで、例え
ば、行冗長テストデコーダ３１の選択する行冗長セル領
域５のワード線を４本とする。すなわち、「ｍ＝４」と
して、行冗長テストデコーダ３１の説明を行う。
【００９９】この図において、８２及び８３は、インバ
ータであり、それぞれ入力される内部アドレス信号ＡＤ
0及び内部アドレス信号ＡＤ1の逆の極性の信号を出力す
る。８４〜８７は３入力のアンド回路であり、入力され
る信号の論理積の演算を行う。４１〜４４は２入力のオ
ア回路であり、入力される信号の論理和の演算を行う。
【０１００】例えば、アンド回路８７は、テスト信号Ｔ
１が「Ｈ」レベルであり、かつ内部アドレス信号ＡＤ０
及び内部アドレス信号ＡＤ１が「Ｈ」レベルであると
き、「Ｈ」レベルの出力信号を出力する。このとき、オ
ア回路４４は、アンド回路８７の出力信号が「Ｈ」レベ
ルであり、テスト信号Ｔ４が「Ｌ」レベルとされている
と、冗長ワード線選択信号ＲＷ0が「Ｈ」レベルとな
る。
【０１０１】すなわち、行冗長テストデコーダ３１は、
テスト信号Ｔ１が「Ｈ」レベルで、テスト信号Ｔ４が
「Ｌ」レベルのとき、行冗長セル領域５のメモリセルの
良否テストのモードとなり、行冗長アドレス設定回路７
０0〜行冗長アドレス設定回路７０ｍの設定とは無関係
に、行冗長セルのワード線を活性化させ、行冗長セル領
域５のメモリセルの動作テストを行うために用いられ
る。
【０１０２】また、テスト信号Ｔ４が「Ｈ」レベルの場
合、テスト信号Ｔ１のレベルによらずにバーンインモー
ドとなり、オア回路４１〜オア回路４４の出力は全て
「Ｈ」レベルとなる。すなわち、バーンインモードの場
合、テスト信号Ｔ４を「Ｈ」レベルとすることで、行冗
長デコーダ３１の出力する冗長ワード線選択信号ＲＷ0
〜冗長ワード線選択信号ＲＷmは、全て「Ｈ」レベルと
なる。
【０１０３】次に、図１、図３および図４を参照し、第
２の実施形態の動作例を説明する。例えば、テスト信号
Ｔ１，テスト信号Ｔ２及びテスト信号Ｔ４が、「Ｌ」レ
ベルで入力された場合の通常動作のモードの動作を説明
する。
【０１０４】このとき、行冗長テストデコーダ３１は、
内部のアンド回路８４〜アンド回路８７の所定の入力端
子に「Ｌ」レベルのテスト信号Ｔ１が入力され、非活性
となる。この結果、冗長ワード線選択信号ＲＷＤ0〜冗
長ワード線選択信号ＲＷＤmは、行冗長テストデコーダ
３１に入力される内部アドレス信号ＡＤによらずに
「Ｌ」レベルとなる。
【０１０５】一方、行冗長アドレス設定回路７０0〜行
冗長アドレス設定回路７０mは、記憶された不良メモリ
セルに対応するワード線選択信号ＷＤのアドレスと、同
一の内部アドレス信号ＡＤが入力された場合、例えば行
冗長アドレス設定回路７０0に記憶されている内部アド
レス信号ＡＤが入力された場合、冗長ワード線選択信号
ＲＤ0が「Ｈ」レベルとなる。
【０１０６】そして、行冗長選択回路３０は、冗長ワー
ド線選択信号ＲＤ0が「Ｈ」レベルとなることにより、
オア回路３３の出力、すなわちワード線選択禁止信号Ｒ
ＤＥを「Ｈ」レベルで出力する。この結果、行デコーダ
３は、ワード線選択禁止信号ＲＤＥにより不活性とされ
る。これにより、行デコーダ３は、不良メモリセルに対
応するワード線選択信号ＷＤの出力を行わない。
【０１０７】従って、ノーマルメモリセル領域６におけ
る不良メモリセルが接続されているワード線選択信号Ｗ
Ｄのメモリセルの記憶情報ＭＤではなく、行冗長セル領
域５における冗長メモリセル領域５に対して記憶情報Ｍ
Ｄのアクセスが行われる。この結果、内部アドレス信号
ＡＤに基づき、行冗長セル領域５の冗長ワード線選択信
号ＲＷＤ（冗長ワード線選択信号ＲＷＤ0〜冗長ワード
線選択信号ＲＷＤm）が順次選択され、例えば読み出し
状態であれば、対応するメモリセルの記憶情報ＭＤが列
セレクタへビット線を介し読み出される。
【０１０８】また、行冗長アドレス設定回路７０0〜行
冗長アドレス設定回路７０mは、記憶された不良メモリ
セルに対応するワード線選択信号ＷＤのアドレスと、入
力された内部アドレス信号ＡＤとが同一でない場合、冗
長ワード線選択信号ＲＤ0〜冗長ワード線選択信号ＲＤm
が全て「Ｌ」レベルとなる。
【０１０９】このため、行冗長選択回路３０は、ワード
線選択禁止信号ＲＤＥを「Ｌ」レベルで出力する。これ
により、行デコーダ３は活性化され、内部アドレス信号
ＡＤに基づき、ノーマルメモリセル領域６のワード線選
択信号ＷＤが順次選択され、例えば読み出し状態であれ
ば、対応するメモリセルの記憶情報ＭＤが列セレクタへ
ビット線を介し読み出される。
【０１１０】そして、列デコーダ４は、内部アドレス信
号ＡＤの出力する列選択信号ＣＳＬに基づき、記憶情報
ＭＤから対応するビット線を選択し、データＤＴを入出
力バッファ８を介して端子ＤＡＴＡへ出力する。
【０１１１】次に、テスト信号Ｔ１が「Ｌ」レベルで、
テスト信号Ｔ２及びテスト信号Ｔ４が「Ｈ」レベルで入
力された場合の、バーンインテストのモードの動作を説
明する。このとき、テスト信号Ｔ４が「Ｈ」レベルのた
め、行冗長テストデコーダ３１におけるオア回路４１〜
オア回路４４の所定の端子が「Ｈ」レベルとなり、オア
回路４１〜オア回路４４の出力信号、すなわち冗長ワー
ド線選択信号ＲＷ0〜冗長ワード線選択信号ＲＷ３は、
全て「Ｌ」レベルとなる。
【０１１２】従って、テスト信号Ｔ４が「Ｈ」レベルの
場合、行冗長テストデコーダ３１の出力する冗長ワード
線選択信号ＲＷ0〜冗長ワード線選択信号ＲＷmは、全て
「Ｈ」レベルで出力される。また、このとき、行冗長テ
ストデコーダ３１の動作は、テスト信号Ｔ１のレベルに
よらない。
【０１１３】これにより、ノア回路３２0〜ノア回路３
２mには、各々「Ｈ」レベルの冗長ワード線選択信号Ｒ
Ｗ0〜冗長ワード線選択信号ＲＷmが入力される。そし
て、ノア回路３２0〜ノア回路３２mは、各々「Ｌ」レベ
ルの冗長ワード線選択信号ＷＤ0〜冗長ワード線選択信
号ＷＤmを出力する。
【０１１４】これにより、インバータ７４0〜インバー
タ７４mは、それぞれ昇圧電圧ＶＢの冗長ワード線選択
信号ＲＷＤ0〜冗長ワード線選択信号ＲＷＤmを出力す
る。この結果、テスト信号Ｔ４が「Ｈ」レベルで入力さ
れることにより、行冗長セル領域５の全てのメモリセル
に一括してストレス試験を行うことが可能となる。
【０１１５】このとき、行冗長選択回路３０は、テスト
信号Ｔ４が「Ｈ」レベルで入力されている場合でも、ワ
ード線選択禁止信号ＲＤＥは、行冗長テストデコーダ３
１の出力に基づいて「Ｈ」レベルとされない。このた
め、テスト信号Ｔ２が「Ｈ」レベルとなった場合、行デ
コーダ３は、テスト信号Ｔ２が「Ｈ」レベルで入力され
ることにより、一括または内部アドレス信号ＡＤの示す
ブロック単位で、ノーマルメモリセル領域６のワード線
選択信号ＷＤに昇圧電圧ＶＢを与える。
【０１１６】この結果、本発明の第２の実施形態の半導
体記憶装置は、第１の実施形態と同様に、行冗長セル領
域５の冗長ワード選択信号ＲＤＷと、ノーマルメモリセ
ル領域６のワード線選択信号ＷＤとに、同時に昇圧電圧
ＶＢを印加してバーンインテストを行うことが可能とな
る。
【０１１７】次に、テスト信号Ｔ１が「Ｈ」レベルで、
テスト信号Ｔ２及びテスト信号Ｔ４が「Ｌ」レベルで入
力された場合の、行冗長セル領域５のメモリセルの良否
テストのモードの動作を説明する。
【０１１８】テスト信号Ｔ１が「Ｈ」レベルのため、行
冗長テストデコーダ３１のアンド回路８４〜アンド回路
８７が活性化され、内部アドレス信号ＡＤに基づき、冗
長ワード線選択信号ＲＷ0〜冗長ワード線選択信号ＲＷm
が順次選択され、例えば読み出し状態であれば、対応す
るメモリセルの記憶情報ＭＤが列セレクタへ読み出され
る。
【０１１９】そして、列デコーダ４は、内部アドレス信
号ＡＤの出力する列選択信号ＣＳＬに基づき、記憶情報
ＭＤから対応するビット線を選択し、データＤＴを入出
力バッファ８を介して端子ＤＡＴＡへ出力する。
【０１２０】＜第３の実施形態＞第１の実施形態の図１
における行冗長選択回路２を、図５に示す行冗長回路５
０に変更した第３の実施形態の説明を行う。図５におけ
る行冗長回路５０の構成において、第２の実施形態で説
明した行冗長選択回路３０（図３）の構成と同一のもの
には、第２の実施形態の構成と同一の符号を付し、詳細
な説明を省略する。
【０１２１】第３の実施形態は、第２の実施形態におけ
る行冗長選択回路３０のオア回路３３の代わりに、オア
回路５１，インバータ５２及びアンド回路５３が設けら
れた点が異なる。オア回路５１は３入力の論理和の演算
を行い、演算結果をアンド回路５３の入力端子に出力す
る。アンド回路５３は、オア回路５１の出力と、インバ
ータ５２の出力との論理積の演算を行い、演算結果をワ
ード線選択禁止信号ＲＤＥとして出力する。インバータ
５２は、入力されるテスト信号Ｔ４の極性を反転させて
出力する。
【０１２２】そして、テスト信号Ｔ２及びテスト信号Ｔ
４が「Ｈ」レベルの場合のバーンインテストモードのと
き、冗長ワード線選択信号ＷＤ0〜冗長ワード線選択信
号ＷＤmが「Ｈ」レベルで出力される。しかしながら、
テスト信号Ｔ４が「Ｈ」レベルであることで、アンド回
路５３は不活性となり、ワード線選択禁止信号ＲＤＥを
強制的に「Ｌ」レベルとする。他のバーンインテストモ
ード，行冗長セル領域５のメモリセルの良否テストのモ
ード，及び通常動作のモードの動作については、第２の
実施形態と同様のため、詳細な説明を省略する。
【０１２３】この結果、本発明の第３の実施形態の半導
体記憶装置は、第１の実施形態及び第２の実施形態と同
様に、行冗長セル領域５の冗長ワード選択信号ＲＤＷ
と、ノーマルメモリセル領域６のワード線選択信号ＷＤ
とに、同時に昇圧電圧ＶＢを印加してバーンインテスト
を行うことが可能となる。
【０１２４】また、第１の実施形態，第２の実施形態及
び第３の実施形態ともに、論理回路の構成により行冗長
セル領域５とノーマルメモリセル領域６とのワード線
（ワード線選択選択信号）を一括に選択しているため、
従来例３の様なバーンインテスト時に、ヒューズ抵抗に
流れる余分な消費電流を削減することが出来る。
【０１２５】さらに、第１の実施形態，第２の実施形態
及び第３の実施形態の半導体装置は、上述したように、
従来から設けられている行冗長選択回路の論理を若干変
更する事により、行冗長セル領域５とノーマルメモリセ
ル領域６とのワード線を一括に選択しているため、従来
例４のように新たにな回路の形成領域が必要とならず、
チップの面積が増加させず、バーンインテストの効率化
を図る構成が可能である。
【０１２６】また、さらに、上述した本発明の第１の実
施形態，第２の実施形態及び第３の実施形態は、ＤＲＡ
Ｍ，ＳＲＡＭ，ＥＰＲＯＭ，ＦＬＡＳＨメモリ等の冗長
メモリセル領域を有する半導体記憶装置に用いることが
可能である。
【０１２７】加えて、上述した本発明の第１の実施形
態，第２の実施形態及び第３の実施形態は、行（ワード
線）の冗長回路にについて説明してきたが、列（ビット
線）の冗長回路にも同様に用いることが可能である。
【０１２８】
【発明の効果】請求項１記載の発明によれば、複数の列
配線及び複数の行配線の各交点のそれぞれにメモリセル
が配置されたメモリセルアレイと、前記メモリセルにお
ける不良メモリセルを前記行配線の予め定めたアドレス
単位で交換するための行冗長セルアレイと、前記アドレ
スが入力されたとき、前記メモリセルアレイの前記メモ
リセルの接続された行配線を選択する行配線選択手段
と、前記アドレスが入力されたとき、前記メモリセルア
レイの前記メモリセルの接続された列配線を選択する列
配線選択手段と、前記メモリセルにおける不良メモリセ
ルの接続された行配線のアドレスを示す不良行配線アド
レスを記憶する不良行配線アドレス記憶手段と、前記不
良行配線アドレスに基づき行冗長セルアレイの所定の冗
長行配線を選択するとともに、行配線選択手段の動作を
禁止させる禁止信号を出力する冗長行配線選択手段とを
具備し、前記冗長行配線選択手段が、外部から入力され
る制御信号に基づき、前記禁止信号を出力せずに前記行
冗長セルにおける冗長行配線の全てを一括選択するた
め、メモリセルアレイと行冗長セルアレイとを同時に選
択してバーンインテストが行え、バーンインテストにか
かる時間を短縮させることが可能となり、かつ冗長行配
線選択手段が論理的に同時選択を行うため、チップ面積
を増加させることなく、バーンインテストのときの消費
電流を減少させることができ、複数の半導体記憶装置を
一括してバーンインテストを行うことが可能となる。
【０１２９】請求項２記載の発明によれば、前記冗長行
配線選択手段が、前記制御信号が半導体記憶装置のテス
ト状態を示すとき、前記禁止信号を出力せずに前記行冗
長セルにおける行配線の全てを一括選択するため、メモ
リセルアレイと行冗長セルアレイとを同時に選択してバ
ーンインテストが行え、バーンインテストにかかる時間
を短縮させることが可能となり、かつ冗長行配線選択手
段が論理的に同時選択を行うため、チップ面積を増加さ
せることなく、バーンインテストのときの消費電流を減
少させることができ、複数の半導体記憶装置を一括して
バーンインテストを行うことが可能となる。
【０１３０】請求項３記載の発明によれば、前記冗長行
配線選択手段が、前記制御信号がバーンインテスト状態
を示すとき、前記禁止信号を出力せずに、入力されるア
ドレス信号に関係なく前記行冗長セルにおける行配線の
全てを一括選択し、前記制御信号が行冗長セルアレイの
テスト状態を示すとき、入力されるアドレスの示す冗長
行配線を選択し、前記制御信号が通常の動作状態を示す
とき、前記不良行配線アドレスに基づき前記冗長行配線
を選択するとともに、前記行配線選択手段の動作を禁止
させる禁止信号を出力するため、メモリセルアレイと行
冗長セルアレイとを同時に選択してバーンインテストが
行え、バーンインテストにかかる時間を短縮させること
が可能となり、かつ冗長行配線選択手段が論理的に同時
選択を行うため、チップ面積を増加させることなく、バ
ーンインテストのときの消費電流を減少させることがで
き、複数の半導体記憶装置を一括してバーンインテスト
を行うことが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態による半導体記憶装
置の構成を示すブロック図である。
【図２】 図１の行冗長選択回路２の構成を示すブロッ
ク図である。
【図３】 本発明の第２の実施形態による半導体記憶装
置（図１）の行冗長選択回路３０の構成を示すブロック
図である。
【図４】 図３の行冗長テストデコーダ３１の構成を示
すブロック図である。
【図５】 本発明の第３の実施形態による半導体装置
（図１）の行冗長選択回路の構成を示すブロック図であ
る。
【図６】 従来例１による半導体記憶装置の構成を示す
ブロック図である。
【図７】 図６の行冗長選択回路６３の構成を示すブロ
ック図である。
【図８】 図６の行冗長アドレス設定回路７０0（行冗
長アドレス設定回路７０1〜行冗長アドレス設定回路７
０m）の構成を示すブロック図である。
【図９】 図７の行冗長テストデコーダ７２の構成を示
すブロック図である。
【図１０】 従来例３に用いれられてる行冗長アドレス
設定回路の構成を示すブロック図である。
【図１１】 従来例４による半導体記憶装置の構成を示
すブロック図である。
【符号の説明】
１ アドレスバッファ ２，３０，５０ 行冗長選択回路 ３ 行デコーダ ４ 列デコーダ ５ 行冗長セル領域 ６ ノーマルメモリセル領域 ７ 列セレクタ ８ 入出力バッファ ９ テストモード設定回路 ２２0，２２1，……，２２m ノア回路 ３２0，３２1，……，３２m ノア回路 ７０0，７０1，……，７０m 行冗長アドレス設定回路 ７１0，７１1，……，７１m インバータ ７２ 行冗長テストデコーダ ７４0，７４1，……，７４m インバータ ５３，８４，８５，８６，８７ アンド回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数の列配線及び複数の行配線の各交点
    のそれぞれにメモリセルが配置されたメモリセルアレイ
    と、 前記メモリセルにおける不良メモリセルを前記行配線の
    予め定めたアドレス単位で交換するための行冗長セルア
    レイと、 前記アドレスが入力されたとき、前記メモリセルアレイ
    の前記メモリセルの接続された行配線を選択する行配線
    選択手段と、 前記アドレスが入力されたとき、前記メモリセルアレイ
    の前記メモリセルの接続された列配線を選択する列配線
    選択手段と、 前記メモリセルにおける不良メモリセルの接続された行
    配線のアドレスを示す不良行配線アドレスを記憶する不
    良行配線アドレス記憶手段と、 前記不良行配線アドレスに基づき行冗長セルアレイの所
    定の冗長行配線を選択するとともに、行配線選択手段の
    動作を禁止させる禁止信号を出力する冗長行配線選択手
    段とを具備し、 前記冗長行配線選択手段が、外部から入力される制御信
    号に基づき、前記禁止信号を出力せずに前記行冗長セル
    における冗長行配線の全てを一括選択することを特徴と
    する半導体記憶装置。
  2. 【請求項２】 前記冗長行配線選択手段が、前記制御信
    号が半導体記憶装置のテスト状態を示すとき、前記禁止
    信号を出力せずに前記行冗長セルにおける行配線の全て
    を一括選択することを特徴とする請求項１記載の半導体
    記憶装置。
  3. 【請求項３】 前記冗長行配線選択手段が、前記制御信
    号がバーンインテスト状態を示すとき、前記禁止信号を
    出力せずに、入力されるアドレス信号に関係なく前記行
    冗長セルにおける行配線の全てを一括選択し、前記制御
    信号が行冗長セルアレイのテスト状態を示すとき、入力
    されるアドレスの示す冗長行配線を選択し、前記制御信
    号が通常の動作状態を示すとき、前記不良行配線アドレ
    スに基づき前記冗長行配線を選択するとともに、前記行
    配線選択手段の動作を禁止させる禁止信号を出力するこ
    とを特徴とする請求項１または請求項２記載の半導体記
    憶装置。
  4. 【請求項４】 前記冗長行配線選択手段がバーンインテ
    スト状態を示す前記制御信号と、前記行冗長セルにおけ
    る行配線の出力との論理演算結果を、最終的な行配線と
    し、前記制御信号がバーンインテスト状態を示すレベル
    となった場合に全ての行配線を一括選択することを特徴
    とする請求項１ないし請求項３いずれかに記載の半導体
    記憶装置。
  5. 【請求項５】 前記冗長行配線選択手段がバーンインテ
    スト状態を示す前記制御信号と、前記禁止信号との論理
    演算結果を、最終的な禁止信号とし、前記制御信号がバ
    ーンインテスト状態を示すレベルとなった場合に、この
    禁止信号の出力を行わないことを特徴とする請求項１な
    いし請求項４いずれかに記載の半導体記憶装置。
  6. 【請求項６】 行配線を選択する行配線選択手段と、 冗長行配線を選択する冗長行配線選択手段と、 第１動作モード時に、冗長行配線選択手段が冗長行を選
    択したとき、行配線選択手段を無効とする信号を出力す
    る行配線選択無効化手段（２５）とを具備し、 第２動作モード時に、複数の行配線と複数の冗長行配線
    とを同時に選択できるようにしたことを特徴とする半導
    体記憶装置。
  7. 【請求項７】 行冗長テストデコーダ（７２）と、 行冗長アドレス設定手段（７０）とを有し、 行冗長テストデコーダ（７２）又は行冗長アドレス設定
    手段（７０）のいずれかの出力に基づき冗長行を選択
    し、行冗長テストデコーダ（７２）の出力に基づき行配
    線選択手段を無効とする信号を出力するようにしたこと
    を特徴とする請求項６記載の半導体記憶装置。
  8. 【請求項８】 行配線を選択する行配線選択手段と、 冗長行配線を選択する冗長行配線選択手段と、 第１動作モード時に、冗長行配線選択手段が冗長行を選
    択したとき、行配線選択手段を無効とする信号を出力す
    る行配線選択無効化手段（５１）と、 第２動作モード時に、冗長行配線選択手段が冗長行を選
    択したとき、行配線選択手段を無効とする信号の出力を
    禁止する手段（５３）とを有することを特徴とする半導
    体記憶装置。
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