JP3176262B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に冗長メモリセルアレイを備えた半導体メモリに
関する。
し、特に冗長メモリセルアレイを備えた半導体メモリに
関する。
【０００２】
【従来の技術】近年、半導体メモリは高集積化が進み、
歩留まり向上のため製造欠陥による不良セルと交換する
ための冗長メモリセルアレイを有するのが一般的であ
る。
歩留まり向上のため製造欠陥による不良セルと交換する
ための冗長メモリセルアレイを有するのが一般的であ
る。
【０００３】電子通信学会編，ＬＳＩハンドブック，第
４９５〜４９６頁（オーム社，昭和５９年）に記載され
ているように、通常この種の冗長構成では、行（ロウ）
または列（カラム）単位で冗長メモリセルアレイをも
つ。これは単一欠陥でもライン状の不良を起す場合が多
いためと、回路上でもレイアウト上でもこの方が扱いや
すいためである。またセルアレイのブロック単位で切替
を行うものもある。
４９５〜４９６頁（オーム社，昭和５９年）に記載され
ているように、通常この種の冗長構成では、行（ロウ）
または列（カラム）単位で冗長メモリセルアレイをも
つ。これは単一欠陥でもライン状の不良を起す場合が多
いためと、回路上でもレイアウト上でもこの方が扱いや
すいためである。またセルアレイのブロック単位で切替
を行うものもある。
【０００４】カラム単位で冗長メモリセルアレイを有す
る場合を例にとると、正規のメモリセルアレイ（正規メ
モリセルアレイ）の各ラインにヒューズを設け、冗長メ
モリセルアレイ対応のカラム（冗長カラム）に切替るべ
き欠陥を含む不良ラインのヒューズを切断することによ
り切離すとともに、そのアドレスをチップ上に設けられ
たＲＯＭにプログラムする。同時に冗長カラムのデコー
ダもヒューズＲＯＭ等を用いてプログラムする。メモリ
動作時に、アドレスが上記ＲＯＭの内容と比較され、上
記不良ラインのアドレスと一致した場合には上記冗長カ
ラムを動作させ、同時に正規メモリセルアレイへのアク
セスを禁止する。
る場合を例にとると、正規のメモリセルアレイ（正規メ
モリセルアレイ）の各ラインにヒューズを設け、冗長メ
モリセルアレイ対応のカラム（冗長カラム）に切替るべ
き欠陥を含む不良ラインのヒューズを切断することによ
り切離すとともに、そのアドレスをチップ上に設けられ
たＲＯＭにプログラムする。同時に冗長カラムのデコー
ダもヒューズＲＯＭ等を用いてプログラムする。メモリ
動作時に、アドレスが上記ＲＯＭの内容と比較され、上
記不良ラインのアドレスと一致した場合には上記冗長カ
ラムを動作させ、同時に正規メモリセルアレイへのアク
セスを禁止する。
【０００５】従来のこの種の一般的な冗長メモリセルと
この冗長メモリセルを選択するためのカラム選択線を選
択する選択回路を有する第１の半導体メモリの冗長メモ
リ選択回路の回路図を示す図９（Ａ）を参照すると、こ
の従来の第１の半導体メモリは、アドレス信号の供給に
応答して選択すべき冗長メモリセルアレイのアドレス情
報を設定する冗長メモリアドレス設定回路２と、節点Ｍ
Ｓと電源との間に挿入され冗長メモリアドレス設定回路
２のヒューズＦ１〜Ｆ４の接断の状態とアドレス信号と
により反転メモリ選択信号ｍｓを節点ＭＳに発生するプ
リチャージ回路１と、入力端が節点ＭＳに接続され反転
メモリ選択信号ｍｓを反転してメモリ選択信号ｍｓｂを
出力するインバータＩ１とを備える。
この冗長メモリセルを選択するためのカラム選択線を選
択する選択回路を有する第１の半導体メモリの冗長メモ
リ選択回路の回路図を示す図９（Ａ）を参照すると、こ
の従来の第１の半導体メモリは、アドレス信号の供給に
応答して選択すべき冗長メモリセルアレイのアドレス情
報を設定する冗長メモリアドレス設定回路２と、節点Ｍ
Ｓと電源との間に挿入され冗長メモリアドレス設定回路
２のヒューズＦ１〜Ｆ４の接断の状態とアドレス信号と
により反転メモリ選択信号ｍｓを節点ＭＳに発生するプ
リチャージ回路１と、入力端が節点ＭＳに接続され反転
メモリ選択信号ｍｓを反転してメモリ選択信号ｍｓｂを
出力するインバータＩ１とを備える。
【０００６】プリチャージ回路１は、ドレインを節点Ｍ
Ｓにソースを電源Ｖｃｃに接続し反転メモリ選択信号ｍ
ｓを出力するトランジスタＱ５を備える。
Ｓにソースを電源Ｖｃｃに接続し反転メモリ選択信号ｍ
ｓを出力するトランジスタＱ５を備える。
【０００７】冗長メモリアドレス設定回路２は、各々の
ゲートにアドレス信号Ａ１，Ａ２の各ビットの真補の信
号Ａ１ａ，Ａ１ｂ，Ａ２ａ，Ａ２ｂの各々の供給を受け
るトランジスタＱ１〜Ｑ４と、各々の一端をこれらトラ
ンジスタＱ１〜Ｑ４の各々のドレインにそれぞれ接続し
各々の他端を節点ＭＳとして共通接続したヒューズＦ１
〜Ｆ４とを備える。
ゲートにアドレス信号Ａ１，Ａ２の各ビットの真補の信
号Ａ１ａ，Ａ１ｂ，Ａ２ａ，Ａ２ｂの各々の供給を受け
るトランジスタＱ１〜Ｑ４と、各々の一端をこれらトラ
ンジスタＱ１〜Ｑ４の各々のドレインにそれぞれ接続し
各々の他端を節点ＭＳとして共通接続したヒューズＦ１
〜Ｆ４とを備える。
【０００８】次に、図９（Ａ）を参照して、従来の半導
体メモリの動作について説明すると、冗長メモリアドレ
ス設定回路２では上記正規メモリセルアレイ（図示省
略）に不良のメモリセルが存在するとき、この不良のメ
モリセルのアドレスにしたがってヒューズＦ１〜Ｆ４の
うちの所定のヒューズを切断する。アドレス信号Ａ１，
Ａ２が上記主メモリセルアレイの正常メモリセルのアド
レスを指定するときは上記正規メモリセルアレイを動作
状態、上記冗長メモリセルアレイ（図示省略）を非動作
状態とする。逆に、アドレス信号Ａ１，Ａ２が不良のメ
モリセルのアドレスを指定するときは上記正規メモリセ
ルアレイを非動作状態、上記冗長メモリセルアレイを動
作状態とする。
体メモリの動作について説明すると、冗長メモリアドレ
ス設定回路２では上記正規メモリセルアレイ（図示省
略）に不良のメモリセルが存在するとき、この不良のメ
モリセルのアドレスにしたがってヒューズＦ１〜Ｆ４の
うちの所定のヒューズを切断する。アドレス信号Ａ１，
Ａ２が上記主メモリセルアレイの正常メモリセルのアド
レスを指定するときは上記正規メモリセルアレイを動作
状態、上記冗長メモリセルアレイ（図示省略）を非動作
状態とする。逆に、アドレス信号Ａ１，Ａ２が不良のメ
モリセルのアドレスを指定するときは上記正規メモリセ
ルアレイを非動作状態、上記冗長メモリセルアレイを動
作状態とする。
【０００９】例えば、正規メモリセルアレイのアドレス
信号Ａ１，Ａ２対応のアドレス０１に不良メモリセルが
存在する場合、値が’１’となるアドレス信号Ａ１ｂ，
Ａ２ａが入力されるヒューズＦ２，Ｆ３を切断すればよ
い。
信号Ａ１，Ａ２対応のアドレス０１に不良メモリセルが
存在する場合、値が’１’となるアドレス信号Ａ１ｂ，
Ａ２ａが入力されるヒューズＦ２，Ｆ３を切断すればよ
い。
【００１０】このようにヒューズＦ１〜Ｆ４の切断を行
なうことにより、正常なメモリセルのアドレスのときは
反転メモリ選択信号ｍｓはＬレベルすなわちメモリ選択
信号ｍｓｂはＨレベルに、逆に不良のメモリセルのアド
レスのときはＬレベルとなる。このようにして、正規メ
モリセルアレイに不良のメモリセルが存在する場合、メ
モリ選択信号ｍｓｂの供給に応答して冗長メモリセルア
レイを選択する。
なうことにより、正常なメモリセルのアドレスのときは
反転メモリ選択信号ｍｓはＬレベルすなわちメモリ選択
信号ｍｓｂはＨレベルに、逆に不良のメモリセルのアド
レスのときはＬレベルとなる。このようにして、正規メ
モリセルアレイに不良のメモリセルが存在する場合、メ
モリ選択信号ｍｓｂの供給に応答して冗長メモリセルア
レイを選択する。
【００１１】反転メモリ選択信号ｍｓのＨレベルの電圧
値はヒューズＦ２，Ｆ３が切断され、アドレス信号Ａ１
ａ，Ａ２ｂが’０’であるため電源Ｖｃｃレベルとな
る。しかし、信号ｍｓのＬレベルの電圧値Ｖｌはアドレ
ス信号Ａ１，Ａ２の組合せによっては１組のみのヒュー
ズとトランジスタとの組合せで信号ｍｓを引抜く場合が
存在するのでＧＮＤレベルにはならず、この場合のＬレ
ベル電圧値すなわち最高Ｌレベル電圧ＶＬはトランジス
タＱ５のオン抵抗ＲｐとヒューズＦ１〜Ｆ４，トランジ
スタＱ１〜Ｑ４のうちの１組のヒューズの抵抗Ｒｆおよ
びトランジスタのオン抵抗Ｒｑから成る直列抵抗（Ｒｆ
＋Ｒｑ）との分圧で決まりＶＬ＝Ｖｃｃ・（Ｒｆ＋Ｒ
ｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となる。この最高Ｌレベル
電圧ＶＬを次段のインバータＩ１がＬレベルと判断して
いる。したがって、電圧ＶＬがインバータＩ１のしきい
値電圧を十分下回りこれを遮断するように、トランジス
タＱ５，Ｑ１〜Ｑ４の各々の電流能力対応のサイズをオ
ン抵抗Ｒｐと直列抵抗（Ｒｆ＋Ｒｑ）との比を最適とす
るように設定する。
値はヒューズＦ２，Ｆ３が切断され、アドレス信号Ａ１
ａ，Ａ２ｂが’０’であるため電源Ｖｃｃレベルとな
る。しかし、信号ｍｓのＬレベルの電圧値Ｖｌはアドレ
ス信号Ａ１，Ａ２の組合せによっては１組のみのヒュー
ズとトランジスタとの組合せで信号ｍｓを引抜く場合が
存在するのでＧＮＤレベルにはならず、この場合のＬレ
ベル電圧値すなわち最高Ｌレベル電圧ＶＬはトランジス
タＱ５のオン抵抗ＲｐとヒューズＦ１〜Ｆ４，トランジ
スタＱ１〜Ｑ４のうちの１組のヒューズの抵抗Ｒｆおよ
びトランジスタのオン抵抗Ｒｑから成る直列抵抗（Ｒｆ
＋Ｒｑ）との分圧で決まりＶＬ＝Ｖｃｃ・（Ｒｆ＋Ｒ
ｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となる。この最高Ｌレベル
電圧ＶＬを次段のインバータＩ１がＬレベルと判断して
いる。したがって、電圧ＶＬがインバータＩ１のしきい
値電圧を十分下回りこれを遮断するように、トランジス
タＱ５，Ｑ１〜Ｑ４の各々の電流能力対応のサイズをオ
ン抵抗Ｒｐと直列抵抗（Ｒｆ＋Ｒｑ）との比を最適とす
るように設定する。
【００１２】従来の第２の冗長メモリ選択回路のプリチ
ャージ回路１Ａおよびワンショット回路６の回路図を示
す図９（Ｂ），（Ｃ）を参照すると、このプリチャージ
回路１Ａの上述の第１の従来の回路との相違点は、トラ
ンジスタＱ５ＡのゲートをＬレベルに固定せずワンショ
ット回路６によりアドレス信号Ａ１，Ａ２の変化に同期
したワンショット信号であるプリチャージ信号φを供給
することである。
ャージ回路１Ａおよびワンショット回路６の回路図を示
す図９（Ｂ），（Ｃ）を参照すると、このプリチャージ
回路１Ａの上述の第１の従来の回路との相違点は、トラ
ンジスタＱ５ＡのゲートをＬレベルに固定せずワンショ
ット回路６によりアドレス信号Ａ１，Ａ２の変化に同期
したワンショット信号であるプリチャージ信号φを供給
することである。
【００１３】この回路の場合は、プリチャージ信号φが
非活性化対応のＨレベルの場合は信号ｍｓのＬレベルは
ＧＮＤレベルになるが、一般的に信号ｍｓの負荷抵抗に
対し、ヒューズとトランジスタＱ１〜Ｑ４の直列抵抗値
（Ｒｆ＋Ｒｑ）が大きいためトランジスタＱ５Ａがオフ
してから信号ｍｓがＧＮＤレベルになるまでには次のよ
うに遅延が生じる。すなわち、メモリ選択信号ｍｓｂを
選択状態から非選択状態へと変化させる時、節点ＭＳで
電源レベルＶｃｃから中間電位であるＬレベル電圧Ｖｌ
への変化によりデータ伝達を行なうので、この電圧Ｖｌ
が高い場合ほど、つまり共に導通状態となるヒューズＦ
１〜Ｆ４，トランジスタＱ１〜Ｑ４の組の数が少ない場
合ほど、インバータＩ１のしきい値電圧以下としてこれ
を遮断することが遅れ、その結果メモリ選択信号ｍｓｂ
のリセットが遅れてしまう。
非活性化対応のＨレベルの場合は信号ｍｓのＬレベルは
ＧＮＤレベルになるが、一般的に信号ｍｓの負荷抵抗に
対し、ヒューズとトランジスタＱ１〜Ｑ４の直列抵抗値
（Ｒｆ＋Ｒｑ）が大きいためトランジスタＱ５Ａがオフ
してから信号ｍｓがＧＮＤレベルになるまでには次のよ
うに遅延が生じる。すなわち、メモリ選択信号ｍｓｂを
選択状態から非選択状態へと変化させる時、節点ＭＳで
電源レベルＶｃｃから中間電位であるＬレベル電圧Ｖｌ
への変化によりデータ伝達を行なうので、この電圧Ｖｌ
が高い場合ほど、つまり共に導通状態となるヒューズＦ
１〜Ｆ４，トランジスタＱ１〜Ｑ４の組の数が少ない場
合ほど、インバータＩ１のしきい値電圧以下としてこれ
を遮断することが遅れ、その結果メモリ選択信号ｍｓｂ
のリセットが遅れてしまう。
【００１４】このため、高速アクセスを目指す半導体メ
モリ回路は、トランジスタＱ５Ａとヒューズおよびトラ
ンジスタＱ１〜Ｑ４のうちの１つの分圧であるレベルＶ
Ｌで、ＭＳのロウレベルを判断しなくてはならない。
モリ回路は、トランジスタＱ５Ａとヒューズおよびトラ
ンジスタＱ１〜Ｑ４のうちの１つの分圧であるレベルＶ
Ｌで、ＭＳのロウレベルを判断しなくてはならない。
【００１５】近年は高集積化にともない半導体メモリの
低電圧化が進んでおり、動作保証電圧の下限は２．５Ｖ
付近まで低下している。一方、劣化要因を有する不良メ
モリセルを早期にリジェクトするバーンインテストにお
いては、動作推奨電圧を超える高電圧（５〜６Ｖ）を印
加しており、またテスト時間短縮のためバーンインテス
ト中の動作試験すなわちモニタバーンインテストも行わ
れている。したがって、冗長メモリセル選択回路は２．
５Ｖ〜６Ｖという電圧範囲で安定動作する必要がある。
低電圧化が進んでおり、動作保証電圧の下限は２．５Ｖ
付近まで低下している。一方、劣化要因を有する不良メ
モリセルを早期にリジェクトするバーンインテストにお
いては、動作推奨電圧を超える高電圧（５〜６Ｖ）を印
加しており、またテスト時間短縮のためバーンインテス
ト中の動作試験すなわちモニタバーンインテストも行わ
れている。したがって、冗長メモリセル選択回路は２．
５Ｖ〜６Ｖという電圧範囲で安定動作する必要がある。
【００１６】反転メモリ選択信号ｍｓをＣＭＯＳレベル
のメモリ選択信号ｍｓｂに変換するインバータＩ１のし
きい値Ｖｔと最高Ｌレベル電圧ＶＬとの電源電圧Ｖｃｃ
の変化に対する特性の一例を示す図１０を参照すると、
高電圧例えば５Ｖ以上の領域では電圧ＭＬの方がしきい
値Ｖｔよりも高くなってしまい正しくＬレベルを判定で
きない。このような場合、プリチャージトランジスタＱ
５の電流能力の低減あるいはヒューズドライバトランジ
スタＱ１〜Ｑ４の電流能力の増大などの微妙な調整を要
する。
のメモリ選択信号ｍｓｂに変換するインバータＩ１のし
きい値Ｖｔと最高Ｌレベル電圧ＶＬとの電源電圧Ｖｃｃ
の変化に対する特性の一例を示す図１０を参照すると、
高電圧例えば５Ｖ以上の領域では電圧ＭＬの方がしきい
値Ｖｔよりも高くなってしまい正しくＬレベルを判定で
きない。このような場合、プリチャージトランジスタＱ
５の電流能力の低減あるいはヒューズドライバトランジ
スタＱ１〜Ｑ４の電流能力の増大などの微妙な調整を要
する。
【００１７】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、冗長メモリ選択回路がプリチャージトランジ
スタのオン抵抗と１組のヒューズの抵抗およびその直列
接続ドライバトランジスタのオン抵抗から成る直列抵抗
との分圧で決まる反転メモリ選択信号の最高Ｌレベル電
圧を次段のインバータでＬレベルと判断しＣＭＯＳレベ
ルに変換しているので、上記プリチャージトランジスタ
の電流能力が大きすぎるとバーンインテスト等のように
印加電源電圧が高くなる場合には上記最高Ｌレベル電圧
が上記インバータのしきい値を超えてしまい正しくＬレ
ベルを判定できず誤動作を生じるという欠点があった。
メモリは、冗長メモリ選択回路がプリチャージトランジ
スタのオン抵抗と１組のヒューズの抵抗およびその直列
接続ドライバトランジスタのオン抵抗から成る直列抵抗
との分圧で決まる反転メモリ選択信号の最高Ｌレベル電
圧を次段のインバータでＬレベルと判断しＣＭＯＳレベ
ルに変換しているので、上記プリチャージトランジスタ
の電流能力が大きすぎるとバーンインテスト等のように
印加電源電圧が高くなる場合には上記最高Ｌレベル電圧
が上記インバータのしきい値を超えてしまい正しくＬレ
ベルを判定できず誤動作を生じるという欠点があった。
【００１８】一方、高電圧時にも正しく判定できるよう
に上記プリチャージトランジスタの電流能力を低減する
と、反転メモリ選択信号のＬレベルからＨレベルへの遷
移時に遅延が生じるため、上記プリチャージトランジス
タとヒューズドライバトランジスタとのサイズ比の調整
に詳細な検討を要し、煩雑であるという欠点があった。
に上記プリチャージトランジスタの電流能力を低減する
と、反転メモリ選択信号のＬレベルからＨレベルへの遷
移時に遅延が生じるため、上記プリチャージトランジス
タとヒューズドライバトランジスタとのサイズ比の調整
に詳細な検討を要し、煩雑であるという欠点があった。
【００１９】
【課題を解決するための手段】本発明の半導体メモリ
は、不良セルを列または行の予め定めたアレイ単位で交
換するための冗長メモリセルアレイと、前記冗長メモリ
セルアレイの所定の１つを選択するための冗長メモリセ
ルアレイ選択線と、前記冗長メモリセルアレイの非選択
時に第１の電源電圧対応の第１の電位を予め定めた節点
に発生し前記冗長メモリセルアレイの選択時に前記第１
の電源電圧と第２の電源電圧との中間の第２の電位を前
記節点に発生する冗長メモリアドレス設定回路と、前記
第１，第２の電位の各々をそれぞれ第１，第２の選択電
位に変換する論理変換回路とを備え、外部アドレス信号
の供給に応答して前記非選択時および前記選択時の各々
がそれぞれ前記第１，第２の選択電位の選択信号を発生
して前記冗長メモリセルアレイ選択線を選択する冗長メ
モリ選択回路とを備える半導体メモリにおいて、前記冗
長メモリ選択回路が、前記第１の電源電圧の予め定めた
電圧値の超過に応答して活性化する高電圧試験信号の供
給に応答して論理変換の電位レベルを前記第２の電位か
ら前記第２の選択電位に切替る論理変換電位切替手段を
備えて構成されている。
は、不良セルを列または行の予め定めたアレイ単位で交
換するための冗長メモリセルアレイと、前記冗長メモリ
セルアレイの所定の１つを選択するための冗長メモリセ
ルアレイ選択線と、前記冗長メモリセルアレイの非選択
時に第１の電源電圧対応の第１の電位を予め定めた節点
に発生し前記冗長メモリセルアレイの選択時に前記第１
の電源電圧と第２の電源電圧との中間の第２の電位を前
記節点に発生する冗長メモリアドレス設定回路と、前記
第１，第２の電位の各々をそれぞれ第１，第２の選択電
位に変換する論理変換回路とを備え、外部アドレス信号
の供給に応答して前記非選択時および前記選択時の各々
がそれぞれ前記第１，第２の選択電位の選択信号を発生
して前記冗長メモリセルアレイ選択線を選択する冗長メ
モリ選択回路とを備える半導体メモリにおいて、前記冗
長メモリ選択回路が、前記第１の電源電圧の予め定めた
電圧値の超過に応答して活性化する高電圧試験信号の供
給に応答して論理変換の電位レベルを前記第２の電位か
ら前記第２の選択電位に切替る論理変換電位切替手段を
備えて構成されている。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図３と共通の構成要素は共通の文字を付して同様に回
路図で示す図１を参照すると、この図に示す本実施の形
態の半導体メモリの冗長メモリ選択回路は、従来と共通
の冗長メモリアドレス設定回路２と、インバータＩ１と
に加えて、プリチャージ回路１の代りにトランジスタＱ
５に加えてドレインを節点ＭＳに接続しバーンインテス
トモード信号ＢＴの供給に応答してオンオフするトラン
ジスタＱ６をさらに備えるプリチャージ回路３を備え
る。
を図３と共通の構成要素は共通の文字を付して同様に回
路図で示す図１を参照すると、この図に示す本実施の形
態の半導体メモリの冗長メモリ選択回路は、従来と共通
の冗長メモリアドレス設定回路２と、インバータＩ１と
に加えて、プリチャージ回路１の代りにトランジスタＱ
５に加えてドレインを節点ＭＳに接続しバーンインテス
トモード信号ＢＴの供給に応答してオンオフするトラン
ジスタＱ６をさらに備えるプリチャージ回路３を備え
る。
【００２１】次に、図１を参照して本実施の形態の動作
について説明すると、まず、電源電圧Ｖｃｃが動作推奨
電圧内の場合は、バーンインテスト信号ＢＴは’０’で
あり、トランジスタＱ６はオン状態となるので節点ＭＳ
の最高Ｌレベル電圧ＶＬＮはトランジスタＱ５とＱ６の
各々のオン抵抗Ｒｐ，Ｒｂの並列値ＲＰ＝（Ｒｐ＋Ｒ
ｑ）／ＲｐＲｂと、ヒューズＦ１〜Ｆ４，トランジスタ
Ｑ１〜Ｆ４，のうちのいずれか１組の直列抵抗（Ｒｑ＋
Ｒｆ）との分圧で決まり、電圧ＶＬＮ＝Ｖｃｃ・（Ｒｆ
＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となる。インバータＩ
１は、この電圧ＶＬＮをＬレベルと判断してメモリ選択
信号Ｍｓｂ＝’１’とする。一方、電源電圧Ｖｃｃが動
作推奨電圧をある程度以上超える場合には信号ＢＴが’
１’になるため、トランジスタＱ６はカットオフしプリ
チャージ回路３のオン抵抗はトランジスタＱ５のオン抵
抗値Ｒｐのみとなるので、節点ＭＳの最高Ｌレベル電圧
ＶＬＢは従来の電圧ＶＬと同様、すなわち、ＶＬＢ＝Ｖ
ｃｃ・（Ｒｆ＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となり、
トランジスタＱ６のオンの場合より低い値に設定され
る。
について説明すると、まず、電源電圧Ｖｃｃが動作推奨
電圧内の場合は、バーンインテスト信号ＢＴは’０’で
あり、トランジスタＱ６はオン状態となるので節点ＭＳ
の最高Ｌレベル電圧ＶＬＮはトランジスタＱ５とＱ６の
各々のオン抵抗Ｒｐ，Ｒｂの並列値ＲＰ＝（Ｒｐ＋Ｒ
ｑ）／ＲｐＲｂと、ヒューズＦ１〜Ｆ４，トランジスタ
Ｑ１〜Ｆ４，のうちのいずれか１組の直列抵抗（Ｒｑ＋
Ｒｆ）との分圧で決まり、電圧ＶＬＮ＝Ｖｃｃ・（Ｒｆ
＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となる。インバータＩ
１は、この電圧ＶＬＮをＬレベルと判断してメモリ選択
信号Ｍｓｂ＝’１’とする。一方、電源電圧Ｖｃｃが動
作推奨電圧をある程度以上超える場合には信号ＢＴが’
１’になるため、トランジスタＱ６はカットオフしプリ
チャージ回路３のオン抵抗はトランジスタＱ５のオン抵
抗値Ｒｐのみとなるので、節点ＭＳの最高Ｌレベル電圧
ＶＬＢは従来の電圧ＶＬと同様、すなわち、ＶＬＢ＝Ｖ
ｃｃ・（Ｒｆ＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となり、
トランジスタＱ６のオンの場合より低い値に設定され
る。
【００２２】これにより、節点ＭＳの最高Ｌレベル電圧
ＶＬとインバータＩ１のしきい値Ｖｔの電源電圧Ｖｃｃ
依存特性は図２のようになり、電圧Ｖｃｃが高電圧でも
安定動作することができる。
ＶＬとインバータＩ１のしきい値Ｖｔの電源電圧Ｖｃｃ
依存特性は図２のようになり、電圧Ｖｃｃが高電圧でも
安定動作することができる。
【００２３】また、プリチャージトランジスタＱ５，Ｑ
６の各々のサイズは電源電圧Ｖｃｃに対する動作推奨電
圧の最小値からバーンインテスト信号ＢＴを活性化すな
わち’１’とする電圧までの間の最適値に対応して設定
すれば良く、高電圧領域までケアする必要がないので、
サイズの設計も容易になる。
６の各々のサイズは電源電圧Ｖｃｃに対する動作推奨電
圧の最小値からバーンインテスト信号ＢＴを活性化すな
わち’１’とする電圧までの間の最適値に対応して設定
すれば良く、高電圧領域までケアする必要がないので、
サイズの設計も容易になる。
【００２４】ここで、バーンインテスト信号ＢＴは外部
のピンから与えても良いし、電源電圧から自動発生して
もよい。
のピンから与えても良いし、電源電圧から自動発生して
もよい。
【００２５】バーンインテスト信号ＢＴを電源電圧に応
じて自動発生するバーンインテスト信号発生回路の一例
を示す図３を参照すると、このバーンインテスト信号発
生回路は、電源Ｖｃｃと接地ＧＮＤとの間に直列接続し
て挿入した抵抗Ｒ１，Ｒ２と、電源Ｖｃｃと節点Ｎ２と
の間に直列接続しダイオード接続されたトランジスタＱ
７，Ｑ８と、節点Ｎ２と接地ＧＮＤとの間に挿入された
トランジスタＱ９と、節点Ｎ２と出力端子間に接続され
た２段のインバータＩ２，Ｉ３とを備える。
じて自動発生するバーンインテスト信号発生回路の一例
を示す図３を参照すると、このバーンインテスト信号発
生回路は、電源Ｖｃｃと接地ＧＮＤとの間に直列接続し
て挿入した抵抗Ｒ１，Ｒ２と、電源Ｖｃｃと節点Ｎ２と
の間に直列接続しダイオード接続されたトランジスタＱ
７，Ｑ８と、節点Ｎ２と接地ＧＮＤとの間に挿入された
トランジスタＱ９と、節点Ｎ２と出力端子間に接続され
た２段のインバータＩ２，Ｉ３とを備える。
【００２６】動作について説明すると、抵抗Ｒ１，Ｒ２
の接続点である節点Ｎ１の電位はＲ１とＲ２の分圧すな
わちＶｃｃＲ２／（Ｒ１＋Ｒ２）となる。仮にＲ２＝２
Ｒ１とすると節点Ｎ１の電位は２／３Ｖｃｃとなる。節
点Ｎ２は電源Ｖｃｃが低い時はトランジスタＱ９によっ
てＧＮＤレベルに保持され、信号ＢＴもＬレベルであ
る。
の接続点である節点Ｎ１の電位はＲ１とＲ２の分圧すな
わちＶｃｃＲ２／（Ｒ１＋Ｒ２）となる。仮にＲ２＝２
Ｒ１とすると節点Ｎ１の電位は２／３Ｖｃｃとなる。節
点Ｎ２は電源Ｖｃｃが低い時はトランジスタＱ９によっ
てＧＮＤレベルに保持され、信号ＢＴもＬレベルであ
る。
【００２７】電源Ｖｃｃが、ＶＮ１＋２ＶＴＰ（ＶＮ
１：Ｎ１の電位＝２／３Ｖｃｃ，ＶＴＰ：トランジスタ
Ｑ７，Ｑ８のスレッショルド電圧）以上になるとトラン
ジスタＱ７，Ｑ８はオンし、節点Ｎ２に電流が流れ込
む。トランジスタＱ９はトランジスタＱ７，Ｑ８に比べ
電流能力が小さいように設定しておくので、節点Ｎ２は
ハイレベルとなり、出力信号ＢＴは’１’となる。この
例ではＶｃｃ＞２／３Ｖｃｃ＋２ＶＴＰ：１／６Ｖｃｃ
＞ＶＴＰの時にＢＴ＝’１’となる。
１：Ｎ１の電位＝２／３Ｖｃｃ，ＶＴＰ：トランジスタ
Ｑ７，Ｑ８のスレッショルド電圧）以上になるとトラン
ジスタＱ７，Ｑ８はオンし、節点Ｎ２に電流が流れ込
む。トランジスタＱ９はトランジスタＱ７，Ｑ８に比べ
電流能力が小さいように設定しておくので、節点Ｎ２は
ハイレベルとなり、出力信号ＢＴは’１’となる。この
例ではＶｃｃ＞２／３Ｖｃｃ＋２ＶＴＰ：１／６Ｖｃｃ
＞ＶＴＰの時にＢＴ＝’１’となる。
【００２８】次に、本発明の第２の実施の形態を図１と
共通の構成要素は共通の文字を付して同様に回路図で示
す図４を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、プリチャージ回路３
の代りに従来の第２の半導体メモリと同様のプリチャー
ジ信号φの供給に応答して動作するプリチャージ回路３
Ａを備えることである。
共通の構成要素は共通の文字を付して同様に回路図で示
す図４を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、プリチャージ回路３
の代りに従来の第２の半導体メモリと同様のプリチャー
ジ信号φの供給に応答して動作するプリチャージ回路３
Ａを備えることである。
【００２９】プリチャージ回路３Ａは、トランジスタＱ
５Ａ，Ｑ６に加えて、プリチャージ信号φとバーンイン
テスト信号ＢＴとの論理和をとりトランジスタＱ６のゲ
ートに供給するＯＲゲートＧ１を備える。
５Ａ，Ｑ６に加えて、プリチャージ信号φとバーンイン
テスト信号ＢＴとの論理和をとりトランジスタＱ６のゲ
ートに供給するＯＲゲートＧ１を備える。
【００３０】動作については、プリチャージ信号φ以外
については作用効果が上述の第１の実施の形態と同一で
あるので省略する。
については作用効果が上述の第１の実施の形態と同一で
あるので省略する。
【００３１】次に、本発明の第３の実施の形態を図１と
共通の構成要素は共通の文字を付して同様に回路図で示
す図５を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、プリチャージ回路３
の代りにゲートにバーンインテスト信号ＢＴの供給を受
けるトランジスタＱ５ＢとトランジスタＱ６Ａのソース
側に直列接続しゲートとＶｃｃとを共通接続したＮチャ
ネルトランジスタＱ１０とトランジスタのゲートに信号
ＢＴを反転し信号ＢＴｂを供給するインバータＩ５とを
備えるプリチャージ回路４を備えることである。
共通の構成要素は共通の文字を付して同様に回路図で示
す図５を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、プリチャージ回路３
の代りにゲートにバーンインテスト信号ＢＴの供給を受
けるトランジスタＱ５ＢとトランジスタＱ６Ａのソース
側に直列接続しゲートとＶｃｃとを共通接続したＮチャ
ネルトランジスタＱ１０とトランジスタのゲートに信号
ＢＴを反転し信号ＢＴｂを供給するインバータＩ５とを
備えるプリチャージ回路４を備えることである。
【００３２】図４を参照して本実施の形態の動作につい
て説明すると、プリチャージ回路４において、トランジ
スタＱ５Ｂは信号ＢＴ＝’０’の時のみオンし、トラン
ジスタＱ６Ａは信号ＢＴ＝’１’の時のみオンする。し
たがって、ＢＴ＝’０’の時は、最高Ｌレベル電圧ＶＬ
は、トランジスタＱ５Ｂのオン抵抗値Ｒｐとヒューズ抵
抗Ｒｆおよびそのドライバトランジスタのオン抵抗Ｒｑ
との直列抵抗値（Ｒｆ＋Ｒｑ）との分圧値Ｖｃｃ（Ｒｆ
＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となる。一方、ＢＴ
＝’１’の時は、トランジスタＱ５Ｂはカットオフしト
ランジスタＱ６Ａのオン抵抗Ｒｂとヒューズ抵抗Ｒｆお
よびそのドライバトランジスタのオン抵抗Ｒｑとの直列
抵抗値（Ｒｆ＋Ｒｑ）とによってＶｃｃ−ＶＴＮ（ＶＴ
Ｎ：Ｑ１０のスレッショルド電圧）を分圧したレベルＶ
Ｌ＝Ｖｃｃ−ＶＴＮ（Ｒｆ＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒ
ｂ）が最高Ｌレベル電圧となる。
て説明すると、プリチャージ回路４において、トランジ
スタＱ５Ｂは信号ＢＴ＝’０’の時のみオンし、トラン
ジスタＱ６Ａは信号ＢＴ＝’１’の時のみオンする。し
たがって、ＢＴ＝’０’の時は、最高Ｌレベル電圧ＶＬ
は、トランジスタＱ５Ｂのオン抵抗値Ｒｐとヒューズ抵
抗Ｒｆおよびそのドライバトランジスタのオン抵抗Ｒｑ
との直列抵抗値（Ｒｆ＋Ｒｑ）との分圧値Ｖｃｃ（Ｒｆ
＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒｐ）となる。一方、ＢＴ
＝’１’の時は、トランジスタＱ５Ｂはカットオフしト
ランジスタＱ６Ａのオン抵抗Ｒｂとヒューズ抵抗Ｒｆお
よびそのドライバトランジスタのオン抵抗Ｒｑとの直列
抵抗値（Ｒｆ＋Ｒｑ）とによってＶｃｃ−ＶＴＮ（ＶＴ
Ｎ：Ｑ１０のスレッショルド電圧）を分圧したレベルＶ
Ｌ＝Ｖｃｃ−ＶＴＮ（Ｒｆ＋Ｒｑ）／（Ｒｆ＋Ｒｑ＋Ｒ
ｂ）が最高Ｌレベル電圧となる。
【００３３】本実施の形態を用いることにより、最高Ｌ
レベル電圧ＶＬおよびインバータＩ１のしきい値Ｖｔの
各々の電圧依存特性は図２と同様になり、高電圧でも安
定動作可能となる。
レベル電圧ＶＬおよびインバータＩ１のしきい値Ｖｔの
各々の電圧依存特性は図２と同様になり、高電圧でも安
定動作可能となる。
【００３４】次に、本発明の第４の実施の形態を図４と
共通の構成要素は共通の文字を付して同様に回路図で示
す図６を参照すると、この図に示す本実施の形態の上述
の第３の実施の形態との相違点は、プリチャージ回路４
の代りにプリチャージ信号φの供給に応答して動作する
プリチャージ回路４Ａを備えることである。
共通の構成要素は共通の文字を付して同様に回路図で示
す図６を参照すると、この図に示す本実施の形態の上述
の第３の実施の形態との相違点は、プリチャージ回路４
の代りにプリチャージ信号φの供給に応答して動作する
プリチャージ回路４Ａを備えることである。
【００３５】プリチャージ回路４Ａは、トランジスタＱ
５Ｂ，Ｑ６Ａに加えて、プリチャージ信号φと反転バー
ンインテスト信号ＢＴｂとの論理和をとりトランジスタ
Ｑ６Ａのゲートに供給するＯＲゲートＧ１を備える。
５Ｂ，Ｑ６Ａに加えて、プリチャージ信号φと反転バー
ンインテスト信号ＢＴｂとの論理和をとりトランジスタ
Ｑ６Ａのゲートに供給するＯＲゲートＧ１を備える。
【００３６】動作については、プリチャージ信号φ以外
については作用効果が上述の第３の実施の形態と同一で
あるので省略する。
については作用効果が上述の第３の実施の形態と同一で
あるので省略する。
【００３７】次に、本発明の第５の実施の形態を図１と
共通の構成要素は共通の文字を付して同様に回路図で示
す図７を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、従来と同様のプリチ
ャージ回路１と、入力端をインバータＩ１の入力端と並
列接続ししきい値Ｖｔ２がインバータＩ１のしきい値Ｖ
ｔと異なる（この例では高い）インバータＩ２と、バー
ンインテスト信号ＢＴの値に応答してインバータＩ１，
Ｉ２のいずれか一方の出力をメモリ選択信号ｍｓｂとし
て選択するセレクタＳ１とを備えることである。
共通の構成要素は共通の文字を付して同様に回路図で示
す図７を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、従来と同様のプリチ
ャージ回路１と、入力端をインバータＩ１の入力端と並
列接続ししきい値Ｖｔ２がインバータＩ１のしきい値Ｖ
ｔと異なる（この例では高い）インバータＩ２と、バー
ンインテスト信号ＢＴの値に応答してインバータＩ１，
Ｉ２のいずれか一方の出力をメモリ選択信号ｍｓｂとし
て選択するセレクタＳ１とを備えることである。
【００３８】図７および最高Ｌレベル電圧ＶＬおよびイ
ンバータＩ１，Ｉ２のしきい値Ｖｔ，Ｖｔ２の各々の電
圧依存特性を示す図８を参照して本実施の形態の動作に
ついて説明すると、電源電圧Ｖｃｃが低く信号ＢＴが’
０’のときはセレクタＳ１はインバータＩ１の出力を信
号ｍｓｂとして選択出力する。電源電圧Ｖｃｃが上昇し
信号ＢＴが’１’に遷移する電圧ＶＢＴに達すると、セ
レクタＳ１はインバータＩ２の出力を信号ｍｓｂとして
選択出力する。したがって、電源電圧Ｖｃｃが高電圧で
も安定して動作することができる。
ンバータＩ１，Ｉ２のしきい値Ｖｔ，Ｖｔ２の各々の電
圧依存特性を示す図８を参照して本実施の形態の動作に
ついて説明すると、電源電圧Ｖｃｃが低く信号ＢＴが’
０’のときはセレクタＳ１はインバータＩ１の出力を信
号ｍｓｂとして選択出力する。電源電圧Ｖｃｃが上昇し
信号ＢＴが’１’に遷移する電圧ＶＢＴに達すると、セ
レクタＳ１はインバータＩ２の出力を信号ｍｓｂとして
選択出力する。したがって、電源電圧Ｖｃｃが高電圧で
も安定して動作することができる。
【００３９】本本実施の形態を、プリチャージ信号φを
用いる場合に適用しても同様の効果が得られることは明
白である。
用いる場合に適用しても同様の効果が得られることは明
白である。
【００４０】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、冗長メモリ選択回路が、電源電圧の設定電圧値
の超過に応答して活性化する高電圧試験信号ＢＴの供給
に応答して論理変換の電位レベルを切替る論理変換電位
切替手段を備えることにより、この信号ＢＴの値に対応
して最高Ｌレベル電圧あるいは出力インバータ回路のし
きい値を変化させることにより、広い電圧範囲で、冗長
メモリ選択回路を高速かつ安定動作させることができる
という効果がある。
モリは、冗長メモリ選択回路が、電源電圧の設定電圧値
の超過に応答して活性化する高電圧試験信号ＢＴの供給
に応答して論理変換の電位レベルを切替る論理変換電位
切替手段を備えることにより、この信号ＢＴの値に対応
して最高Ｌレベル電圧あるいは出力インバータ回路のし
きい値を変化させることにより、広い電圧範囲で、冗長
メモリ選択回路を高速かつ安定動作させることができる
という効果がある。
【図１】本発明の半導体メモリの第１の実施の形態を示
す回路図である。
す回路図である。
【図２】本実施の形態の半導体メモリにおける動作の一
例を示す電源電圧対最高Ｌレベル電圧およびしきい値電
圧特性図である。
例を示す電源電圧対最高Ｌレベル電圧およびしきい値電
圧特性図である。
【図３】バーンインテスト信号発生回路の一例を示す回
路図である。
路図である。
【図４】本発明の半導体メモリの第２の実施の形態を示
す回路図である。
す回路図である。
【図５】本発明の半導体メモリの第３の実施の形態を示
す回路図である。
す回路図である。
【図６】本発明の半導体メモリの第４の実施の形態を示
す回路図である。
す回路図である。
【図７】本発明の半導体メモリの第４の実施の形態を示
す回路図である。
す回路図である。
【図８】本実施の形態の半導体メモリにおける動作の一
例を示す電源電圧対最高Ｌレベル電圧およびしきい値電
圧特性図である。
例を示す電源電圧対最高Ｌレベル電圧およびしきい値電
圧特性図である。
【図９】従来の第１，第２の半導体メモリの一例とワン
ショット回路とを示す回路図である。
ショット回路とを示す回路図である。
【図１０】従来の半導体メモリにおける電位の一例を示
す電源電圧対最高Ｌレベル電圧およびしきい値電圧特性
図である。
す電源電圧対最高Ｌレベル電圧およびしきい値電圧特性
図である。
１，１Ａ，３，３Ａ，４，４Ａ プリチャージ回路 ２ 冗長メモリアドレス設定回路 ５ バーンインテスト信号発生回路 ６ ワンショット回路 Ｆ１〜Ｆ４ ヒューズ Ｇ１ ＯＲゲート Ｉ１〜Ｉ４ インバータ Ｑ１〜Ｑ１０ トランジスタ Ｒ１，Ｒ２ 抵抗 Ｓ１ セレクタ
Claims (2)
- 【請求項１】 不良セルを列または行の予め定めたアレ
イ単位で交換するための冗長メモリセルアレイと、前記
冗長メモリセルアレイの所定の１つを選択するための冗
長メモリセルアレイ選択線と、前記冗長メモリセルアレ
イの選択時に第１の電源電圧対応の第１の電位を予め定
めた節点に発生し前記冗長メモリセルアレイの非選択時
に前記第１の電源電圧と第２の電源電圧との中間の第２
の電位を前記節点に発生する冗長メモリアドレス設定回
路と、前記第１，第２の電位の各々をそれぞれ第１，第
２の選択電位に変換する第１のしきい値と前記第１のし
きい値より大きい第２のしきい値とを有する論理変換回
路とを備え、外部アドレス信号の供給に応答して前記選
択時および前記非選択時の各々がそれぞれ前記第１，第
２の選択電位の選択信号を発生して前記冗長メモリセル
アレイ選択線を選択する冗長メモリ選択回路とを備える
半導体メモリにおいて、前記冗長メモリ選択回路が、前
記第１の電源電圧の予め定めた電圧値の超過に応答して
活性化する高電圧試験信号の供給に応答して前記論理変
換回路のしきい値を前記第２のしきい値に切替る論理変
換電位切替手段を備えることを特徴とする半導体メモ
リ。 - 【請求項２】 前記論理変換回路が、前記第２の電位に
応答可能な予め定めた第１のしきい値を有する第１のイ
ンバータ回路と、前記第１のしきい値より大きい第２の
しきい値を有する第２のインバータ回路とを備え、前記
論理変換電位切替手段が、前記高電圧試験信号の供給に
応答して前記第２のインバータ回路を選択するセレクタ
回路を備えることを特徴とする請求項１記載の半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19370995A JP3176262B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19370995A JP3176262B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945097A JPH0945097A (ja) | 1997-02-14 |
| JP3176262B2 true JP3176262B2 (ja) | 2001-06-11 |
Family
ID=16312492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19370995A Expired - Fee Related JP3176262B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176262B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260199A (ja) * | 1999-03-04 | 2000-09-22 | Nec Corp | 半導体記憶装置 |
| KR100873613B1 (ko) * | 2006-11-14 | 2008-12-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전압 생성 회로 및 방법 |
-
1995
- 1995-07-28 JP JP19370995A patent/JP3176262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945097A (ja) | 1997-02-14 |
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