JP3282967B2 - 行デコーダおよびｄｒａｍ - Google Patents

行デコーダおよびｄｒａｍ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般には半導体メ
モリ、特に半導体メモリのテストに関するものである。
【０００２】
【従来の技術】メモリセルの欠陥およびメモリアレイの
欠陥には、多くの原因、したがって多くの特徴がある。
分離されたセルの障害は、たとえ１つであっても、アレ
イ中に広がり、多くの場合、同じ付近の多数のセルが故
障する。多数セル障害が発生すると、障害は、ワードラ
イン障害（すなわち同一ワードライン・アドレスにある
セルの障害）、ビット（またはコラム）ライン障害（す
なわち、同一ビットラインにあるセルの障害）、または
これらの両方の障害に分けられる。これらの多数セル障
害の原因は、変化する。したがって、メモリアレイは、
欠陥セルを検出するために、広範囲にわたってテストさ
れる。
【０００３】多くの場合、欠陥のあるチップは、修理す
ることができる。欠陥セルは、検出されると、アレイ内
にスペアセルが設けられているならば、スペアセルと電
気的に取り換えることができる。セル障害の修理のため
に、オンチップ・スペアセルを設けることは、技術上、
オンチップ冗長性として既知である。代表的な最新の冗
長方法は、１本以上のスペア行（行冗長性）および／ま
たは１本以上のスペア列（列冗長性）を有している。こ
れらのスペア行／列は、フューズ・プログラマブル・デ
コーダを有している。このデコーダは、欠陥行／列のア
ドレスに応じてプログラムでき、同時に、欠陥セルを有
する行／列の選択をディスエーブルする。修理されたチ
ップは、電気的に、完全に良品のチップと見分けること
はできない。
【０００４】図１は、従来技術の１６Ｍｂ ＤＲＡＭチ
ップの略図である。チップ１００は、各サブアレイ１０
６に２つのスペア列を与える、冗長ビットライン（ＲＢ
Ｌ）１０２，１０４を備えている。各サブアレイ１０６
は、２n 本（ｎは代表的には、５〜８）のビットライン
（ＢＬ）１０８と、冗長ビットライン（この例では２
本）とを有している。各サブアレイ１０６は、サブアレ
イ・ブロック１１０の一部である。すべてのサブアレイ
・ブロック１１０は、集合して全ＲＡＭアレイを形成す
る。したがって例えば、１６Ｍｂ ＲＡＭは、各１Ｍｂ
の１６個のサブアレイ・ブロック１１０を有している。
ブロックのサイズ，サブアレイのサイズ、および１個の
ブロック１１０あたりのサブアレイ１０６の数は、相互
に依存し、性能および論理目的に基づいて選択される。
【０００５】１本のワードライン１１２が選択され、ハ
イにドライブされると、サブアレイ１０６がアクセスさ
れる。アクセスされたセルからのデータは、ビットライ
ン１０８と冗長ビットライン１０２，１０４とに同時に
与えられる。冗長デコーダがスペア列をアドレスするか
否かを決定するのを可能にするのに十分な、所定の最小
遅延の後、各サブアレイ内で冗長ビットライン１０２，
１０４が選択される。各サブアレイにおいて、選択され
たビットライン１０８または冗長ビットライン１０２，
１０４は、ローカル・データライン（ＬＤＬ）１１４に
接続される。ＬＤＬ１１４は、マスタ・データライン
（ＭＤＬ）１１６に接続される。ＭＤＬ１１６は、各サ
ブアレイ・ブロック１１０内の対応するサブアレイ１０
６を接続する。データは、サブアレイ１０６とＭＤＬ１
１６上のチップＩ／Ｏとの間を、転送される。
【０００６】図２は、サブアレイ１０６のトランジスタ
・レベルの回路図である。隣接するワードライン１１
２，１１８に接続されたセル１２０，１２２は、また、
各ビットライン対の対向ライン１２４，１２６に接続さ
れる。したがって、ワードライン１１２の半分（例え
ば、偶数アドレスのワードライン）が、ビットライン対
の一方のライン１２４上のセル１２０を選択する。残り
の半分のワードライン１１８（奇数アドレスのワードラ
イン）は、ビットライン対の他方のライン１２６上のセ
ル１２２を選択する。各セルの記憶キャパシタ１２８
は、代表的には、トレンチ・キャパシタまたは高密度の
スタック構造である。技術上既知のように、ＦＥＴが通
過させる最大電圧は、そのゲート・ソース電圧（ＶGS）
からＦＥＴのターンオン電圧すなわちスレショルド電圧
（ＶT ）を引いた電圧、すなわちＶGS−ＶT である。し
たがって、ビットライン１２４，１２６が電源電圧レベ
ルＶdd（またはＶH ）にチャージされ、ワードライン１
１２，１１８がまたＶddにあれば、最大のビットライン
信号、すなわち記憶キャパシタ１２８に記憶されたまた
は記憶キャパシタ１２８から読取られた電圧は、Ｖdd−
ＶT である。したがって、ビットライン信号を最大にす
るには、ワードライン１１２，１１８を、読取りまたは
書込み中に、典型的には少なくともＶdd＋ＶT に昇圧
し、Ｖddが、セルに書込まれ／セルから読出されるよう
にする。この昇圧レベルは、Ｖppと呼ばれ、通常、オン
チップで発生される。
【０００７】図２の回路の動作を、図３のタイミング図
に従って説明する。“１”をアレイに記憶して、センス
アンプ１４０を、予め定めた“１”状態にセットする。
したがって、“１”がビットライン１２４ハイおよびビ
ットライン１２６ローと定義されると、セルの記憶キャ
パシタ１２８をチャージすることによって、“１”がセ
ル１２０（およびビットライン１２４に接続されたすべ
ての他のセル）に記憶される。逆に、セル１２２の記憶
キャパシタ１３８をチャージすることによって、“１”
がセル１２２（およびビットライン１２６に接続された
すべての他のセル）に記憶される。セル１２０または１
２２を選択する前は、アレイは、その定常状態の待機状
態にある。等化トランジスタ１３４のゲート１３２がハ
イに保持されると、ビットライン１２４，１２６の電圧
は、ＶH ／２に等しくされる。ワードライン（ＷＬ）１
１２，１１８および選択ライン（ＣＳＬ）１４６は、待
機中ローに保持される。従来技術のＲＡＭでは、簡単な
リセット可能ラッチ回路（図示せず）によって、各ワー
ドラインがローにクランプされる（ハイにドライブされ
なければ）。ワードライン１１２（または１１８）がハ
イにドライブされると、ワードライン１１２上の各セル
１２０において、セル・パスゲート１３０はターンオン
され、セルの記憶キャパシタ１２８を対のライン１２４
に接続する。したがって、記憶キャパシタ１２８とライ
ン１２４との間で、電荷が転送される。代表的には、ビ
ットライン・キャパシタンスは、記憶キャパシタ１２８
のキャパシタンスよりも少なくとも１０倍大きい。した
がって、ライン１２４の電圧は、記憶キャパシタ１２８
に１が記憶されると上昇し、記憶キャパシタ１２８に０
が記憶されると低下する。ビットライン１２４と記憶キ
ャパシタ１２８との間の電荷転送を最大にするために
は、ワードライン１１２をＶpp≧Ｖdd＋ＶT に昇圧させ
る。ビットライン対の他のライン１２６は、そのプリチ
ャージ電圧レベルＶdd／２に保持され、センスアンプ１
４０の基準電圧として働く。
【０００８】十分な電荷が転送されて“１”または
“０”を検出するのに十分な遅延の後、センスアンプ１
４０がセットされる。センスアンプは、センスアンプ・
イネーブル（ＳＡＥ）ライン１４２をハイに、その反転
ライン１４４をローにドライブすることによって、セッ
トされる。ビットライン対１２４，１２６に転送される
データは、ビットライン対１２４，１２６上で増幅さ
れ、再ドライブされる。これは、センスアンプ１２４を
セットし、セル１２０に記憶されたデータに基づいて、
ビットライン１２４，１２６を、ハイ／ローまたはロー
／ハイにすることにより行われる。センスアンプのセッ
トは、検出されたデータを、選択されたセル１２０に書
込む。センスアンプをセットすることによって、すべて
のビットライン１２４，１２６が再ドライブされると、
セグメント選択信号（ＳＥＧＥi ）は、ドライブＣＳＬ
１４６をハイに立上げて、各アクセスされたサブアレイ
１０６内の１つの列を選択する。ＣＳＬ１４６上のハイ
は、選択された再ドライブ・ビットライン対１２４，１
２６を、パスゲート１５２を経て、ＬＤＬ１４８，１５
０に接続する。ＣＳＬタイミングは、ＳＥＧＥi にほぼ
同じであるが、それよりわずかに遅延している。
【０００９】障害セルを識別するためのメモリチップの
テストは、複雑であり、障害の各種類を識別するように
構成された特殊なテスト・パターンを必要とする。セル
の欠陥または欠点は、ハードＤＣ障害またはＡＣ（結
合）障害を生じさせる。典型的なＤＣ障害は、セルと通
過ワードライン（ＷＬ）との間の漏洩、ビットライン対
ＷＬ漏洩、ＷＬ対基板／チャンネル漏洩、あるいはＷＬ
対ＷＬ漏洩である。典型的なＡＣ障害は、ＷＬまたはセ
ンスアンプ（ＳＡ）セットへの容量結合より生じるノイ
ズである。
【００１０】多くのこのようなテストは、テスト時間、
したがってコストを下げるためには、幾本かのワードラ
インを同時にアクティベートすることを要求する。１つ
の例は、セルと通過ＷＬとの間、およびＢＬとＷＬの間
の漏洩をテストするのに用いられる複数ワードライン選
択テストである。このテストに対しては、典型的に、１
本以上（すべてではない）のワードラインをハイにドラ
イブし（アクティベートし）、同時に、センスアンプ
（ＳＡ）をセットする。アクティベートされたワードラ
インは、延長された期間（長期間ｔRAS ）の間、アクテ
ィブに保持される。一定の欠陥に対しては、アクティベ
ートされた通過ワードラインからのセル漏洩は、欠陥セ
ルの記憶キャパシタ１２８をチャージし、これによりセ
ルに記憶されたデータを変更する。また、他の種類の欠
陥に対しては、ビットライン対セル漏洩は、欠陥セルの
チャージされた記憶キャパシタ１２８をディスチャージ
し、蓄積された電荷を減少させて、欠陥セルの読取り、
したがって識別を不能にし、あるいはほとんど不能にす
る。各ワードラインは、比較的長い期間アクティベート
されることが必要であり、およびＤＲＡＭは非常に多数
のワードラインを有するので、テスト時間を短くするに
は、テストにおいて多くのワードラインを同時にアクテ
ィベートしなければならない。
【００１１】他の例は、転送ゲート・ストレス・テスト
であり、これは、欠陥のあるセル、あるいは弱いゲート
酸化物を識別するために用いられる。このテストに対し
ては、代表的に、すべてのワードラインはハイに、すな
わちＶH より大、例えばＶppにドライブされ、一方、す
べてのビットラインはローに、すなわちＧＮＤにされ
る。すべてのワードラインがＶppに、すべてのビットラ
インがＧＮＤにあれば、ゲート酸化物電界は最大にな
る。ゲートが欠陥または弱い酸化物を有するならば、短
絡が形成される。
【００１２】多くの場合、多数のワードラインを含むテ
ストが、記憶キャパシタ・プレート上の異常に大きなプ
レート電圧バウンス（ｂｏｕｎｃｅ）によって、あるい
はアレイ・ウェル電圧バウンスによって、妨害される。
これら両バウンスは、従来技術のＤＲＡＭにおける多数
ワードラインの同時切換によって生じる。これらの電圧
バウンスは、ストレス下のセルに対し異常な妨害を生じ
させ、セルに記憶されたデータを破壊する。
【００１３】複数のワードラインを同時にアクティベー
トする場合の他の問題は、ＩＲ降下によってローカルＶ
ppレベルを減少させるワードライン短絡の高い可能性で
ある。例えば、ワードラインがグランドに短絡される
と、電源バスを経る電圧降下は、非常に重要になる。ま
たワードライン対ワードライン短絡が発生する。このよ
うな短絡は、信頼できず、かつ、予期し得ないテスト結
果を生じる。しかし、従来技術のＤＲＡＭでは、欠陥ワ
ードライン（たとえ以前に識別され、置き換えられたと
しても）の選択を、前記複数ワードライン・テスト中
に、避けることはできない。したがって、複数ワードラ
インを、さらに容易に、フレキシブルに、かつ、信頼性
良くテストすることのできるＲＡＭが要求される。
【００１４】
【発明が解決しようとする課題】本発明の目的は、半導
体メモリのテスト時間を軽減することにある。
【００１５】本発明の他の目的は、半導体メモリのテス
トを簡略にすることにある。
【００１６】本発明のさらに他の目的は、欠陥半導体メ
モリ・チップを識別するのに必要な時間を軽減すること
にある。
【００１７】本発明のさらに他の目的は、初期の半導体
メモリ・チップのテスト・スクリーニングを簡略化する
ことにある。
【００１８】本発明のさらに他の目的は、ＲＡＭアレイ
に対し複数のワードラインを同時に選択することにあ
る。
【００１９】
【課題を解決するための手段】本発明は、ラッチ行デコ
ーダを有するＲＡＭである。ラッチ行デコーダは、行ア
ドレスに応答する。行アドレスは、ＮＯＲゲートおよび
ラッチ部分デコーダで、部分的にデコードされる。部分
的にデコードされたアドレスは、ラッチ行デコーダに与
えられる。このラッチ行デコーダは、行グループを選択
するデコード手段と、選択された行グループを、リセッ
トまで選択状態に保持するラッチ手段と、行グループの
各々の行選択信号を個々にドライブするドライバ手段
と、選択された行グループを選択解除するために、ラッ
チ手段をリセットするリセット手段とを備えている。ラ
ッチ部分デコーダは、グループのどの行をドライバ手段
によってドライブするかを選択する。
【００２０】
【発明の実施の形態】本発明は、行デコーダを有する半
導体メモリである。行デコーダは、一旦ラッチされると
リセットされるまで保持されるアドレス・イネーブル・
ラッチ回路を有している。行デコーダのラッチ回路のセ
ットは、個々のアドレスを通して、複数のワードライン
の各々の個々の選択をイネーブルする。センスアンプ
（ＳＡ）は、複数のワードラインのうちの第１のワード
ラインをターンオンした後に、セットされる。リセット
信号がイネーブル・ラッチ回路をリセットすると、ワー
ドラインはローに戻され、これにより行デコーダをディ
スエーブルして、行デコーダを選択されない状態に戻
す。
【００２１】図４は、本発明によるラッチ行デコーダ２
００の略図である。ラッチ行デコーダ２００は、各サブ
アレイ内に２５６本のワードラインを有する２５６Ｍｂ
ＤＲＡＭ内のワードライン・デコーダである。本発明
のラッチ・デコーダは、ラッチ回路２０２（交差接続さ
れたインバータ２０４，２０６）と、アドレス選択論理
回路（ＮＦＥＴ２０８，２１０，２１２）と、リセット
・デバイス（ＰＦＥＴ２１４）と、ラッチ・バッファ２
１６と、４個のゲート型ワードライン・ドライバ２１
８，２２０，２２２，２２４とを有している。２５６本
のワードラインＷＬi,0-3 に対し、６４個（ｉ＝０〜６
３）のこのようなラッチ・デコーダ２００が存在する。
【００２２】ラッチ・デコーダ２００は、アドレス選択
論理回路内の３個のＮＦＥＴ２０８，２１０，２１２を
ターンオンすることによって、選択される。これらの３
個のＮＦＥＴ２０８，２１０，２１２は、３入力ＮＡＮ
Ｄゲートを形成し、アドレス信号Ａ２３，Ａ４５，Ａ６
７の各々をハイにドライブすることによって、ターンオ
ンされる。Ａ２３は、図５の部分デコーダ（３入力ＮＯ
Ｒゲート）２２６からの、部分的にデコードされたアド
レス信号である。Ａ４５およびＡ６７は、それぞれ、図
６の２入力ＮＯＲゲート２２８からの部分的にデコード
されたアドレス信号である。Ａ４，Ａ５，およびＡ６，
Ａ７は、それぞれの２入力ＮＯＲゲートへの入力であ
り、その出力線上にＡ４５，Ａ６７を適切に発生する。
【００２３】ワードライン・アドレスビットは、０１，
２３，４５，６７と対にされており、これら対は、ラッ
チ機能付き部分デコーダ２４０（図７）、部分デコーダ
２２６，２２８で、それぞれＡ０１，Ａ２３，Ａ４５，
Ａ６７として部分的にデコードされる。各Ａ２３部分デ
コーダ２２６を、行冗長ディスエーブル否定信号（ＲＲ
ＤＮ）信号によってディスエーブルでき、これにより、
複数のワードライン・テスト中にも、欠陥ワードライン
の選択を防止する。ＲＲＤＮは、通常ローに保持され、
以前に置き換えられた欠陥行が選択されたならば、Ａ２
３部分デコーダを、ディスエーブルのためにのみ、ハイ
にドライブする。これは、従来のＤＲＡＭに固有のこれ
ら欠陥ワードラインの選択における問題を回避する。各
部分デコーダ入力（例えばＡ２またはＡ３）は、真また
は補数であり、これらはアドレス・レシーバから得ら
れ、Ａ２はＡ２ＴまたはＡ２Ｃのいずれか、Ａ３はＡ３
ＴまたはＡ３Ｃのいずれかである。１６個の部分デコー
ド信号が存在する。これらの部分的にデコードされた信
号は、以下に示すように、Ａ０１，Ａ２３，Ａ４５，ま
たはＡ６７によって表される。
【００２４】 Ａ０１＝Ａ０Ｃ１Ｃ，Ａ０Ｔ１Ｃ，Ａ０Ｃ１Ｔ，またはＡ０Ｔ１Ｔ Ａ２３＝Ａ２Ｃ３Ｃ，Ａ２Ｔ３Ｃ，Ａ２Ｃ３Ｔ，またはＡ２Ｔ３Ｔ Ａ４５＝Ａ４Ｃ５Ｃ，Ａ４Ｔ５Ｃ，Ａ４Ｃ５Ｔ，またはＡ４Ｔ５Ｔ Ａ６７＝Ａ６Ｃ７Ｃ，Ａ６Ｔ７Ｃ，Ａ６Ｃ７Ｔ，またはＡ６Ｔ７Ｔ ４個のワードライン・ドライバ２１８，２２０，２２
２，２２４の各々は、Ａ０１によって選択される。Ａ０
１は、図７のラッチ機能付き部分デコーダ２４０におい
て発生される。このラッチ機能付きのＡ０１部分デコー
ダ２４０は、図４の３入力ＮＡＮＤゲートおよびラッチ
回路と機能的に同じである。すなわち、リセット・デバ
イスＰＦＥＴ２３４およびデコードＮＦＥＴ２３１が共
通リセット信号ＷＬＲＥＳＥＴ* （＊は否定を意味す
る）によってドライブされる。アドレスＡ０およびＡ１
は、それぞれ、ＮＥＦＴ２３２および２３３のゲートに
接続され、交差結合型のインバータ２３６，２３７から
成るラッチ回路２３５及びラッチ・バッファ２３８を通
過して部分デコード出力Ａ０１を発生する。好ましく
は、Ａ０１部分デコーダ２４０の出力Ａ０１は、レベル
シフタ（図示せず）を駆動する。このレベルシフタは、
出力Ａ０１を反転し、行デコーダ２００のラッチ・バッ
フア２１６の出力２１７（図４）からの電位Ｖ dd からワ
ードライン・ドライバ２１８，２２０，２２２，２２４
のための電位Ｖ pp へシフトする。
【００２５】図８を参照すると、ワードライン・ドライ
バ２５０は、図４に図示のドライバ２１８−２２４の任
意の１つを表わす回路で、ＰＦＥＴ２５２およびＮＦＥ
Ｔ２５４により構成されている。図８に示すように、両
ＦＥＴ２５２，２５４のゲートは、ラッチ・バッファ２
１６の出力２１７によって駆動される。ＮＦＥＴ２５４
のドレイン，ソースは、ワードライン２５６とグランド
との間に接続される。ＰＦＥＴ２５２のドレイン，ソー
スは、Ａ０１とワードライン２５６との間に接続され
る。行デコーダのラッチ回路２０２がリセットされる
と、出力２１７はハイになって、ＮＦＥＴ２５４をター
ンオンし、ワードラインをローに保持し、ＰＦＥＴ２５
２をターンオフし、ワードライン２５６をＡ０１から分
離する。行デコーダのラッチ回路２０２がセットされる
と、出力２１７はローとなって、ＮＦＥＴ２５４をター
ンオフし、ワードライン２５６をグランドから分離し、
ＰＦＥＴ２５２をターンオンし、ワードライン２５６を
Ａ０１に接続する。
【００２６】このように、アドレス行デコーダのラッチ
回路２０２は、ＮＦＥＴ２０８，２１０，２１２をター
ンオンすることによりセットされ、Ａi をローにプルす
る。ラッチ・インバータ２０６は、Ａi のローを反転す
る。ラッチ・バッファ２１６は、インバータ２０６の出
力を再反転して、すべての４個の反転ワードライン・ド
ライバ２１８，２２０，２２２，２２４の２入力にロー
を与える。図８の各ワードライン・ドライバ２１８，２
２０，２２２，２２４は、その各ラッチ部分デコーダ２
４０からの各ゲート入力Ａ０Ｃ１Ｃ，Ａ０Ｔ１Ｃ，Ａ０
Ｃ１ＴまたはＡ０Ｔ１Ｔがハイにドライブされると、ワ
ードラインをハイにドライブする。行デコーダのラッチ
回路２０２は、一旦セットされると、リセット信号ＰＲ
Ｅがローにドライブされるまでセットされたままであ
り、このドライブに応答してＰＦＥＴ２１４がターンオ
ンしたときに、リセットされる。
【００２７】各ＷＬは、その各ワードライン・ドライバ
によって、ハイまたはローにアクティブに保持される。
したがって、従来技術のＲＡＭにおいて選択されなかっ
たワードラインをローにクランプすることが要求された
ＷＬラッチ回路は、本発明によって、取り除かれる。さ
らに、デコーダがイネーブルされると、４個のＷＬが同
時に部分的に選択される。
【００２８】本発明のラッチ行デコーダを有するＲＡＭ
については、５モードの動作が存在する。さらに、通常
のランダム・アクセス・モードの外に、４つのテストモ
ードがある。これらのテストモードは、長期間ｔRAS Ｗ
Ｌ妨害モード、トグルＷＬ妨害モード、転送ゲート・ス
トレス・モード、ＷＬストレス・モードである。
【００２９】図９は、ランダム・アクセス・モードの動
作のタイミング図である。待機中、部分的にプリデコー
ドされたアドレスＡ２３，Ａ４５，Ａ６７、およびリセ
ット信号ＰＲＥはローであり、デコーダ・ノードＡi を
Ｖppにプリチャージする。部分的にプリデコードされた
アドレスＡ０１は、またローであり、したがって、２５
６本のすべてのワードラインＷＬi,0-3 がローである。
アレイ・アクセスは、ＲＡＳ* がローになるとき開始す
る。選択されたサブアレイのリセット信号ＰＲＥが立上
り、デコーダ・リセットをディスエーブルする。次に、
部分的にデコードされた各アドレス（例えば、Ａ２Ｃ３
Ｃ，Ａ４Ｃ５Ｃ，Ａ６Ｃ７Ｃ）の１つが立上る。その結
果、６４個のデコーダから１つのデコーダＡi （Ａ0 ）
がローにプルされて、そのラッチ回路をセットする。ラ
ッチ回路のセットは、２５６本のワードラインのうちの
４本のグループ（すなわちＷＬ0,03）を部分的に選択す
る。このグループのうちの１本のワードラインは、部分
的にプリデコードされたアドレスＡ０１（例えばＡ０Ｃ
１Ｃ）の１つが立上ることによって選択される。このよ
うにして、選択されたワードライン（ＷＬ0,0 ）は、ハ
イにドライブされる。センスアンプは、通常にセットさ
れる。
【００３０】アレイがアクセスされた後に、すべてのプ
リデコードされた信号Ａ０１，Ａ２３，Ａ４５，Ａ６７
およびＰＲＥは、ＲＡＳ* が立上るときにローにリセッ
トされる。リセットの際、以前にセットされたラッチ回
路は、リセット信号ＰＲＥのローによってリセットさ
れ、Ａi はＰＦＥＴ２１４を経てＶppにプルされる。ま
た、以前に選択されたＷＬ（すなわちＷＬ0 ）はローに
戻される。
【００３１】好適な実施例のラッチ行デコーダによるＲ
ＡＭのテストは、従来技術によるＲＡＭのテストに対し
てかなり改善されている。本発明の利点を容易に理解さ
せるために、複数ワードライン・テストのタイミング図
を、従来技術のＲＡＭと、図４〜図８のラッチ行デコー
ダによるＲＡＭとについての上記各テストに対して示
す。
【００３２】図１０は、従来技術の複数のワードライン
の長期間ｔRAS 妨害テストに対するタイミング図であ
る。この従来技術のテストにおいては、ＲＡＳ* が立下
ると、６４本のワードラインＷＬi,0 が同時にハイにド
ライブされる。センスアンプは、その直後にセットされ
る。アクティベートされたワードライン上のすべてのセ
ルは、同時にターンオンされ、検出される。この同時セ
ル切換は、セルのプレート電圧およびＶppにノイズを誘
導する。ノイズ電流とＶppおよびプレート上の抵抗と
は、テストを妨害し、この従来技術ＲＡＭについてのテ
ストの信頼性を減少させる。
【００３３】これとは対照的に、図１１は、本発明によ
る長期間ｔRAS 妨害テストに対するタイミング図であ
る。このテスト・モードでは、通常のランダム・アクセ
ス・モードとは異なり、所定数（この例では６４個）の
ラッチ行デコーダ回路は、ＲＡＳサイクル毎に順々に選
択され、ラッチされたままであり（図１１に示すように
リセット信号ＰＲＥのハイ状態、すなわちデイスエーブ
ル状態のため）、また、各ラッチされたデコーダが１対
４選択ワードラインのグループをイネーブルする。この
テストでは、センスアンプは、第１のＷＬが選択された
後に、セットされる。ＲＡＭをさらにストレスするに
は、電圧Ｖpre をプリチャージすることによって、ビッ
トラインを、ビットライン等化器を経て接地（ＧＮＤ）
することができる。これは、６４個のすべてのデコーダ
が選択され、ラッチされた後に、行われる。選択される
ワードラインの数およびそれらのアクティベーション・
シーケンスは、テスタにおいて外部的に選択される。ま
た、リセット信号ＰＲＥの印加は、テスタによって外部
制御されるので、テスタはラッチ回路を独立にリセット
する。したがって、このテスト・モードにおける各順次
的選択の間にアクティベートされたワードラインおよび
セットされたセンスアンプの数は、通常のランダム・ア
クセスと同じであるので、（すなわち、通常の数のワー
ドライン，ビットライン，センスアンプがスイッチング
動作を行なう）、このテストは、通常の読取りまたは書
込み程度に信頼でき、従来技術よりもかなり改善されて
いる。
【００３４】長期間ｔRAS 妨害テストの始めに、チップ
がイネーブルされると（ＲＡＳ* がロー）、リセット信
号ＰＲＥは立上り、ハイに保持されて、Ａi デコーダの
ラッチ回路リセットをディスエーブルする。続いて、部
分的にデコードされたアドレス（例えば、Ａ２Ｃ３Ｃ，
Ａ４Ｃ５Ｃ，Ａ６Ｃ７Ｃ）は、ランダム・アクセス・モ
ードにおけるように立上る。その結果、６４個のデコー
ダのうちの１つのデコーダＡi （例えばＡ0 ）がローに
プルされ、ラッチされる。このセット・ラッチは、２５
６本のワードラインから４本を、この例ではＷＬ0,0 を
選択する。部分的にプリデコードされたワードライン・
ドライバ・アドレスＡ０１のうちの１つ（Ａ０Ｃ１Ｃの
ような）が立上り、４個の部分的に選択されたワードラ
イン・ドライバのうちの１個をイネーブルする。このド
ライバは、ワードラインＷＬ0,0をハイにドライブす
る。したがって、通常のランダム・アクセスに関して、
センスアンプが通常にセットされる。長期間ｔRAS ワー
ドライン妨害テスト中のこの最初のアクセスの後に、Ｒ
ＡＳ* がハイのときでさえも、リセット信号ＰＲＥはハ
イに保持されるので、選択されたワードラインは、選択
されたままである。各連続するＲＡＳサイクルでは、部
分的にデコードされたアドレス（例えば、Ａ２Ｔ３Ｃ，
Ａ４Ｃ５Ｃ，Ａ６Ｃ７Ｃ）が立上ると、他のラッチ回路
がセットされる。各ラッチ回路がセットされると、他の
グループのワードライン・ドライバは、部分的に選択さ
れ、したがって、他のワードラインがドライブされる。
以前にセットされたラッチ回路はセットされたままであ
り、既にアクティブなワードラインは、アクティブのま
まである。このシーケンスは、すべてのワードライン・
デコーダがイネーブルされるまで、すなわちテストが終
了するまで繰り返される。
【００３５】テストが終了すると、アクティブなワード
ラインは、初めにＡ０１をローにプルすることによっ
て、リセットされる。Ａ０１レベルシフタは、それぞ
れ、通常動作において１本のＷＬをチャージおよびディ
スチャージするように構成されているので、リセット中
の瞬時グランド電流は、これらレベルシフタによって制
限される。各レベルシフタは、選択されたワードライン
の主要部をディスチャージする。したがって、Ａ０１が
ローにプルされると、ワードライン・ドライバ２１８，
２２０，２２２，２２４によってワードラインをディス
チャージする。ワードラインがＶtpに低下すると、ディ
スチャージは停止する。リセット信号ＰＲＥが立下る
と、ラッチ・ノードＡi がＶppにプルされるので、ラッ
チ回路はリセットされる。ラッチ回路のリセットは、行
デコーダをリセットし、残りのワードラインの電圧（Ｖ
tp）を、ＮＦＥＴ２５４を経てグランドにディスチャー
ジする。最後に、センスアンプが通常にリセットされ
る。
【００３６】この長期間ｔRAS 妨害テストは、選択され
たワードラインあたり１つのＲＡＳサイクル（≒１００
ｎｓ）を必要とする。しかし、テスト時間は、セルの保
持時間（２５６ｍｓ）よりもかなり短く、１０００回の
ＲＡＳテスト・サイクルも可能である。
【００３７】図１２は、本発明によるトグル（すなわち
切換え）複数ワードライン妨害テストのタイミング図で
ある。このテストでは、各ラッチ行デコーダは、順々に
選択され、このテストに対しては、図７に示したＡ０１
部分デコーダ２４０の共通リセット信号ＷＬＲＥＳＥＴ
* はＲＡＳ* にしたがってハイおよびローにトグルさ
れ、その結果、出力Ａ０１がハイおよびローにトグルす
る。各デコーダのラッチ回路がセットされると、それは
セットされたままに保持される。したがって、イネーブ
ルされたワードラインは、すべて、ＲＡＳ* にしたがっ
てトグルされる。センスアンプは、最初のラッチ回路が
セットされるとセットされ、あるいはトグルされたワー
ドラインによってセットおよびリセットされる。長期間
ｔRAS 妨害テストについては、ワードライン・グループ
・サイズおよびアクティベーション・シーケンスは、テ
スタにおいて外部制御される。非常に多くのワードライ
ンを同時にトグルする故に、Ｖppノイズを考慮するなら
ば、同時にトグルする（選択される）ワードラインを、
テスタによって減らすことができる。
【００３８】図１３は、従来技術の転送ゲート・ストレ
ス・テストのタイミング図である。このＤＣテストで
は、サブアレイ内の２５６本すべてのワードラインが、
同時に選択され、ハイにドライブされる。ワードライン
のドライブと同時に、ビットライン・プリチャージ電圧
Ｖpre は、接地される。この従来技術テストは、同時切
換、特にグランド・バウンスによって、妨害される。
【００３９】図１４は、本発明による転送ゲート・スト
レス・テストのタイミング図である。このテストでは、
４つのすべてのＡ０１信号はハイに保持され、イネーブ
ルされた行デコーダの４つのすべてのドライバをイネー
ブルする。ＲＡＳ* ，ＰＲＥ，Ａ２３，Ａ４５，Ａ６７
は、トグルされて、行デコーダのラッチ回路を連続的に
セットする。４本のワードライン（ＷＬi,0-3 ）の各グ
ループは、連続的にイネーブルされ、４本のすべてのワ
ードラインはハイにドライブされる。このテストでは、
図１３の従来技術のテストのように、センスアンプはセ
ットされない。その代わりに、ビットラインは、Ｖpre
を接地することによって、ビットライン等化器を経て接
地（ＧＮＤ）される。また、欠陥ワードラインはディス
エーブルされて、従来技術のＤＲＡＭにおいて生じる短
絡を経るＶpp降下を避けることによって、テストの信頼
性をかなり改善する。
【００４０】図１５は、本発明によるワードライン・ス
トレス・テストのタイミング図である。このテストは、
転送ゲート・ストレス・テストに類似している。しか
し、交互するワードラインは、４つのＡ０１信号の代わ
りに２つの信号（例えば、Ａ０Ｃ１ＣおよびＡ０Ｃ１
Ｔ）によって選択的にアクティベートされる。このテス
トでは、交互するワードラインは、ハイ（Ｖpp）および
ロー（ＧＮＤ）にされ、隣接するワードライン間に最大
の電界を与える。ＷＬ間の短絡を、このテスト中にワー
ドライン間で識別でき、あるいは形成することができ
る。したがって、ＲＡＳ* ，ＰＲＥ，Ａ２３，Ａ４５，
Ａ６７は、長期間ｔRAS ワードライン妨害テスト（図１
０）におけるように、トグルされる。ラッチ回路は連続
的にセットされ、各ラッチ回路がセットされると、交互
するワードライン（例えば、Ｗi,0 およびＬi,2 ）が選
択されて、連続的にドライブされる。ワードラインは、
一旦アクティベートされるとアクティブに留まって、最
終的に、ハイ／ローの交互するワードライン・パターン
が生成される。
【００４１】これら４つのテストについて、冗長制御信
号ＰＲＤＮによって部分アドレスをゲートすることによ
って、あるいは、フューズ・プログラミングの前に、テ
スタにおいてアドレスをマスクすることによって、既知
の欠陥ワードラインをディスエーブルすることができ
る。前述したように、従来技術のＲＡＭでは、テスト中
に、すべてのワードラインが同時に切り換わった。しか
し、好適なラッチ行デコーダは、ワードラインのすべて
あるいは多数を、徐々に選択することを可能にするの
で、ワードラインの一部のみが、ＲＡＳテスト・サイク
ル中に、選択されたサブアレイにおいて切り換わる。し
たがって、Ｖppライン・ノイズが最小となり、外部Ｖpp
電源の必要性を排除する。
【００４２】また、ＷＬ妨害テスト中のビットライン検
出により生じるプレート・カップリング・ノイズは、最
少となる。というのは、センスアンプは、第１のワード
ラインが選択された後に、セットされるからである。し
たがって、ビットラインは、最初のワードラインからの
データに応答してドライブされるので、定常状態に保持
される。さらに、本発明のデコーダによれば、２個以上
のデコーダがイネーブルされた後に、複数ワードライン
（イネーブルされた）を、ＡＣテストのためにトグルす
ることができる。複数のワードラインの同時ディスチャ
ージにより生じるかもしれない、切換電流誘導グランド
・バウンスは、テスト中のビットラインおよびワードラ
イン切換を減少させることによって、減少する。
【００４３】さらに、テスタは、アクティブ・ワードラ
インの数，それらの選択，それらのアクティベーション
・シーケンスを制御することができる。したがって本発
明は、重要なテスト・モード・フレキシビリティを有し
ている。既知の欠陥ワードラインを置き換えるヒューズ
・プログラミングの前に、テスタは前のテスト結果を使
って、既知の不良行アドレスを見つけることができる。
また、欠陥ワードラインを識別し置き換えた後に、欠陥
ワードラインは、冗長比較信号で行デコーダ選択信号を
ゲートすることによって、バイパスされる。したがっ
て、行アドレスが置き換えられたＷＬに一致するなら
ば、アドレスは阻止され、行デコーダには送られない。
【００４４】最後に、このラッチ・デコーダを有するア
レイを、すべてのワードライン、または延長された期間
にわたってアクティブな交互ワードラインによって、バ
ーン・インまたは信頼性解析することができる。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）行アドレスに応答する行デコーダにおいて、行グ
ループを選択するデコード手段と、前記選択された行グ
ループを、リセットまで選択状態に保持するラッチ手段
と、前記行グループの各々の行選択信号を個々にドライ
ブするドライバ手段と、前記選択された行グループを選
択解除するために、前記ラッチ手段をリセットするリセ
ット手段と、を備える行デコーダ。 （２）前記デコード手段は、３入力ＮＡＮＤゲートであ
る、上記（１）に記載の行デコーダ。 （３）前記ラッチ手段は、１対の交差結合インバータで
ある、上記（１）に記載の行デコーダ。 （４）前記行グループは、４本の行であり、前記リセッ
ト手段はＰＦＥＴである、上記（１）に記載の行デコー
ダ。 （５）行冗長ディスエーブル信号に応答して、前記行グ
ループの選択をディスエーブルする手段を、さらに備え
る上記（１）に記載の行デコーダ。 （６）前記行選択信号は、ラッチ部分デコーダから発生
され、前記ラッチ部分デコーダは、前記ラッチ手段とは
無関係にリセットされる、上記（１）に記載の行デコー
ダ。 （７）メモリ・アレイを備え、前記メモリ・アレイは、
行および列で配列され、前記行の少なくとも１つのグル
ープは、上記（１）に記載の行デコーダによって選択さ
れ、ドライブされる、ＤＲＡＭ。 （８）行アドレスに応答する行デコーダにおいて、行グ
ループを選択するデコード手段と、行冗長ディスエーブ
ル信号に応答して、前記行グループの選択をディスエー
ブルする手段と、前記選択された行グループを、リセッ
トまで選択状態に保持するラッチ手段と、前記行グルー
プの各々の行選択信号を個々にドライブするドライバ手
段と、前記選択された行グループを選択解除するため
に、前記ラッチ手段をリセットするリセット手段とを備
え、前記行選択信号は、ラッチ部分デコーダから発生さ
れ、前記ラッチ部分デコーダは、前記ラッチ手段とは無
関係にリセットされる、行デコーダ。 （９）メモリ・アレイを備え、前記メモリ・アレイは、
行および列で配列され、行アドレスに応答する行デコー
ダを有する、ＤＲＡＭにおいて、行グループを選択する
デコード手段と、前記選択された行グループを、リセッ
トまで選択状態に保持するラッチ手段と、前記行グルー
プの各々の行選択信号を個々にドライブするドライバ手
段と、前記選択された行グループを選択解除するため
に、前記ラッチ手段をリセットするリセット手段と、を
備えるＤＲＡＭ。 （１０）前記デコード手段は、３入力ＮＡＮＤゲートで
ある、上記（９）に記載のＤＲＡＭ。 （１１）前記ラッチ手段は、１対の交差結合インバータ
である、上記（９）に記載のＤＲＡＭ。 （１２）前記行グループは、４本の行であり、前記リセ
ット手段はＰＦＥＴである、上記（９）に記載のＤＲＡ
Ｍ。
【図面の簡単な説明】
【図１】従来技術のＲＡＭアレイの略図である。
【図２】ＲＡＭサブアレイのトランジスタ・レベルでの
回路図である。
【図３】図２の回路の動作を説明するためのタイミング
図である。
【図４】本発明の実施例によるラッチ付き行デコーダの
略図である。
【図５】本発明の実施例による部分アドレス・デコーダ
の略図である。
【図６】本発明の実施例による部分アドレス・デコーダ
の略図である。
【図７】本発明の実施例によるラッチ付き部分アドレス
・デコーダの略図である。
【図８】本発明の実施例によるワードライン・ドライバ
の略図である。
【図９】図４のラッチ付き行デコーダを有するＲＡＭの
通常のランダム・アクセスのタイミング図である。
【図１０】従来の複数ワードライン選択テストのタイミ
ング図である。
【図１１】本発明の最初のワードライン選択（長期間ｔ
RAS 妨害）テストのタイミング図である。
【図１２】本発明のトグルされたワードライン妨害テス
トのタイミング図である。
【図１３】従来技術の転送ゲート・ストレス・テストの
タイミング図である。
【図１４】本発明の転送ゲート・ストレス・テストのタ
イミング図である。
【図１５】本発明の好適な実施例のワードライン・スト
レス・テストのタイミング図である。
【符号の説明】
１００ ＤＲＡＭチップ １０２，１０４ 冗長ビットライン １０６ サブアレイ １１２，１１８ ワードライン １２０，１２２ セル １２４，１２６ ビットライン １４０ センスアンプ ２００ ラッチ行デコーダ ２０２ ラッチ回路 ２１８，２２０，２２２，２２４ ゲート・ワードライ
ン・ドライバ ２２６，２２８，２４０ 部分デコーダ ２５０ ワードライン・ドライバ
フロントページの続き (72)発明者 ヒング・ウォング アメリカ合衆国 06850 コネティカッ ト州 ノアウォーク ＃54 ベッドフォ ード アヴェニュー 11 (56)参考文献 特開 平６−60699（ＪＰ，Ａ) 特開 平２−141993（ＪＰ，Ａ) 特開 平４−143999（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/40 - 11/419

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の行グループの各々を選択するための
    複数のデコード手段（たとえば回路２００）と、前記各デコード手段に結合され、 前記選択された行グル
    ープを、リセットされるまで、その選択状態に保持する
    ための複数のラッチ手段（たとえば回路２０２）と、前記各ラッチ手段の制御の下に、 前記行グループの各行
    に対応するワードライン選択信号を個別にドライブする
    ためのドライバ手段（たとえば回路２１８−２２４）
    と、 選択された行グループの選択解除のために前記ラッチ手
    段をリセットするための複数のリセット手段（たとえば
    回路２１４）と、前記ワードライン選択信号を発生すると共に、前記ラッ
    チ手段の制御とは無関係に、リセット信号ＷＬＲＥＳに
    よってリセットされるラッチ機能付きの部分デコード手
    段（たとえば回路２４０）と、 から成る ことを特徴とする行アドレスに応答する行デコ
    ーダ。
  2. 【請求項２】複数の行グループの各々を選択するための
    複数のデコード手段（たとえば回路２００）と、 前記各デコード手段に結合され、前記選択された行グル
    ープを、リセットされるまで、その選択状態に保持する
    ための複数のラッチ手段（たとえば回路２０２）と、 前記各ラッチ手段の制御の下に、前記行グループの各行
    に対応するワードライン選択信号を個別にドライブする
    ためのドライバ手段（たとえば回路２１８−２２４）
    と、 選択された行グループの選択解除のために前記ラッチ手
    段をリセットするためのリセット手段（たとえば回路２
    １４）であって、 通常のランダム・アクセス・モードにおいては、前記リ
    セット手段へ印加されるリセット信号（たとえば、図９
    に図示の信号ＰＲＥ）をＲＡＳ信号の電位レベル変化に
    依存して高および低（または低および高）の電位レベル
    にそれぞれ変化させることによりそれぞれディスエーブ
    ルおよびイネーブルにされる一方、テスト・モードにお
    いては、順々に選択された複数の行デコード手段をその
    選択状態に保持し続けるのに必要な長時間に亘って、前
    記リセット信号（たとえば、図１１，１２，１４，１５
    に図示の信号ＰＲＥ）を前記ＲＡＳ信号の電位レベル変
    化に依存すること無く高（または低）の電位レベルに維
    持させることによりディスエーブルにされるリセット手
    段と、 から成る行アドレスに応答する行デコーダ。
  3. 【請求項３】前記デコード手段は、３入力ＮＡＮＤゲー
    トである請求項１または２に記載の行デコーダ。
  4. 【請求項４】前記ラッチ手段は、１対の交差結合インバ
    ータである請求項１または２に記載の行デコーダ。
  5. 【請求項５】前記各デコード手段は、前記ワードライン
    選択信号を発生すると共に前記ラッチ手段の制御とは無
    関係にリセット信号ＷＬＲＥＳによってリセットされる
    ラッチ機能付きの部分デコード手段（たとえば回路２４
    ０）を含むことを特徴とする請求項２に記載の行デコー
    ダ。
  6. 【請求項６】前記各デコード手段は、行冗長ディスエー
    ブル信号に応答して前記行グループの選択をディスエー
    ブルする部分デコード手段をさらに含む請求項１または
    ５に記載の行デコーダ。
  7. 【請求項７】メモリ・アレイを備え、前記メモリ・アレ
    イは、行および列で配列され、行アドレスに応答する行
    デコーダを有する、ＤＲＡＭにおいて、前記行デコーダは、 複数の行グループの各々を選択するための複数のデコー
    ド手段（たとえば回路２００）と、 前記各デコード手段に結合され、前記選択された行グル
    ープを、リセットされるまで、その選択状態に保持する
    ための複数のラッチ手段（たとえば回路２０２）と、 前記各ラッチ手段の制御の下に、前記行グループの各行
    に対応するワードライン選択信号を個別にドライブする
    ためのドライバ手段（たとえば回路２１８−２２４）
    と、 選択された行グループの選択解除のために前記ラッチ手
    段をリセットするための複数のリセット手段（たとえば
    回路２１４）と、前記ワードライン選択信号を発生すると共に、前記ラッ
    チ手段の制御とは無関係に、リセット信号ＷＬＲＥＳに
    よってリセットされるラッチ機能付きの部分デコード手
    段（たとえば回路２４０）と、 から成る ことを特徴とするＤＲＡＭ。
  8. 【請求項８】メモリ・アレイを備え、前記メモリ・アレ
    イは、行および列で配列され、行アドレスに応答する行
    デコーダを有する、ＤＲＡＭにおいて、 前記行デコーダは、 複数の行グループの各々を選択するための複数のデコー
    ド手段（たとえば回路２００）と、 前記各デコード手段に結合され、前記選択された行グル
    ープを、リセットされるまで、その選択状態に保持する
    ための複数のラッチ手段（たとえば回路２０２）と、 前記各ラッチ手段の制御の下に、前記行グループの各行
    に対応するワードライン選択信号を個別にドライブする
    ためのドライバ手段（たとえば回路２１８−２２４）
    と、 選択された行グループの選択解除のために前記ラッチ手
    段をリセットするためのリセット手段（たとえば回路２
    １４）であって、 通常のランダム・アクセス・モードにおいては、前記リ
    セット手段へ印加されるリセット信号（たとえば、図９
    に図示の信号ＰＲＥ）をＲＡＳ信号の電位レベル変化に
    依存して高および低（または低および高）の電位レベル
    にそれぞれ変化させることによりそれぞれディスエーブ
    ルおよびイネーブルにされる一方、テスト・モードにお
    いては、順々に選択された複数の行デコード手段をその
    選択状態に保持し続けるのに必要な長時間に亘って、前
    記リセット信号（たとえば、図１１，１２，１４，１５
    に図示の信号ＰＲＥ）を前記ＲＡＳ信号の電位レベル変
    化に依存すること無く高（または低）の電位レベルに維
    持させることによりディスエーブルにされるリセット手
    段と、 から成ることを特徴とするＤＲＡＭ。
  9. 【請求項９】前記各デコード手段は、前記ワードライン
    選択信号を発生すると共に、前記ラッチ手段の制御とは
    無関係に、リセット信号ＷＬＲＥＳによってリセットさ
    れるラッチ機能付きの部分デコード手段（たとえば回路
    ２４０）を含むことを特徴とする請求項８に記載のＤＲ
    ＡＭ。
  10. 【請求項１０】前記各デコード手段は、行冗長ディスエ
    ーブル信号に応答して前記行グループの選択をディスエ
    ーブルする部分デコード手段（たとえば回路２２６）を
    さらに含むことを特徴とする請求項７または９に記載の
    ＤＲＡＭ。
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