JP3251851B2

JP3251851B2 - Ｒａｍアレイをテストする方法

Info

Publication number: JP3251851B2
Application number: JP12871696A
Authority: JP
Inventors: トシアキ・キリハタ; ヒング・ウォング
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-06-07
Filing date: 1996-05-23
Publication date: 2002-01-28
Anticipated expiration: 2016-05-23
Also published as: EP0747906B1; EP0747906A3; EP0747906A2; DE69618857T2; JPH08339696A; DE69618857D1; US5619460A; TW318954B

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般には半導体メ
モリ、特に半導体メモリのテストに関するものである。

【０００２】

【従来の技術】メモリセルの欠陥およびメモリアレイの
欠陥には、多くの原因、したがって多くの特徴がある。
分離されたセルの障害は、たとえ１つであっても、アレ
イ中に広がり、多くの場合、同じ付近の多数のセルが故
障する。多数セル障害が発生すると、障害は、ワードラ
イン障害（すなわち同一ワードライン・アドレスにある
セルの障害）、ビット（またはコラム）ライン障害（す
なわち、同一ビットラインにあるセルの障害）、または
これらの両方の障害に分けられる。これらの多数セル障
害の原因は、変化する。したがって、メモリアレイは、
欠陥セルを検出するために、広範囲にわたってテストさ
れる。

【０００３】多くの場合、欠陥のあるチップは、修理す
ることができる。欠陥セルは、検出されると、アレイ内
にスペアセルが設けられているならば、スペアセルと電
気的に取り換えることができる。セル障害の修理のため
に、オンチップ・スペアセルを設けることは、技術上、
オンチップ冗長性として既知である。代表的な最新の冗
長方法は、１本以上のスペア行（行冗長性）および／ま
たは１本以上のスペア列（列冗長性）を有している。こ
れらのスペア行／列は、フューズ・プログラマブル・デ
コーダを有している。このデコーダは、欠陥行／列のア
ドレスに応じてプログラムでき、同時に、欠陥セルを有
する行／列の選択をディスエーブルする。修理されたチ
ップは、電気的に、完全に良品のチップと見分けること
はできない。

【０００４】図１は、従来技術の１６ＭｂＤＲＡＭチ
ップの略図である。チップ１００は、各サブアレイ１０
６に２つのスペア列を与える、冗長ビットライン（ＲＢ
Ｌ）１０２，１０４を備えている。各サブアレイ１０６
は、２ⁿ本（ｎは代表的には、５〜８）のビットライン
（ＢＬ）１０８と、冗長ビットライン（この例では２
本）とを有している。各サブアレイ１０６は、サブアレ
イ・ブロック１１０の一部である。すべてのサブアレイ
・ブロック１１０は、集合して全ＲＡＭアレイを形成す
る。したがって例えば、１６ＭｂＲＡＭは、各１Ｍｂ
の１６個のサブアレイ・ブロック１１０を有している。
ブロックのサイズ，サブアレイのサイズ、および１個の
ブロック１１０あたりのサブアレイ１０６の数は、相互
に依存し、性能および論理目的に基づいて選択される。

【０００５】１本のワードライン１１２が選択され、ハ
イにドライブされると、サブアレイ１０６がアクセスさ
れる。アクセスされたセルからのデータは、ビットライ
ン１０８と冗長ビットライン１０２，１０４とに同時に
与えられる。冗長デコーダがスペア列をアドレスするか
否かを決定するのを可能にするのに十分な、所定の最小
遅延の後、各サブアレイ内で冗長ビットライン１０２，
１０４が選択される。各サブアレイにおいて、選択され
たビットライン１０８または冗長ビットライン１０２，
１０４は、ローカル・データライン（ＬＤＬ）１１４に
接続される。ＬＤＬ１１４はマスタ・データライン（Ｍ
ＤＬ）１１６に接続される。ＭＤＬ１１６は、各サブア
レイ・ブロック１１０内の対応するサブアレイ１０６を
接続する。各サブアレイ毎に選択、アクチベーションな
どの動作が行なわれ、データの転送は、例えばアドレス
によって選択されたサブアレイ１０６とチップＩ／Ｏと
の間で、ＭＤＬ１１６を介して直接に行なわれる。

【０００６】図２は、サブアレイ１０６のトランジスタ
・レベルの回路図である。隣接するワードライン１１
２，１１８に接続されたセル１２０，１２２は、また、
各ビットライン対の対向ライン１２４，１２６に接続さ
れる。したがって、ワードライン１１２の半分（例え
ば、偶数アドレスのワードライン）が、ビットライン対
の一方のライン１２４上のセル１２０を選択する。残り
の半分のワードライン１１８（奇数アドレスのワードラ
イン）は、ビットライン対の他方のライン１２６上のセ
ル１２２を選択する。各セルの記憶キャパシタ１２８
は、代表的には、トレンチ・キャパシタまたは高密度の
スタック構造である。技術上既知のように、ＦＥＴが通
過させる最大電圧は、そのゲート・ソース電圧（Ｖ_GS）
からＦＥＴのターンオン電圧すなわちスレショルド電圧
（Ｖ_T）を引いた電圧、すなわちＶ_GS−Ｖ_Tである。し
たがって、ビットライン１２４，１２６が電源電圧レベ
ルＶ_dd（またはＶ_H）にチャージされ、ワードライン１
１２，１１８がまたＶ_ddにあれば、最大のビットライン
信号、すなわち記憶キャパシタ１２８に記憶されたまた
は記憶キャパシタ１２８から読取られた電圧は、Ｖ_dd−
Ｖ_Tである。したがって、ビットライン信号を最大にす
るには、ワードライン１１２，１１８を、読取りまたは
書込み中に、典型的には少なくともＶ_dd＋Ｖ_Tに昇圧
し、Ｖ_ddが、セルに書込まれ／セルから読出されるよう
にする。この昇圧レベルは、Ｖ_ppと呼ばれ、通常、オン
チップで発生される。

【０００７】図２の回路の動作を、図３のタイミング図
に従って説明する。“１”をアレイに記憶して、センス
アンプ１４０を、予め定めた“１”状態にセットする。
したがって、“１”がビットライン１２４ハイおよびビ
ットライン１２６ローと定義されると、セルの記憶キャ
パシタ１２８をチャージすることによって、“１”がセ
ル１２０（およびビットライン１２４に接続されたすべ
ての他のセル）に記憶される。逆に、セル１２２の記憶
キャパシタ１３８をチャージすることによって、“１”
がセル１２２（およびビットライン１２６に接続された
すべての他のセル）に記憶される。セル１２０または１
２２を選択する前は、アレイは、その定常状態の待機状
態にある。等化トランジスタ１３４のゲート１３２がハ
イに保持されると、ビットライン１２４，１２６の電圧
は、Ｖ_H／２に等しくされる。ワードライン（ＷＬ）１
１２，１１８および選択ライン（ＣＳＬ）１４６は、待
機中ローに保持される。従来技術のＲＡＭでは、簡単な
リセット可能ラッチ回路（図示せず）によって、各ワー
ドラインがローにクランプされる（ハイにドライブされ
なければ）。ワードライン１１２（または１１８）がハ
イにドライブされると、ワードライン１１２上の各セル
１２０において、セル・パスゲート１３０はターンオン
され、セルの記憶キャパシタ１２８を対のライン１２４
に接続する。したがって、記憶キャパシタ１２８とライ
ン１２４との間で、電荷が転送される。代表的には、ビ
ットライン・キャパシタンスは、記憶キャパシタ１２８
のキャパシタンスよりも少なくとも１０倍大きい。した
がって、ライン１２４の電圧は、記憶キャパシタ１２８
に１が記憶されると上昇し、記憶キャパシタ１２８に０
が記憶されると低下する。ビットライン１２４と記憶キ
ャパシタ１２８との間の電荷転送を最大にするために
は、ワードライン１１２をＶ_pp≧Ｖ_dd＋Ｖ_Tに昇圧させ
る。ビットライン対の他のライン１２６は、そのプリチ
ャージ電圧レベルＶ_dd／２に保持され、センスアンプ１
４０の基準電圧として働く。

【０００８】十分な電荷が転送されて“１”または
“０”を検出するのに十分な遅延の後、センスアンプ１
４０がセットされる。センスアンプは、センスアンプ・
イネーブル（ＳＡＥ）ライン１４２をハイに、その反転
ライン１４４をローにドライブすることによって、セッ
トされる。ビットライン対１２４，１２６に転送される
データは、ビットライン対１２４，１２６上で増幅さ
れ、再ドライブされる。これは、センスアンプ１２４を
セットし、セル１２０に記憶されたデータに基づいて、
ビットライン１２４，１２６を、ハイ／ローまたはロー
／ハイにすることにより行われる。センスアンプのセッ
トは、検出されたデータを、選択されたセル１２０に書
込む。センスアンプをセットすることによって、すべて
のビットライン１２４，１２６が再ドライブされると、
セグメント選択信号（ＳＥＧＥ_i）は、ドライブＣＳＬ
１４６をハイに立上げて、各アクセスされたサブアレイ
１０６内の１つの列を選択する。ＣＳＬ１４６上のハイ
は、選択された再ドライブ・ビットライン対１２４，１
２６を、パスゲート１５２を経て、ＬＤＬ１４８，１５
０に接続する。ＣＳＬタイミングは、ＳＥＧＥ_iにほぼ
同じであるが、それよりわずかに遅延している。

【０００９】障害セルを識別するためのメモリチップの
テストは、複雑であり、障害の各種類を識別するように
構成された特殊なテスト・パターンを必要とする。セル
の欠陥または欠点は、ハードＤＣ障害またはＡＣ（結
合）障害を生じさせる。典型的なＤＣ障害は、セルと通
過ワードライン（ＷＬ）との間の漏洩、ビットライン対
ＷＬ漏洩、ＷＬ対基板／チャンネル漏洩、あるいはＷＬ
対ＷＬ漏洩である。典型的なＡＣ障害は、ＷＬまたはセ
ンスアンプ（ＳＡ）セットへの容量結合より生じるノイ
ズである。

【００１０】多くのこのようなテストは、テスト時間、
したがってコストを下げるためには、幾本かのワードラ
インを同時にアクティベートすることを要求する。１つ
の例は、セルと通過ＷＬとの間、およびＢＬとＷＬの間
の漏洩をテストするのに用いられる複数ワードライン選
択テストである。このテストに対しては、典型的に、１
本以上（すべてではない）のワードラインをハイにドラ
イブし（アクティベートし）、同時に、センスアンプ
（ＳＡ）をセットする。アクティベートされたワードラ
インは、延長された期間（長期間ｔ_RAS）の間、アクテ
ィブに保持される。一定の欠陥に対しては、アクティベ
ートされた通過ワードラインからのセル漏洩は、欠陥セ
ルの記憶キャパシタ１２８をチャージし、これによりセ
ルに記憶されたデータを変更する。また、他の種類の欠
陥に対しては、ビットライン対セル漏洩は、欠陥セルの
チャージされた記憶キャパシタ１２８をディスチャージ
し、蓄積された電荷を減少させて、欠陥セルの読取り、
したがって識別を不能にし、あるいはほとんど不能にす
る。各ワードラインは、比較的長い期間アクティベート
されることが必要であり、およびＤＲＡＭは非常に多数
のワードラインを有するので、テスト時間を短くするに
は、テストにおいて多くのワードラインを同時にアクテ
ィベートしなければならない。

【００１１】他の例は、転送ゲート・ストレス・テスト
であり、これは、欠陥のあるセル、あるいは弱いゲート
酸化物を識別するために用いられる。このテストに対し
ては、代表的に、すべてのワードラインはハイに、すな
わちＶ_Hより大、例えばＶ_ppにドライブされ、一方、す
べてのビットラインはローに、すなわちＧＮＤにされ
る。すべてのワードラインがＶ_ppに、すべてのビットラ
インがＧＮＤにあれば、ゲート酸化物電界は最大にな
る。ゲートが欠陥または弱い酸化物を有するならば、短
絡が形成される。

【００１２】多くの場合、多数のワードラインを含むテ
ストが、記憶キャパシタ・プレート上の異常に大きなプ
レート電圧バウンス（ｂｏｕｎｃｅ）によって、あるい
はアレイ・ウェル電圧バウンスによって、妨害される。
これら両バウンスは、従来技術のＤＲＡＭにおける多数
ワードラインの同時切換によって生じる。これらの電圧
バウンスは、ストレス下のセルに対し異常な妨害を生じ
させ、セルに記憶されたデータを破壊する。

【００１３】複数のワードラインを同時にアクティベー
トする場合の他の問題は、ＩＲ降下によってローカルＶ
_ppレベルを減少させるワードライン短絡の高い可能性で
ある。例えば、ワードラインがグランドに短絡される
と、電源バスを経る電圧降下は、非常に重要になる。ま
たワードライン対ワードライン短絡が発生する。このよ
うな短絡は、信頼できず、かつ、予期し得ないテスト結
果を生じる。しかし、従来技術のＤＲＡＭでは、欠陥ワ
ードライン（たとえ以前に識別され、置き換えられたと
しても）の選択を、前記複数ワードライン・テスト中
に、避けることはできない。したがって、複数ワードラ
インを、さらに容易に、フレキシブルに、かつ、信頼性
良くテストすることのできるＲＡＭが要求される。

【００１４】

【発明が解決しようとする課題】本発明の目的は、半導
体メモリのテスト時間を軽減することにある。

【００１５】本発明の他の目的は、半導体メモリのテス
トを簡略にすることにある。

【００１６】本発明のさらに他の目的は、欠陥半導体メ
モリ・チップを識別するのに必要な時間を軽減すること
にある。

【００１７】本発明のさらに他の目的は、初期の半導体
メモリ・チップのテスト・スクリーニングを簡略化する
ことにある。

【００１８】本発明のさらに他の目的は、ＲＡＭアレイ
に対し複数のワードラインを同時に選択することにあ
る。

【００１９】

【課題を解決するための手段】本発明は、行および列に
配列され、行が複数のグループに分けられ、各行グルー
プが予め割り当てられた各ラッチ機能付き行デコーダを
介してアクセスされるＲＡＭアレイにおいて、該ＲＡＭ
アレイをテスト・モードでテストする方法である。この
方法は、ａ）テストを行なうべきサブアレイを選択する
と共に、そのサブアレイにアクセスするための各ラッチ
機能付き行デコーダのリセットをディスエーブルにする
ステップと、ｂ）対応するラッチ機能付き行デコーダを
介して前記サブアレイ内の１つの行グループを選択する
と共に該行デコーダをラッチするステップと、ｃ）前記
選択された１つの行グループ内の少なくとも１本の行を
選択し、そのまま保持するステップと、ｄ）前記サブア
レイ内のすべての行グループが選択されるまで、前記ス
テップ（ｂ）および（ｃ）を繰り返すステップと、ｅ）
前記すべての行グループの選択後に、前記ラッチ状態の
すべてのラッチ機能付き行デコーダをリセットするステ
ップとを含んでいる。第１のテストでは、すべての選択
された行のワードラインがアクティベートされ、最後の
選択行が選ばれるまで、アクティベートされたままであ
る。第２のテストでは、選択されたグループのワードラ
インは、ＲＡＳによってトグル（切換えないし転換と同
意語）される。グループが既知の欠陥ワードラインを含
むならば、グループはアドレスされないか、あるいはそ
の選択がディスエーブルされる。各選択されたグループ
では、１本の行，奇数番もしくは偶数番の行，またはす
べての行を選択することができる。

【００２０】

【発明の実施の形態】本発明は、行デコーダを有する半
導体メモリである。行デコーダは、一旦ラッチされると
リセットされるまで保持されるアドレス・イネーブル・
ラッチ回路を有している。行デコーダのラッチ回路のセ
ットは、個々のアドレスを通して、複数のワードライン
の各々の個々の選択をイネーブルする。センスアンプ
（ＳＡ）は、複数のワードラインのうちの第１のワード
ラインをターンオンした後に、セットされる。リセット
信号がイネーブル・ラッチ回路をリセットすると、ワー
ドラインはローに戻され、これにより行デコーダをディ
スエーブルして、行デコーダを選択されない状態に戻
す。

【００２１】図４は、本発明によるラッチ行デコーダ２
００の略図である。ラッチ行デコーダ２００は、各サブ
アレイ内に２５６本のワードラインを有する２５６Ｍｂ
ＤＲＡＭ内のワードライン・デコーダである。本発明
のラッチ・デコーダは、ラッチ回路２０２（交差接続さ
れたインバータ２０４，２０６）と、アドレス選択論理
回路（ＮＦＥＴ２０８，２１０，２１２）と、リセット
・デバイス（ＰＦＥＴ２１４）と、ラッチ・バッファ２
１６と、４個のゲート型ワードライン・ドライバ２１
８，２２０，２２２，２２４とを有している。２５６本
のワードラインＷＬ_i,0-3に対し、６４個（ｉ＝０〜６
３）のこのようなラッチ・デコーダ２００が存在する。

【００２２】ラッチ・デコーダ２００は、アドレス選択
論理回路内の３個のＮＦＥＴ２０８，２１０，２１２を
ターンオンすることによって、選択される。これらの３
個のＮＦＥＴ２０８，２１０，２１２は、３入力ＮＡＮ
Ｄゲートを形成し、アドレス信号Ａ２３，Ａ４５，Ａ６
７の各々をハイにドライブすることによって、ターンオ
ンされる。Ａ２３は、図５の部分デコーダ（３入力ＮＯ
Ｒゲート）２２６からの、部分的にデコードされたアド
レス信号である。Ａ４５およびＡ６７は、それぞれ、図
６の２入力ＮＯＲゲート２２８からの部分的にデコード
されたアドレス信号である。Ａ４，Ａ５，およびＡ６，
Ａ７は、それぞれの２入力ＮＯＲゲートへの入力であ
り、その出力線上にＡ４５，Ａ６７を適切に発生する。

【００２３】ワードライン・アドレスビットは、０１，
２３，４５，６７と対にされており、これら対は、部分
デコーダ２４０（図７に記載），２２６，２２８で、そ
れぞれＡ０１，Ａ２３，Ａ４５，Ａ６７として部分的に
デコードされる。各Ａ２３部分デコーダ２２６を、行冗
長ディスエーブル否定信号（ＲＲＤＮ）信号によってデ
ィスエーブルでき、これにより、複数のワードライン・
テスト中にも、欠陥ワードラインの選択を防止する。Ｒ
ＲＤＮは、通常ローに保持され、以前に置き換えられた
欠陥行が選択されたならば、Ａ２３部分デコーダを、デ
ィスエーブルのためにのみ、ハイにドライブする。これ
は、従来のＤＲＡＭに固有のこれら欠陥ワードラインの
選択における問題を回避する。各部分デコーダ入力（例
えばＡ２またはＡ３）は、真または補数であり、これら
はアドレス・レシーバから得られ、Ａ２はＡ２Ｔまたは
Ａ２Ｃのいずれか、Ａ３はＡ３ＴまたはＡ３Ｃのいずれ
かである。１６個の部分デコード信号が存在する。これ
らの部分的にデコードされた信号は、以下に示すよう
に、Ａ０１，Ａ２３，Ａ４５，またはＡ６７によって表
される。

【００２４】Ａ０１＝Ａ０Ｃ１Ｃ，Ａ０Ｔ１Ｃ，Ａ０Ｃ１Ｔ，またはＡ０Ｔ１ＴＡ２３＝Ａ２Ｃ３Ｃ，Ａ２Ｔ３Ｃ，Ａ２Ｃ３Ｔ，またはＡ２Ｔ３ＴＡ４５＝Ａ４Ｃ５Ｃ，Ａ４Ｔ５Ｃ，Ａ４Ｃ５Ｔ，またはＡ４Ｔ５ＴＡ６７＝Ａ６Ｃ７Ｃ，Ａ６Ｔ７Ｃ，Ａ６Ｃ７Ｔ，またはＡ６Ｔ７Ｔ４個のワードライン・ドライバ２１８，２２０，２２
２，２２４の各々は、Ａ０１によって選択される。Ａ０
１は、図７のラッチ型の部分デコーダ２４０において発
生される。このＡ０１部分デコーダ２４０は、図４の３
入力ＮＡＮＤゲートおよびラッチ回路と機能的に同じで
ある。すなわち、リセット・デバイスＰＦＥＴ２３４お
よびデコードＮＦＥＴ２３１が共通リセット信号ＷＬＲ
ＥＳＥＴ^*（＊は否定を意味する）によってドライブさ
れる。アドレスＡ０およびＡ１は、それぞれ、ＮＥＦＴ
２３２および２３３のゲートに接続され、交差結合型
のインバータ２３６，２３７から成るラッチ回路２３５
及びラッチ・バッファ２３８を通過して部分デコード出
力Ａ０１を発生する。好ましくは、Ａ０１部分デコーダ
２４０の出力Ａ０１は、レベルシフタ（図示せず）を駆
動する。このレベルシフタは、出力Ａ０１を反転し、行
デコーダ２００のラッチ・バッフア２１６の出力２１７
（図４）からの電位Ｖ _dd からワードライン・ドライバ２
１８，２２０，２２２，２２４のための電位Ｖ _pp へシフ
トする。

【００２５】図４に示したワードライン・ドライバ２１
８，２２０，２２２，２２４が図８に総括して２５０で
示され、このドライバは、ＰＦＥＴ２５２およびＮＦＥ
Ｔ２５４により構成されている。図８に示すように、両
ＦＥＴ２５２，２５４のゲートは、ラッチ・バッファ２
１６の出力２１７によって駆動される。ＮＦＥＴ２５４
のドレイン，ソースは、ワードライン２５６とグランド
との間に接続される。ＰＦＥＴ２５２のドレイン，ソー
スは、Ａ０１とワードライン２５６との間に接続され
る。行デコーダのラッチ回路２０２がリセットされる
と、出力２１７はハイになって、ＮＦＥＴ２５４をター
ンオンし、ワードラインをローに保持し、ＰＦＥＴ２５
２をターンオフし、ワードライン２５６をＡ０１から分
離する。行デコーダのラッチ回路２０２がセットされる
と、出力２１７はローとなって、ＮＦＥＴ２５４をター
ンオフし、ワードライン２５６をグランドから分離し、
ＰＦＥＴ２５２をターンオンし、ワードライン２５６を
Ａ０１に接続する。

【００２６】このように、アドレス行デコーダのラッチ
回路２０２は、ＮＦＥＴ２０８，２１０，２１２をター
ンオンすることによりセットされ、Ａ_iをローにプルす
る。ラッチ・インバータ２０６は、Ａ_iのローを反転す
る。ラッチ・バッファ２１６は、インバータ２０６の出
力を再反転して、すべての４個の反転ワードライン・ド
ライバ２１８，２２０，２２２，２２４の２入力にロー
を与える。図４の各ワードライン・ドライバ２１８，２
２０，２２２，２２４は、Ａ０１部分デコーダ２４０か
らの各ゲート入力Ａ０Ｃ１Ｃ，Ａ０Ｔ１Ｃ，Ａ０Ｃ１Ｔ
またはＡ０Ｔ１Ｔがハイにドライブされると、ワードラ
インをハイにドライブする。行デコーダのラッチ回路２
０２は、一旦セットされると、リセット信号ＰＲＥがロ
ーにドライブされるまでセットされたままであり、ＰＦ
ＥＴ２１４をターンオンし、ラッチ回路２０２をリセッ
トする。

【００２７】各ＷＬは、その各ワードライン・ドライバ
によって、ハイまたはローにアクティブに保持される。
したがって、従来技術のＲＡＭにおいて選択されなかっ
たワードラインをローにクランプすることが要求された
ＷＬラッチ回路は、本発明によって、取り除かれる。さ
らに、デコーダがイネーブルされると、４個のＷＬが同
時に部分的に選択される。

【００２８】本発明のラッチ行デコーダを有するＲＡＭ
については、５モードの動作が存在する。さらに、通常
のランダム・アクセス・モードの外に、４つのテストモ
ードがある。これらのテストモードは、長期間ｔ_RASＷ
Ｌ妨害モード、トグルＷＬ妨害モード、転送ゲート・ス
トレス・モード、ＷＬストレス・モードである。

【００２９】図９は、ランダム・アクセス・モードの動
作のタイミング図である。待機中、部分的にプリデコー
ドされたアドレスＡ２３，Ａ４５，Ａ６７、およびリセ
ット信号ＰＲＥはローであり、デコーダ・ノードＡ_iを
Ｖ_ppにプリチャージする。部分的にプリデコードされた
アドレスＡ０１は、またローであり、したがって、２５
６本のすべてのワードラインＷＬ_i,0-3 がローである。
アレイ・アクセスは、ＲＡＳ^*がローになるとき開始す
る。従来技術と同様に、例えばアドレス指定によって選
択されたサブアレイのリセット信号ＰＲＥが立上り、デ
コーダ・リセットをディスエーブルする。次に、部分的
にデコードされた各アドレス（例えば、Ａ２Ｃ３Ｃ，Ａ
４Ｃ５Ｃ，Ａ６Ｃ７Ｃ）の１つが立上る。その結果、６
４個のデコーダから１つのデコーダＡ_i（Ａ₀）がロー
にプルされて、そのラッチ回路をセットする。ラッチ回
路のセットは、２５６本のワードラインのうちの４本の
グループ（すなわちＷＬ_0,03）を部分的に選択する。こ
のグループのうちの１本のワードラインは、部分的にプ
リデコードされたアドレスＡ０１（例えばＡ０Ｃ１Ｃ）
の１つが立上ることによって選択される。このようにし
て、選択されたワードライン（ＷＬ_0,0）は、ハイにド
ライブされる。センスアンプは、通常にセットされる。

【００３０】アレイがアクセスされた後に、すべてのプ
リデコードされた信号Ａ０１，Ａ２３，Ａ４５，Ａ６７
およびＰＲＥは、ＲＡＳ^*が立上るときにローにリセッ
トされる。リセットの際、以前にセットされたラッチ回
路は、リセット信号ＰＲＥのローによってリセットさ
れ、Ａ_iはＰＦＥＴ２１４を経てＶ_ppにプルされる。ま
た、以前に選択されたＷＬ（すなわちＷＬ₀）はローに
戻される。

【００３１】好適な実施例のラッチ行デコーダによるＲ
ＡＭのテストは、従来技術によるＲＡＭのテストに対し
てかなり改善されている。本発明の利点を容易に理解さ
せるために、複数ワードライン・テストのタイミング図
を、従来技術のＲＡＭと、図４〜図８のラッチ行デコー
ダによるＲＡＭとについての上記各テストに対して示
す。

【００３２】図１０は、従来技術の複数のワードライン
の長期間ｔ_RAS妨害テストに対するタイミング図であ
る。この従来技術のテストにおいては、ＲＡＳ^*が立下
ると、６４本のワードラインＷＬ_i,0が同時にハイにド
ライブされる。センスアンプは、その直後にセットされ
る。アクティベートされたワードライン上のすべてのセ
ルは、同時にターンオンされ、検出される。この同時セ
ル切換は、セルのプレート電圧およびＶ_ppにノイズを誘
導する。ノイズ電流とＶ_ppおよびプレート上の抵抗と
は、テストを妨害し、この従来技術ＲＡＭについてのテ
ストの信頼性を減少させる。

【００３３】これとは対照的に、図１１は、本発明によ
る長期間ｔ_RAS妨害テストに対するタイミング図であ
る。このテストでは、ラッチ行デコーダ回路は、連続的
に選択され、ラッチされて、ラッチされたデコーダが１
対４選択ワードラインのグループをイネーブルする。こ
のテストでは、センスアンプは、第１のＷＬが選択され
た後に、セットされる。ＲＡＭをさらにストレスするに
は、電圧Ｖ_preをプリチャージすることによって、ビッ
トラインを、ビットライン等化器を経て接地（ＧＮＤ）
することができる。これは、６４個のすべてのデコーダ
が選択され、ラッチされた後に、行われる。選択される
ワードラインの数およびそれらのアクティベーション・
シーケンスは、テスタにおいて外部的に選択される。ま
た、セット信号ＰＲＥは、テスタによって外部制御され
るので、テスタはラッチ回路を独立にリセットする。し
たがって、アクティベートされたワードラインおよびセ
ットされたセンスアンプの数は、このテストにおける各
連続選択中は、通常のランダム・アクセスと同じである
ので、（すなわち、ワードライン，ビットライン，セン
スアンプの通常の数は、切り換えられる）、このテスト
は、通常の読取りまたは書込み程度に信頼でき、従来技
術よりもかなり改善されている。

【００３４】長期間ｔ_RAS妨害テストの始めに、チップ
がイネーブルされると（ＲＡＳ^*がロー）、リセット信
号ＰＲＥは立上り、ハイに保持されて、Ａ_iデコーダの
ラッチ回路リセットをディスエーブルする。続いて、部
分的にデコードされたアドレス（例えば、Ａ２Ｃ３Ｃ，
Ａ４Ｃ５Ｃ，Ａ６Ｃ７Ｃ）は、ランダム・アクセス・モ
ードにおけるように立上る。その結果、６４個のデコー
ダのうちの１つのデコーダＡ_i（例えばＡ₀）がローに
プルされ、ラッチされる。このセット・ラッチは、２５
６本のワードラインから４本を、この例ではＷＬ_0,0を
選択する。部分的にプリデコードされたワードライン・
ドライバ・アドレスＡ０１のうちの１つ（Ａ０Ｃ１Ｃの
ような）が立上り、４個の部分的に選択されたワードラ
イン・ドライバのうちの１個をイネーブルする。このド
ライバは、ワードラインＷＬ_0,0をハイにドライブす
る。したがって、通常のランダム・アクセスに関して、
センスアンプが通常にセットされる。長期間ｔ_RASワー
ドライン妨害テスト中のこの最初のアクセスの後に、Ｒ
ＡＳ^*がハイのときでさえも、リセット信号ＰＲＥはハ
イに保持されるので、選択されたワードラインは、選択
されたままである。各連続するＲＡＳサイクルでは、部
分的にデコードされたアドレス（例えば、Ａ２Ｔ３Ｃ，
Ａ４Ｃ５Ｃ，Ａ６Ｃ７Ｃ）が立上ると、他のラッチ回路
がセットされる。各ラッチ回路がセットされると、他の
グループのワードライン・ドライバは、部分的に選択さ
れ、したがって、他のワードラインがドライブされる。
以前にセットされたラッチ回路はセットされたままであ
り、既にアクティブなワードラインは、アクティブのま
まである。このシーケンスは、すべてのワードライン・
デコーダがイネーブルされるまで、すなわちテストが終
了するまで繰り返される。

【００３５】テストが終了すると、アクティブなワード
ラインは、初めにＡ０１をローにプルすることによっ
て、リセットされる。Ａ０１レベルシフタは、それぞ
れ、通常動作において１本のＷＬをチャージおよびディ
スチャージするように構成されているので、リセット中
の瞬時グランド電流は、これらレベルシフタによって制
限される。各レベルシフタは、選択されたワードライン
の主要部をディスチャージする。したがって、Ａ０１が
ローにプルされると、ワードライン・ドライバ２１８，
２２０，２２２，２２４によってワードラインをディス
チャージする。ワードラインがＶ_tpに低下すると、ディ
スチャージは停止する。リセット信号ＰＲＥが立下る
と、ラッチ・ノードＡ_iがＶ_ppにプルされるので、ラッ
チ回路はリセットされる。ラッチ回路のリセットは、行
デコーダをリセットし、残りのワードラインの電圧（Ｖ
_tp）を、ＮＦＥＴ２５４を経てグランドにディスチャー
ジする。最後に、センスアンプが通常にリセットされ
る。

【００３６】この長期間ｔ_RAS妨害テストは、選択され
たワードラインあたり１つのＲＡＳサイクル（≒１００
ｎｓ）を必要とする。しかし、テスト時間は、セルの保
持時間（２５６ｍｓ）よりもかなり短く、１０００回の
ＲＡＳテスト・サイクルも可能である。

【００３７】図１２は、本発明によるトグル複数ワード
ライン妨害テストのタイミング図である。このテストで
は、各ラッチ行デコーダは、連続的に選択され、このテ
ストに対しては、ＷＬＲＥＳＥＴ^*はＲＡＳ^*によりト
グルされ、続いてＡ０１をトグルする。各デコーダのラ
ッチ回路がセットされると、それはセットされたままに
保持される。したがって、イネーブルされたワードライ
ンは、ＲＡＳ^*ですべてトグルされる。センスアンプ
は、最初のラッチ回路がセットされるとセットされ、あ
るいはトグルされたワードラインによってセットおよび
リセットされる。長期間ｔ_RAS妨害テストについては、
ワードライン・グループ・サイズおよびアクティベーシ
ョン・シーケンスは、テスタにおいて外部制御される。
非常に多くのワードラインを同時にトグルする故に、Ｖ
_ppノイズを考慮するならば、同時にトグルする（選択さ
れる）ワードラインを、テスタによって減らすことがで
きる。

【００３８】図１３は、従来技術の転送ゲート・ストレ
ス・テストのタイミング図である。このＤＣテストで
は、サブアレイ内の２５６本すべてのワードラインが、
同時に選択され、ハイにドライブされる。ワードライン
のドライブと同時に、ビットライン・プリチャージ電圧
Ｖ_preは、接地される。この従来技術テストは、同時切
換、特にグランド・バウンスによって、妨害される。

【００３９】図１４は、本発明による転送ゲート・スト
レス・テストのタイミング図である。このテストでは、
４つのすべてのＡ０１信号はハイに保持され、イネーブ
ルされた行デコーダの４つのすべてのドライバをイネー
ブルする。ＲＡＳ^*，ＰＲＥ，Ａ２３，Ａ４５，Ａ６７
は、トグルされて、行デコーダのラッチ回路を連続的に
セットする。４本のワードライン（ＷＬ_i,0-3）の各グ
ループは、連続的にイネーブルされ、４本のすべてのワ
ードラインはハイにドライブされる。このテストでは、
図１３の従来技術のテストのように、センスアンプはセ
ットされない。その代わりに、ビットラインは、Ｖ_pre
を接地することによって、ビットライン等化器を経て接
地（ＧＮＤ）される。また、欠陥ワードラインはディス
エーブルされて、従来技術のＤＲＡＭにおいて生じる短
絡を経るＶ_pp降下を避けることによって、テストの信頼
性をかなり改善する。

【００４０】図１５は、本発明によるワードライン・ス
トレス・テストのタイミング図である。このテストは、
転送ゲート・ストレス・テストに類似している。しか
し、交互するワードラインは、４つのＡ０１信号の代わ
りに２つの信号（例えば、Ａ０Ｃ１ＣおよびＡ０Ｃ１
Ｔ）によって選択的にアクティベートされる。このテス
トでは、交互するワードラインは、ハイ（Ｖ_pp）および
ロー（ＧＮＤ）にされ、隣接するワードライン間に最大
の電界を与える。ＷＬ間の短絡を、このテスト中にワー
ドライン間で識別でき、あるいは形成することができ
る。したがって、ＲＡＳ^*，ＰＲＥ，Ａ２３，Ａ４５，
Ａ６７は、長期間ｔ_RASワードライン妨害テスト（図１
１）におけるように、トグルされる。ラッチ回路は連続
的にセットされ、各ラッチ回路がセットされると、交互
するワードライン（例えば、Ｗ_i,0およびＬ_i,2）が選
択されて、連続的にドライブされる。ワードラインは、
一旦アクティベートされるとアクティブに留まって、最
終的に、ハイ／ローの交互するワードライン・パターン
が生成される。

【００４１】これら４つのテストについて、冗長制御信
号ＰＲＤＮによって部分アドレスをゲートすることによ
って、あるいは、フューズ・プログラミングの前に、テ
スタにおいてアドレスをマスクすることによって、既知
の欠陥ワードラインをディスエーブルすることができ
る。前述したように、従来技術のＲＡＭでは、テスト中
に、すべてのワードラインが同時に切り換わった。しか
し、好適なラッチ行デコーダは、ワードラインのすべて
あるいは多数を、徐々に選択することを可能にするの
で、ワードラインの一部のみが、ＲＡＳテスト・サイク
ル中に、選択されたサブアレイにおいて切り換わる。し
たがって、Ｖ_ppライン・ノイズが最小となり、外部Ｖ_pp
電源の必要性を排除する。

【００４２】また、ＷＬ妨害テスト中のビットライン検
出により生じるプレート・カップリング・ノイズは、最
少となる。というのは、センスアンプは、第１のワード
ラインが選択された後に、セットされるからである。し
たがって、ビットラインは、最初のワードラインからの
データに応答してドライブされるので、定常状態に保持
される。さらに、本発明のデコーダによれば、２個以上
のデコーダがイネーブルされた後に、複数ワードライン
（イネーブルされた）を、ＡＣテストのためにトグルす
ることができる。複数のワードラインの同時ディスチャ
ージにより生じるかもしれない、切換電流誘導グランド
・バウンスは、テスト中のビットラインおよびワードラ
イン切換を減少させることによって、減少する。

【００４３】さらに、テスタは、アクティブ・ワードラ
インの数，それらの選択，それらのアクティベーション
・シーケンスを制御することができる。したがって本発
明は、重要なテスト・モード・フレキシビリティを有し
ている。既知の欠陥ワードラインを置き換えるヒューズ
・プログラミングの前に、テスタは前のテスト結果を使
って、既知の不良行アドレスを見つけることができる。
また、欠陥ワードラインを識別し置き換えた後に、欠陥
ワードラインは、冗長比較信号で行デコーダ選択信号を
ゲートすることによって、バイパスされる。したがっ
て、行アドレスが置き換えられたＷＬに一致するなら
ば、アドレスは阻止され、行デコーダには送られない。

【００４４】最後に、このラッチ・デコーダを有するア
レイを、すべてのワードライン、または延長された期間
にわたってアクティブな交互ワードラインによって、バ
ーン・インまたは信頼性解析することができる。

【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。（１）行および列に配列され、前記行は複数のグループ
に分けられた、ＲＡＭアレイをテストする方法におい
て、ａ）アレイ選択信号を与えるステップと、ｂ）前記アレイ内の行グループを選択するステップと、ｃ）前記選択された行グループの少なくとも１本の行を
選択するステップと、ｄ）すべての前記行グループが選択されるまで、前記ス
テップ（ｂ）および（ｃ）を繰り返すステップと、を含
む方法。（２）少なくとも１本の行を選択する前記ステップ
（ｃ）の後に、ｃ１）センスアンプをセットするステップを、さらに含む上記（１）に記載の方法。（３）少なくとも１本の行を選択する前記ステップ
（ｃ）の後に、ｃ１）前記アレイの列内の複数のビットラインを接地す
るステップを、さらに含む上記（１）に記載の方法。（４）前記アレイ選択信号を与えるステップ（ａ）は、
リセット信号をディスエーブルするステップを含む、上
記（１）に記載の方法。（５）前記ステップ（ｂ）および（ｃ）を繰り返すステ
ップ（ｄ）は、前記アレイ選択信号をトグルするステッ
プをさらに含む、上記（１）に記載の方法。（６）前記ステップ（ｄ）は、前記ワードライン・ドラ
イバをイネーブルにトグルするステップをさらに含む、
上記（５）に記載の方法。（７）前記行グループを選択する前記ステップ（ｂ）
は、第１の行グループの選択をディスエーブルし、第２
の冗長行グループを選択するステップをさらに含む、上
記（１）に記載の方法。（８）各行グループは、４本の行よりなるグループであ
り、前記少なくとも１本の行は、１本の行である、上記
（１）に記載の方法。（９）各行グループは、４本の行よりなるグループであ
り、前記少なくとも１本の行は、２本の行である、上記
（１）に記載の方法。（１０）各行グループは、４本の行よりなるグループで
あり、前記少なくとも１本の行は、４本の行である、上
記（１）に記載の方法。

【図面の簡単な説明】

【図１】従来技術のＲＡＭアレイの略図である。

【図２】ＲＡＭサブアレイのトランジスタ・レベルでの
回路図である。

【図３】図２の回路の動作を説明するためのタイミング
図である。

【図４】本発明の実施例によるラッチ付き行デコーダの
略図である。

【図５】本発明の実施例による部分アドレス・デコーダ
の略図である。

【図６】本発明の実施例による部分アドレス・デコーダ
の略図である。

【図７】本発明の実施例によるラッチ付き部分アドレス
・デコーダの略図である。

【図８】本発明の実施例によるワードライン・ドライバ
の略図である。

【図９】図４のラッチ付き行デコーダを有するＲＡＭの
通常のランダム・アクセスのタイミング図である。

【図１０】従来の複数ワードライン選択テストのタイミ
ング図である。

【図１１】本発明の最初のワードライン選択（長期間ｔ
_RAS妨害）テストのタイミング図である。

【図１２】本発明のトグルされたワードライン妨害テス
トのタイミング図である。

【図１３】従来技術の転送ゲート・ストレス・テストの
タイミング図である。

【図１４】本発明の転送ゲート・ストレス・テストのタ
イミング図である。

【図１５】本発明の好適な実施例のワードライン・スト
レス・テストのタイミング図である。

【符号の説明】

１００ＤＲＡＭチップ１０２，１０４冗長ビットライン１０６サブアレイ１１２，１１８ワードライン１２０，１２２セル１２４，１２６ビットライン１４０センスアンプ２００ラッチ行デコーダ２０２ラッチ回路２１８，２２０，２２２，２２４ゲート・ワードライ
ン・ドライバ２２６，２２８，２４０部分デコーダ２５０ワードライン・ドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヒング・ウォングアメリカ合衆国 06850 コネティカット州ノアウォーク＃54 ベッドフォードアヴェニュー 11 (56)参考文献特開平６−60699（ＪＰ，Ａ) 特開平４−225182（ＪＰ，Ａ) 特開昭62−217492（ＪＰ，Ａ) 特開平５−74167（ＪＰ，Ａ) 特開平７−45075（ＪＰ，Ａ) 特開平４−17197（ＪＰ，Ａ) 特開昭60−234299（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】行および列に配列され、行が複数のグルー
プに分けられ、各行グループが予め割り当てられた各ラ
ッチ機能付き行デコーダを介してアクセスされるＲＡＭ
アレイにおいて、該ＲＡＭアレイをテスト・モードでテ
ストする方法であって、ａ）テストを行なうべきサブアレイを選択すると共に、
そのサブアレイにアクセスするための各ラッチ機能付き
行デコーダのリセットをディスエーブルにするステップ
と、ｂ）対応するラッチ機能付き行デコーダを介して前記サ
ブアレイ内の１つの行グループを選択すると共に該行デ
コーダをラッチするステップと、ｃ）前記選択された１つの行グループ内の少なくとも１
本の行を選択し、そのまま保持するステップと、ｄ）前記サブアレイ内のすべての行グループが選択され
るまで、各ＲＡＳサイクル毎に前記ステップ（ｂ）およ
び（ｃ）を繰り返すステップと、ｅ）前記すべての行グループの選択後に、前記ラッチ状
態のすべてのラッチ機能付き行デコーダをリセットする
ステップと、を含む方法。
【請求項２】少なくとも１本の行を選択する前記ステッ
プ（ｃ）の後に、ｃ１）センスアンプをセットするステップを、さらに含む請求項１記載の方法。
【請求項３】少なくとも１本の行を選択する前記ステッ
プ（ｃ）の後に、ｃ１）前記アレイ内の複数列のビットラインを接地する
ステップを、さらに含む請求項１記載の方法。
【請求項４】前記ステップ（ｂ）および（ｃ）を繰り返
すステップ（ｄ）は、選択すべき行を連続的に切り換え
るステップをさらに含む、請求項１記載の方法。
【請求項５】前記ステップ（ｄ）は、前記ワードライン
・ドライバをイネーブルに切り換えるステップをさらに
含む、請求項４記載の方法。
【請求項６】前記行グループを選択する前記ステップ
（ｂ）は、第１の行グループの選択をディスエーブル
し、第２の冗長行グループを選択するステップをさらに
含む、請求項１記載の方法。
【請求項７】前記複数の行グループの各々は、４本の行
よりなるグループであり、前記少なくとも１本の行は、
１本の行である、請求項１記載の方法。
【請求項８】前記複数の行グループの各々は、４本の行
よりなるグループであり、前記少なくとも１本の行は、
２本の行である、請求項１記載の方法。
【請求項９】前記複数の行グループの各々は、４本の行
よりなるグループであり、前記少なくとも１本の行は、
４本の行である、請求項１記載の方法。