FR3061798B1 - Circuit de commande d'une ligne d'une matrice memoire - Google Patents

Circuit de commande d'une ligne d'une matrice memoire Download PDF

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Abstract

L'invention concerne un circuit mémoire comprenant : un circuit de commande de ligne d'une matrice mémoire comprenant : un premier transistor (54) couplé entre des premier et deuxième nœuds (58, 56) et commandé par un signal de sélection de ligne (SDEC-n) comprenant un niveau haut (VDD) et un niveau bas ; un deuxième transistor (60) commandé par un premier signal (ENDN) et couplé entre le premier nœud (58) et un rail d'alimentation en tension d'une première tension d'alimentation (CVDD), cette première tension d'alimentation (CVDD) étant supérieure au niveau haut (VDD) du signal de sélection de ligne (SDEC-n), ledit premier nœud (58) étant relié à une ligne de la matrice mémoire, ledit deuxième nœud (56) recevant un signal de synchronisation (/CK) ; et un circuit de désactivation de ligne adapté à générer le premier signal (ENDN) et comprenant une cellule de référence et un dispositif à décalage de niveau de tension.

Description

CIRCUIT DE COMMANDE D'UNE LIGNE D'UNE MATRICE MEMOIRE
Domaine
La présente demande concerne une matrice mémoire et plus particulièrement un circuit de commande de ligne d'une matrice mémoire.
Exposé de l'art antérieur
Il est connu de piloter des lignes de mot d'une matrice mémoire avec une tension variant entre une tension de référence de la matrice mémoire, par exemple une tension de masse, et une tension CVqd supérieure à la tension standard de la matrice mémoire, afin par exemple d'améliorer les performances d'opérations de lecture et d'écriture. Il convient alors d'adapter le circuit de commande de ligne de la matrice mémoire pour pouvoir fournir un signal de commande de ligne capable d'atteindre le niveau de tension CV^p.
Un inconvénient des circuits de commande de ligne de ce type est qu'ils ralentissent le fonctionnement général de la mémoire, et/ou augmentent les fuites de courant. Résumé
Un objet d'un mode de réalisation est de pallier tout ou partie des inconvénients des circuits de commande de ligne d'une matrice mémoire existante.
Un autre objet d'un mode de réalisation est d'améliorer la vitesse de la mémoire.
Ainsi, un mode de réalisation prévoit un circuit mémoire comprenant : un circuit de commande de ligne d'une matrice mémoire comprenant : un premier transistor couplé entre des premier et deuxième nœuds et commandé par un signal de sélection de ligne, ledit signal de sélection de ligne comprenant un niveau haut et un niveau bas ; un deuxième transistor commandé par un premier signal et couplé entre le premier nœud et un rail d'alimentation en tension d'une première tension d'alimentation, cette première tension d'alimentation étant supérieure au niveau haut du signal de sélection de ligne, ledit premier nœud étant relié à une ligne de la matrice mémoire, ledit deuxième nœud recevant un signal de synchronisation ; et un circuit de désactivation de ligne adapté à générer le premier signal et comprenant une cellule de référence et un dispositif à décalage de niveau de tension.
Selon un mode de réalisation, le premier nœud est relié à la ligne de la matrice mémoire par l'intermédiaire d'une bascule.
Selon un mode de réalisation, la bascule comprend un premier inverseur et un deuxième inverseur couplés tête bêche entre le premier nœud et la ligne de la matrice mémoire.
Selon un mode de réalisation, le premier inverseur et le deuxième inverseur sont alimentés par la première tension d'alimentation.
Selon un mode de réalisation, le premier nœud est la borne de sortie du premier inverseur, le premier inverseur étant alimenté par la première tension d'alimentation par l'intermédiaire d'un troisième transistor commandé par la sortie du deuxième inverseur et le premier inverseur étant relié à un rail d'une tension de référence par l'intermédiaire d'un quatrième transistor commandé par le premier signal.
Selon un mode de réalisation, le troisième transistor est un transistor de type PMOS et le quatrième transistor est un transistor de type NMOS.
Selon un mode de réalisation, le signal de synchronisation est un signal d'horloge du circuit mémoire.
Selon un mode de réalisation, le premier transistor est un transistor de type NMOS et le deuxième transistor est un transistor de type PMOS.
Selon un mode de réalisation, le circuit mémoire comprend en outre : une pluralité de cellules mémoire organisées en N lignes et en M colonnes formant la matrice mémoire ; N desdits circuits de commande de ligne ; ledit circuit de désactivation de ligne commun à desdits N circuits de commande de ligne ; M circuits de commande de colonne commandant chacun une colonne de cellules mémoire de la matrice mémoire et comprenant chacun un circuit d'alimentation, un circuit d'écriture alimenté par un niveau haut de tension et un circuit de précharge et de maintien alimenté par le niveau haut de tension.
Selon un mode de réalisation, le circuit d'alimentation est adapté à alimenter chaque cellule mémoire par le niveau haut de tension pendant une opération d'écriture et par la première tension d'alimentation, supérieure au niveau haut de tension, pendant une opération de lecture.
Selon un mode de réalisation, chaque circuit d'alimentation comprend : un septième transistor relié entre un rail d'alimentation du niveau haut de tension et un troisième nœud et commandé par un signal de commande d'alimentation ; et un huitième transistor relié entre un rail d'alimentation de la première tension d'alimentation et le troisième nœud et commandé par le signal de commande d'alimentation inversé, le troisième nœud étant relié aux cellules mémoire.
Selon un mode de réalisation, la au moins une cellule de référence comprend un cinquième transistor relié entre une ligne de bits de référence et le rail de la tension de référence et dont le nœud de commande est relié au premier nœud.
Selon un mode de réalisation, le cinquième transistor est relié au rail de tension de référence par l'intermédiaire de plusieurs sixièmes transistors commandés chacun par le niveau haut de tension.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures IA et IB illustrent un circuit de commande de ligne d'une matrice mémoire ; les figures 2A, 2B et 2C illustrent un mode de réalisation d'un circuit de commande de ligne d'une matrice mémoire ; la figure 3 est un chronogramme illustrant des signaux du circuit de commande des figures 2A, 2B et 2C ; la figure 4 illustre un mode de réalisation d'un circuit mémoire ; la figure 5 illustre un mode de réalisation d'une cellule de référence du circuit mémoire de la figure 4 ; et la figure 6 illustre un mode de réalisation d'une colonne du circuit mémoire de la figure 4 et de son circuit de commande.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures.
Le terme "connecté" est utilisé ici pour désigner une connexion directe entre deux éléments, tandis que le terme "couplé" est utilisé pour désigner une connexion qui peut être directe ou être réalisée par l'intermédiaire d'un ou de plusieurs éléments intermédiaires tels que des résistances, des condensateurs ou des transistors.
Les figures IA et IB illustrent un circuit de commande de ligne d'une matrice mémoire décrit plus en détails dans le document "A 0.6V 45nm adaptive dual-rail SRAM compiler circuit design for lower VDD_min VLSIs" de Y. H. Chen, et al., publié dans IEEE Symp. VLSI Circuits, June 2008, pp. 210-211. Ce circuit de commande permet de fournir un signal binaire de sélection de ligne WL qui commande une ligne d'une matrice mémoire (non illustrée sur les figures IA et IB) pour des opérations de lecture et/ou d'écriture. Le circuit de commande comprend un circuit 10 générant le signal de commande WL, illustré en figure IA, et un circuit 30 générant un signal binaire de commande intermédiaire XPC_LS, illustré en figure IB.
La figure IA est une vue schématique du circuit 10. Le circuit 10 reçoit un signal de sélection généré par un circuit de décodage X DEC à partir d'une adresse d'une cellule mémoire à sélectionner. Le signal Sp^g est un signal binaire dont le niveau haut est égal à la tension d'alimentation Vgg. Le signal Sg^g est fourni au nœud de commande d'un transistor NMOS 12 par l'intermédiaire d'un inverseur 14. L'inverseur 14 est alimenté par la tension d'alimentation Vgg. Le transistor 12 est couplé entre des nœuds 16 et 18. Le nœud 16 reçoit le signal de commande intermédiaire XPC_LS. Le nœud 18 fournit le signal de commande WL. Un transistor PMOS 20 est couplé entre le nœud 18 et un rail d'alimentation de la tension d'alimentation CVgg. Le transistor 20 est commandé par le signal inversé /XPC_LS du signal XPC_LS. La tension d'alimentation CVgg est supérieure à la tension d'alimentation Vgg.
La figure IB est une vue schématique du circuit 30. Le circuit 30 reçoit un signal XPC généré par un circuit de décodage Seg.Dec. Le circuit Seg.Dec génère le signal XPC à partir d'un signal d'horloge CK d'un circuit mémoire comprenant la matrice mémoire, et d'un signal d'adressage AD. Le circuit de décodage Seg.Dec permet de sélectionner une partie de la mémoire sur la base d'une partie du signal d'adressage AD. Le signal XPC est un signal binaire dont le niveau haut est égal à la tension d'alimentation Vgg. Le signal XPC est envoyé vers un dispositif à décalage de niveau de tension (en anglais "Level Shifter") 31 qui fournit un signal décalé en tension XPC_DEC, dont le niveau haut est égal à la tension d'alimentation CVgg. Le signal XPC_DEC est ensuite fourni à un inverseur 32, alimenté par la tension d'alimentation CVpp, générant le signal de commande intermédiaire XPC_LS. Le signal de commande intermédiaire XPC_LS est ensuite inversé par un inverseur 34, alimenté par la tension d'alimentation CVpp, pour générer le signal de commande intermédiaire inversé /XPC_LS.
Lorsqu'une ligne de la matrice mémoire reliée au circuit 10 est sélectionnée, le signal de sélection de ligne Sppç change de niveau. Le signal XPC_LS permet de faire passer le signal WL d'un niveau bas à un niveau haut et le signal /XPC_LS permet de faire passer le signal WL d'un niveau haut à un niveau bas.
Un inconvénient de ce circuit de commande de ligne est que le signal XPC_LS est généré à partir du signal d'horloge CK par l'intermédiaire d'un dispositif à décalage de niveau de tension. Le dispositif à décalage de niveau de tension introduit un retard entre le signal d'horloge CK et le signal XPC_LS.
Les figures 2A, 2B et 2C illustrent un mode de réalisation d'un circuit de commande de ligne d'une matrice mémoire. Ce circuit de commande permet de fournir un signal de commande WLn qui sélectionne une ligne indexée n de la matrice mémoire par exemple pour des opérations de lecture ou d'écriture, où n est un entier compris entre 1 et N, et N est le nombre de lignes de la matrice mémoire, par exemple compris entre deux et plusieurs milliers. Le circuit de commande comprend un circuit de commande de ligne 50 générant le signal de commande WLn, un circuit 70 générant un signal d'horloge /CK et un circuit de désactivation de ligne 80 générant un signal de commande intermédiaire ENDN.
La figure 2A est une vue schématique du circuit 50. Le circuit 50 reçoit un signal de sélection Sppç_n d'un circuit de décodage X DEC. Le signal Sppç_n est un signal binaire dont le niveau haut est égal à la tension d'alimentation Vpp. Le signal SoEC-n est Par exemple fourni à un inverseur 52, alimenté par la tension d'alimentation Vpp qui fournit un signal GSLIn, ce signal étant le signal Sppç_n inversé. Le signal GSLIn commande un transistor 54. Le transistor 54 est couplé entre des nœuds 56 et 58. Le transistor 54 est par exemple un transistor de type NMOS.
Le nœud 56 reçoit le signal d'horloge /CK. Le nœud 58 fournit un signal inversé /WLn du signal de commande WLn. Le circuit 50 comprend par exemple en outre un transistor 60 couplé entre le nœud 58 et un rail d'alimentation de la tension d'alimentation CVpp. La tension d'alimentation CVpp est par exemple plus grande que la tension d'alimentation Vpp. La différence entre CVpp et Vpp est par exemple de l'ordre de 0,2 V. Le transistor 60 est commandé par le signal de commande intermédiaire ENDN. Le transistor 60 est par exemple un transistor de type PMOS.
Le circuit 50 comprend en outre une bascule 62 couplée entre le nœud 58 et un nœud de sortie 64 du circuit 50. Le nœud de sortie 64 transmet le signal de commande de ligne WLn. La bascule 62 comprend par exemple deux inverseurs 66 et 68, alimentés tous deux par la tension d'alimentation CVpp et par exemple couplés tête-bêche entre le nœud 58 et le nœud de sortie 64. Plus particulièrement, l'inverseur 68 est par exemple alimenté par la tension d'alimentation CVpp par l'intermédiaire d'un transistor 68A et est par exemple couplé à un rail de tension de référence, par exemple la masse, par l'intermédiaire d'un transistor 68B. Le transistor 68A est par exemple commandé par le nœud de sortie 64 et est par exemple un transistor de type PMOS. Le transistor 68B est par exemple commandé par le signal ENDN et est par exemple un transistor de type NMOS.
La figure 2B est une vue schématique du circuit 70 générant le signal d'horloge /CK. Le circuit 70 comprend par exemple un inverseur 72, alimenté par la tension d'alimentation Vdd· L'inverseur 72 reçoit par exemple le signal d'horloge CK de la matrice mémoire et fournit le signal d'horloge inversé /CK.
La figure 2C est une vue schématique du circuit de désactivation de ligne 80 générant le signal de commande intermédiaire ENDN. Le circuit 80 comprend par exemple entre un nœud d'entrée 82 et un nœud de sortie 84 successivement couplés en série : un interrupteur 86 comprenant par exemple un transistor 86A de type NMOS et un transistor 8 6B de type PMOS, ces deux transistors 86A et 86B étant connecté en parallèle par leurs nœuds conducteurs principaux entre le nœud d'entrée 82 et un nœud 87 ; un inverseur 88 alimenté par la tension d'alimentation Vpp, couplé entre le nœud 87 et un nœud 89 ; un dispositif à décalage de niveau de tension (en anglais "Level Shifter") LS permettant de passer d'un signal à la sortie de l'inverseur 88 de niveau haut égal à la tension d'alimentation Vpp à un signal de niveau haut égal à la tension d'alimentation CVpp, couplé entre le nœud 89 et un nœud 90 ; et un inverseur 91 alimenté par la tension d'alimentation CVpD, couplé entre le nœud 90 et le nœud de sortie 84.
Le nœud d'entrée 82 reçoit un signal de référence BLREF généré par une colonne REFCOL de cellules de référence. Une cellule de référence est un circuit permettant d'évaluer le temps de décharge des lignes de bits de la matrice mémoire. Une cellule de référence sera décrite plus en détail ci-dessous en relation avec la figure 5. L'interrupteur 86 est par exemple toujours passant, le transistor 86A étant commandé par la tension d'alimentation Vpp et le transistor 86B étant commandé par une tension de référence Vgg. La présence de l'interrupteur 86 permet de générer le signal BLREF dans les mêmes conditions que les signaux générés par les colonnes de la matrice mémoire.
Le dispositif à décalage de niveau de tension peut par exemple comprendre une pluralité d'inverseurs et/ou des circuits amplificateurs (en anglais "butter") alimentés par des tensions progressivement supérieures les unes des autres.
Le circuit 80 fournit sur son nœud 84 le signal de commande intermédiaire ENDN.
La figure 3 est un chronogramme illustrant l'évolution temporelle des signaux CK, /CK, GSLIn, ENDN, /WLn et WLn des circuits 50, 70 et 80 présentés en relation avec les figures 2A, 2B et 2C, pour une ligne indexée n, selon un exemple. A un instant t(p la ligne indexée n de la matrice mémoire n'est par exemple pas sélectionnée. Le signal de sélection de ligne GSLIn est donc à un niveau bas. Le signal d'horloge CK est à un niveau bas et le signal d'horloge inversé /CK est à un niveau haut. Les signaux de commande intermédiaire ENDN et de commande inversé /WLn sont par exemple à un niveau haut. Le signal de commande WLn est à un niveau bas. A un instant tg, le signal GSLIn passe par exemple à un niveau haut pour sélectionner la ligne n. A un instant tg, un front montant du signal d'horloge CK entraîne la chute du signal /WLn d'un niveau haut à un niveau bas, ce qui est symbolisé sur la figure 3 par une flèche Fl. Le signal de commande WLn passe donc d'un niveau bas à un niveau haut, ce qui est symbolisé sur la figure 3 par une flèche F2, et la ligne n est sélectionnée. A un instant ίβ, le signal de sélection de ligne GSLIn passe par exemple d'un niveau haut à un niveau bas. A un instant tzp le signal de commande intermédiaire ENDN passe d'un niveau haut à un niveau bas, ce qui entraîne la montée du signal /WLn d'un niveau bas à un niveau haut, symbolisé sur la figure 3 par une flèche F3. Le signal de commande WLn passe donc d'un niveau haut à un niveau bas, symbolisé sur la figure 3 par une flèche F4, et la ligne n n'est plus sélectionnée. La durée entre l'instant tg et la descente du signal WLn est commandée sur la base d'une approximation de la durée de décharge d'une ligne de bits pendant une phase de lecture d'une cellule mémoire. A un instant ίβ, le signal ENDN passe par exemple d'un niveau bas à un niveau haut. En effet, la descente du signal WLn d'un niveau haut à un niveau bas entraîne la montée du signal BLREF d'un niveau bas à un niveau haut ce qui entraîne la montée du signal ENDN.
La figure 4 est une vue schématique d'un circuit mémoire 200. Le circuit mémoire 200 comprend : une pluralité de cellules mémoire MCgg, MCpgg organisé en une matrice mémoire MEMORY ARRAY de N lignes et M colonnes, M étant un entier par exemple compris entre deux et plusieurs milliers ; une colonne REFCOL comprenant par exemple N cellules de référence RC]_, RCj^y, générant le signal de référence BLREF ; N circuits de commande de ligne 50 du même type que celui décrit en relation avec la figure 2A ; un circuit de décodage X DEC ayant N sorties, chaque sortie délivrant à un circuit de commande de ligne 50 un signal de sélection de ligne Sdj?q_]_, ···, Sqeq-n ; un circuit 70 générant le signal d'horloge /CK du même type que celui décrit en relation avec la figure 2B ; un circuit 80 générant le signal de commande intermédiaire ENDN à partir du signal BLREF, du même type que celui décrit en relation avec la figure 2B ; et M circuits de commande LCOL]_ à LCOLm.
Chaque cellule mémoire MCn]_, . .., MC^m d'une même ligne indexée n de la matrice mémoire reçoit un signal de commande WLn provenant d'un des circuits de commande 50. Chaque signal de commande WL]_, ..., WL^ est en outre reçu par une cellule de référence RC]_, ..., RC^ de la colonne de référence REFCOL.
Chaque cellule mémoire MC]_m, ···/ d'une même colonne indexée m de la matrice mémoire est connectée à deux lignes de bits BLm et /BLm et à une tension variable d'alimentation SUPPLYm. Chaque colonne de la matrice mémoire est reliée à un circuit LCOL]_, ..., LCOLm permettant d'alimenter, de lire et d'écrire les cellules mémoires de la colonne. Ces circuits seront détaillés en figure 6.
Chaque cellule de référence RC]_, ..., RC^ est connectée à une ligne de bits de référence et est alimentée par la tension VDD·
Pendant une opération de lecture d'une cellule mémoire MC^ d'une ligne indexée n et d'une colonne indexée m, l'adresse de la cellule mémoire MC^ est décodée par le circuit de décodage X DEC. Le circuit de décodage X DEC fournit un signal S£)j7Q_n à la ligne indexée n. Le signal de sélection de ligne S£)j7Q_n est fourni aux circuits de commande de ligne 50. Les signaux /CK et ENDN sont fournis aux circuits de commande de ligne 50 après avoir été générés respectivement par les circuits 70 et 80, comme décrit en relation avec les figures 2A, 2B et 2C. Le circuit 80 reçoit le signal de référence BLREF transmis par la ligne de bits de référence qui détermine la durée entre deux opérations, et permet de réduire cette durée. En effet, la ligne de bits de référence permet de générer le signal ENDN dont la fonction est de faire chuter le signal de commande de ligne WLn d'un niveau haut à un niveau bas.
La figure 5 est une vue schématique d'une cellule de référence RCn relié à la ligne indexée n, selon un exemple de réalisation. La cellule de référence RCn comprend par exemple un transistor 220 de type NMOS, couplé entre des nœuds 222 et 224. Le transistor 220 est commandé par le signal de commande de ligne WLn. La cellule de référence RCn comprend par exemple en outre un transistor 226 de type NMOS couplé entre le nœud 224 et un rail de tension de référence, par exemple la masse. Le transistor 226 est commandé par la tension d'alimentation Vpp. Le nœud 222 est couplé à la ligne de bits de référence transmettant le signal de référence BLREF.
Lors d'une opération de lecture, la ligne de bits de référence est par exemple préchargée et les cellules de références RC]_, RCjg sont alimentées par la tension d'alimentation Vpp. Lorsqu'une ligne de la matrice mémoire est sélectionnée par le signal SppQ_n puis commandée par le signal WLn, le signal de la ligne de bits de référence chute d'un niveau haut à un niveau bas. Le signal de commande intermédiaire est ensuite généré par le circuit 80 avec un certain retard et entraîne la chute du signal WLn d'un niveau haut à un niveau bas. Cette opération a la même durée que celle de décharge des lignes de bits BL]_, BL^ de la matrice mémoire. La durée entre deux opérations de lecture est ainsi réduite par le retard entre le signal BLREF et le signal ENDN. Dans certains modes de réalisation, il est possible de masquer le retard provoqué par le dispositif à décalage de niveau de tension en réduisant le retard introduit par les cellules de référence. Cela est par exemple réalisé en rajoutant des transistors, par exemple de type NMOS, en parallèle du transistor 226, entre le rail de tension de référence et le nœud 224.
La figure 6 est une vue schématique d'une colonne indexée m de cellules mémoire et d'un circuit de commande LCOl^. A titre d'exemple, sur la figure 6, la colonne comprend deux cellules mémoire MC]_m et MCgm- Chaque cellule mémoire MC]_m, MCgm est alimentée par une tension variable SUPPLYm.
La cellule mémoire MC]_m comprend deux nœuds de mémorisation MC^jpA et MC]_mB. Le nœud de mémorisation MC]_mA est couplé à la ligne de bits BLj^ de la colonne m par 1 ' intermédiaire d'un transistor T1A. Le transistor T1A est commandé par un signal de commande de ligne WL]_. Le nœud de mémorisation MC]_mB est couplé à une ligne de bits /BLm par l'intermédiaire d'un transistor T1B. Le transistor T1B est commandé par le signal de commande de ligne WL]_.
La cellule mémoire MCgm comprend deux nœuds de mémorisation MCgmA et MC2mB. Le nœud de mémorisation MC2mA est couplé à la ligne de bits BLm de la colonne m, par 1 ' intermédiaire d'un transistor T2A. Le transistor T2A est commandé par un signal de commande de ligne WLg. Le nœud de mémorisation MC2mB est couplé à la ligne de bits /BLj^ par l'intermédiaire d'un transistor T2B. Le transistor T2B est commandé par le signal de commande de ligne WL2.
Le circuit de commande LCOLj^ comprend un circuit d'alimentation 250 comprenant deux transistors 251 et 253, par exemple de type PMOS. Le transistor 251 est couplé entre un rail d'alimentation de la tension d'alimentation Vpp et un nœud 255 de sortie du circuit d'alimentation, et est commandé par un signal de commande d'alimentation Wh^. Le transistor 253 est couplé entre un rail d'alimentation de la tension d'alimentation CVpp et le nœud 255 de sortie du circuit d'alimentation. Le transistor 251 est commandé par le signal de commande d'alimentation inversé /WAm· Le nœud 255 fournit la tension variable SUPPLYm. Lors d'une opération de lecture, le signal WAm est à un niveau haut, donc la tension variable SUPPLYm est égale à la tension d'alimentation CVpo- Lors d'une opération d'écriture, le signal WAm est à un niveau bas, donc la tension variable SUPPLYm est égale à la tension d'alimentation Vpp.
Le circuit de commande LCOLj^ comprend en outre un interrupteur 260 reliant la ligne de bits BLj^ à un nœud C et un interrupteur 2 62 reliant la ligne de bits /BLj^ à un nœud D. Chaque interrupteur 260, 262 comporte par exemple deux transistors en parallèle, l'un étant un transistor de type NMOS et l'autre étant un transistor de type PMOS. Les transistors de type NMOS des interrupteurs 2 60, 2 62 sont commandés par un signal MUX et les transistors de type PMOS des interrupteurs 2 60, 262 sont commandés par l'inverse NMUX du signal MUX. Par exemple, comme cela est représenté en figure 6, chaque colonne peut comprendre plusieurs paires de lignes de bits et de cellules mémoire correspondantes. Les interrupteurs 260 et 2 62, et des interrupteurs similaires pour les autres lignes de bits, permettent de sélectionner l'une des paires de lignes de bits pour la coupler à un circuit de lecture/écriture 264 compris dans le circuit LCOLm. Le circuit de lecture/écriture 264 est commun pour toutes les paires de lignes de bits d'une même colonne. Dans ce cas, chaque paire de lignes de bits est alimentée par son propre circuit d'alimentation 250.
Dans d'autres modes de réalisation, il pourrait n'y avoir qu'une seule ligne de bits et les interrupteurs 260 et 262 pourront être omis.
Le circuit de lecture/écriture 264 comprend un circuit de pré-charge 270 des lignes de bits comprenant un transistor 271, par exemple de type PMOS, couplé entre les nœuds C et D, un transistor 273, par exemple de type PMOS, couplé entre le nœud C et un rail d'alimentation de la tension Vpp et un transistor 275, par exemple de type PMOS, couplé entre le nœud D et un rail d'alimentation de la tension Vpp. Les transistors 271, 273 et 275 sont commandés par un signal de précharge NPCH.
Le circuit de lecture/écriture 264 comprend en outre un circuit de pré-charge et de maintien (de l'anglais "préchargé and keeper circuit") 280 comprenant deux transistors 282 et 284, par exemple de type PMOS. Le transistor 282 est couplé entre le nœud C et un rail d'alimentation de la tension Vpp et son nœud de commande est relié au nœud D. Le transistor 284 est couplé entre le nœud D et un rail d'alimentation de la tension Vpp et son nœud de commande est relié au nœud C.
Le circuit de lecture/écriture 264 en outre un circuit d'écriture 290 écrivant une donnée Data dans une cellule mémoire sélectionnée. Un signal comprenant la donnée à écrire Data est envoyé dans une bascule LATCH alimentée par la tension d'alimentation Vpp. La bascule fournit sur une sortie un signal comprenant la donnée Data et sur une autre sortie un signal comprenant la donnée inverse /Data de Data. Une porte logique NON-OU 292, alimentée par la tension Vpp, reçoit sur une entrée la donnée Data et sur une autre entrée un signal de commande d'écriture NWRITE. La sortie de la porte logique 292 commande un transistor 294, par exemple de type NMOS, couplé entre un rail de la tension de référence, par exemple la masse, et le nœud C. Une porte logique NON-OU 296, alimentée par la tension Vpp reçoit sur une entrée la donnée Data et sur une autre entrée le signal de commande d'écriture NWRITE. La sortie de la porte logique 296 commande un transistor 298, par exemple de type NMOS, couplé entre un rail de la tension de référence, par exemple la masse, et le nœud D. Le signal NWRITE est un signal permettant d'écrire les données Data et /Data reçues par les portes NON-OU 292 et 296 sur les lignes de bit BLm et /BLm.
Un avantage du circuit de commande de ligne décrit ici est que l'activation des lignes de mot est réalisée par un signal de synchronisation /CK directement généré à partir du signal de synchronisation CK de la matrice mémoire, c'est-à-dire sans passer par un dispositif à décalage de niveau de tension. La désactivation des lignes de mot est quant à elle réalisée par un signal ENDN auto-synchronisé par des cellules de référence et généré par un circuit comprenant un dispositif à décalage de niveau de tension. Le retard introduit par le dispositif à décalage de niveau de tension peut être masqué en réduisant le retard de la cellule de référence.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaitront à l'homme de l'art. En particulier, il est clair pour l'homme de l'art qu'il est possible d'intervertir les transistors NMOS par des transistors PMOS et d'intervertir les transistors PMOS par des transistors NMOS.
De plus, différentes technologies de transistors peuvent être utilisées pour remplacer les transistors de type NMOS et PMOS, comme par exemple des transistors de type bipolaire.
Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive.

Claims (13)

  1. REVENDICATIONS
    1. Circuit mémoire comprenant ; un circuit de commande de ligne d'une matrice mémoire (MEMORY ARRAY) comprenant : un premier transistor (54) couplé entre des premier et deuxième nœuds (58, 56) et commandé par un signal de sélection de ligne (Sgp.g_ri) , ledit signal de sélection de ligne (Spgr:...n) comprenant un niveau haut (Vpn) et un niveau bas ; un deuxième transistor (60) commandé par un premier signal (ENDN) et couplé entre le premier nœud (58) et un rail d’alimentation en tension d'une première tension d'alimentation (CVæ), cette première tension d'alimentation (CVpg) étant supérieure au niveau haut (vpp) du signal de sélection de ligne (SggQ_n), ledit premier nœud (58) étant relié à une ligne de la matrice mémoire (MEMORY ARRAY) , ledit deuxième nœud (56) recevant un signal de synchronisation (/CK) ; et un circuit de désactivation de ligne (80, REFCOL) adapté à générer le premier signal (ENDN) et comprenant un dispositif à décalage de niveau de tension (LS) et une cellule de référence (RCn) adaptée à masquer le retard provoqué par le dispositif à décalage de niveau de tension (LS).
  2. 2. Circuit selon la revendication 1 dans lequel le premier nœud (58) est relié à la ligne de la matrice mémoire (MEMORY ARRAY) par l'intermédiaire d'une bascule (62).
  3. 3. Circuit selon la revendication 2 dans lequel la bascule (62) comprend un premier inverseur (68) et un deuxième inverseur (66) couplés tête bêche entre le premier nœud (58) et la ligne de la matrice mémoire (MEMORY ARRAY).
  4. 4. Circuit selon la revendication 3 dans lequel le premier inverseur (68) et le deuxième inverseur (66) sont alimentés par la première tension d'alimentation (CVpp).
  5. 5. Circuit selon la revendication 4 dans lequel le premier nœud (58) est la borne de sortie du premier inverseur (68), le premier inverseur (68) étant alimenté par la première tension d’alimentation (CVæ) par l'intermédiaire d'un troisième transistor (68A) commandé par la sortie du deuxième inverseur (66) et le premier inverseur (68) étant relié à un rail d'une tension de .référence par l’intermédiaire d’un quatrième transistor (68B) commandé par le premier signal (ENDN).
  6. 6. Circuit, selon la revendication 5, dans lequel le troisième transistor (68A) est. un transistor de type PMOS et le quatrième transistor (68B) est un transistor de type NMOS.
  7. 7. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel le signal de synchronisation est un signal d'horloge (/CK) du circuit mémoire.
  8. 8. Circuit selon 1'une quelconque des revendications 1 à 7, dans lequel le premier transistor (54) est un transistor de type NMOS et. le deuxième transistor (60) est un transistor de type PMOS.
  9. 9. Circuit selon l'une quelconque des revendications 1 à 8 comprenant en outre : une pluralité de cellules mémoire (MCiq, . MCiqg) organisées en N lignes et en M colonnes formant la matrice mémoire (MEMORY ARRAY) ; N desdits circuits de commande de ligne (50) ; ledit circuit de désactivation de ligne (80) commun à desdits N circuits de commande de ligne ; M circuits de commande de colonne (LCOLg, , . ., LCOLyf) commandant chacun une colonne de cellules mémoire (MCym, . . ., MC^jji) de. la matrice mémoire (MEMORY ARRAY) et comprenant chacun un circuit d'alimentation (250), un circuit d'écriture (290) alimenté par un niveau haut de tension (Vpp) et un circuit de précharge et de maintien (280) alimenté par le niveau haut de tension (Vpg-j) .
  10. 10. Circuit selon la. revendication 9, dans lequel le circuit d'alimentation (250) est adapté à alimenter chaque cellule mémoire (MGqq, . MCp-yj) par le niveau haut de tension (Væ) pendant une opération, d'écriture et par la première tension d'alimentation (CVpp), supérieure au niveau haut de tension (Vpp), pendant, une opération de lecture.
  11. 11. Circuit selon la revendication 10, dans lequel chaque circuit d’alimentation (250) comprend : un septième transistor (251) relié entre un rail d' alimentation du niveau haut de tension (Vpp) et un troisième nœud (255) et commandé par un signal de commande d'alimentation (WA1TL) ; et un huitième transistor (253) relié entre un rail d'alimentation de la première tension d'alimentation (CVpp) et le troisième nœud (255) et commandé par le signal de commande d'alimentation inversé (/WAm)f le troisième nœud (255} étant relié aux cellules mémoire.
  12. 12. Circuit selon l’une quelconque des revendications 9 à 11, dans lequel la au moins une cellule de référence (RC^, ...., RCji) comprend un cinquième transistor (220) relié entre une ligne de bits de référence et le rail de la tension de référence et dont, le nœud de commande est relié au premier nœud (58).
  13. 13. Circuit selon la revendication 12, dans lequel le cinquième transistor (220) est relié au rail de tension de référence par l’intermédiaire de plusieurs sixièmes transistors (226) commandés chacun par le niveau haut de tension (Vpp).
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