FR2844384A1 - Memoire flash capable de reduire le courant de crete - Google Patents

Abstract

Dans une mémoire flash, des lignes de bits non sélectionnées pour la programmation sont chargées initialement à un niveau prédéterminé, après quoi une tension de pompage est produite et l'opération de précharge de toutes les lignes de bits est accomplie, de façon à réduire un courant de crête. La mémoire comprend des réseaux de cellules de mémoire (MCAl, MCAr) ayant des cellules de mémoire (MC) et des lignes de bits (BL1, ..., BLk), un premier circuit (20) pour charger à un premier niveau, à un premier instant, des lignes de bits non sélectionnées, un second circuit pour générer une tension de pompage supérieure à une tension d'alimentation (VDD) à un second instant, et un troisième circuit pour charger les lignes de bits à un second niveau de tension à un troisième instant.

Description

La présente invention concerne une mémoire flash, et plus particulièrement

une mémoire flash dans laquelle des lignes de bit sont préchargées dans une opération de programmation. Dans une mémoire flash, une multiplicité de cellules de mémoire sont connectées à une ligne de mot et sont divisées en pages par unité d'une ou plusieurs lignes de mot. Les cellules de mémoire connectées à une ligne de mot sont connectées à des lignes de bit correspondantes. Un 10 décodeur de rangée et un décodeur de colonne sélectionnent respectivement des lignes de mot et des lignes de bit. La mémoire flash accomplit une opération d'effacement, une opération de programmation (écriture) et une opération de lecture. Les cellules de mémoire disposées dans la mémoire 15 flash sont d'un type à grille empilée ou d'un type à grille divisée. Qu'elle soit du type à grille empilée ou du type à grille divisée, la mémoire flash effectue l'opération de programmation ou l'opération d'effacement en utilisant des électrons à une grille flottante. L'opération d'effacement 20 est effectuée sur des secteurs (ou des blocs) incluant une multiplicité de pages, ou sur chaque cellule de mémoire en

même temps.

L'opération de programmation est effectuée à chaque cellule de mémoire, ou bien à chaque page. Par exemple, 25 comme représenté sur la figure 1, on applique Vt + 0,4 V (en désignant par Vt une tension de seuil d'une cellule de mémoire) à une grille de commande CG de la cellule de mémoire par l'intermédiaire de la ligne de mot WL sélectionnée conformément à une information d'adresse, on 30 applique 10 V à une source S par l'intermédiaire d'une ligne de source SL, et on applique 0,4 V à un drain D par l'intermédiaire d'une ligne de bit BL sélectionnée. Dans ces conditions, des électrons attirés vers la source dans la direction d'un champ électrique généré entre le drain D 35 et la source S sont transférés vers la grille flottante à cause de l'effet d'électrons chauds. Il en résulte que la

tension de seuil de la cellule de mémoire est augmentée.

Chaque cellule de mémoire avec une tension de seuil augmentée à cause de l'opération de programmation est déterminée comme étant une cellule à l'état bloqué dans l'opération de lecture. Dans cette opération de programmation, du fait qu'une ligne de mot est connectée à une multiplicité de cellules de mémoire et que chaque cellule de mémoire est connectée à une ligne de bit, il est nécessaire de faire en 10 sorte que les cellules de mémoire connectées à des lignes de bit non sélectionnées, parmi les cellules de mémoire connectées à la ligne de mot sélectionnée, ne puissent pas être programmées lorsqu'on programme sélectivement une cellule de mémoire (opération d'interdiction de programmation). Selon l'un des procédés généraux, la ligne de bit sélectionnée (ou la ligne de bit connectée à la cellule de mémoire sélectionnée) et les lignes de bit non sélectionnées (ou les lignes de bit connectées aux cellules de mémoire non sélectionnées parmi les cellules de mémoire 20 connectées à la ligne de mot sélectionnée) sont préchargées à la tension d'alimentation VDD et l'opération de programmation est effectuée sur la cellule de mémoire sélectionnée. En se référant à la figure 2 qui montre l'opération 25 de programmation classique, on note que si un signal de tension élevée HVEN est activé à l'instant tl, une pompe de charge du dispositif de mémoire commence à augmenter une tension élevée VPP jusqu'au niveau de tension (par exemple 10 V) exigé pour l'opération de programmation. Les lignes 30 de bit BLS et BLN sont préchargées simultanément à la tension d'alimentation VDD en réponse aux activations des signaux PBLS et PBLN, qui préchargent respectivement la ligne de bit sélectionnée BLS et les lignes de bit non sélectionnées BLN à un instant t2, lorsqu'un signal de 35 programmation PGM est activé de façon à avoir un niveau haut. Dans cette procédure, un courant de crête est généré du fait que la ligne de bit sélectionnée BLS et la ligne de bit non sélectionnée BLN sont préchargées en même temps dans l'intervalle entre l'instant t2 et l'instant t3. De façon générale, 1024 lignes de bit incluant une ligne de 5 bit sélectionnée sont préchargées à la tension d'alimentation en même temps, et le courant de crête augmente fortement du fait qu'un bloc de cellule de mémoire comprend au moins 1024 lignes de bit. En outre, lorsque les lignes de bit ne sont pas complètement chargées jusqu'à la 10 tension élevée VPP même à l'instant t2, le courant de crête est encore augmenté, du fait qu'elles sont chargées jusqu'à la tension élevée VPP pendant que les lignes de bit sont

préchargées dans un intervalle compris entre t2 et t3.

Un tel courant de crête est un obstacle important 15 dans l'interface avec des terminaux lorsqu'une mémoire flash est utilisée dans une carte à microprocesseur pour des communications ou le stockage d'informations personnelles. Par exemple, le courant de crête peut affecter considérablement la stabilité ou la fiabilité du 20 fonctionnement dans une carte de module d'identification d'abonné (SIM) qui est utilisée dans un terminal de

communication mobile.

Ainsi, la présente invention porte sur une mémoire flash qui élimine pratiquement un ou plusieurs problèmes 25 ds à des limitations et des inconvénients de l'art antérieur. Une caractéristique de la présente invention

consiste en ce qu'elle procure un dispositif pour atténuer le courant de crête généré pour une opération de 30 programmation d'une mémoire flash.

Une autre caractéristique de la présente invention

consiste en ce qu'elle procure un dispositif pour atténuer le courant de crête généré dans une opération de programmation d'une mémoire flash utilisée dans une carte à 35 microprocesseur.

Des avantages, buts et caractéristiques

supplémentaires de l'invention seront présentés dans la description qui suit ou apparaîtront à l'homme de l'art en examinant ce qui suit, ou peuvent être appris par la mise 5 en pratique de l'invention. Les buts et autres avantages de l'invention peuvent être réalisés et atteints par la structure particulièrement spécifiée dans la description et les revendications écrites présentées ici, ainsi que dans

les dessins annexes.

Selon un aspect de la présente invention, celle-ci procure une mémoire flash qui comprend un réseau de cellules de mémoire ayant des pages qui incluent des cellules de mémoire, des lignes de bit et des lignes de source; un premier circuit pour charger à un premier niveau 15 de tension à une premier instant des lignes de bit non

sélectionnées parmi les lignes de bit; un second circuit pour générer à un second instant une tension de pompage supérieure à une tension d'alimentation; et un troisième circuit pour charger les lignes de bit à un second niveau 20 de tension à un troisième instant.

Le premier niveau de tension est inférieur au second niveau de tension. Le second niveau de tension est la tension d'alimentation. Le second instant auquel la tension de pompage est générée est postérieur au premier 25 instant d'un intervalle prédéterminé pendant un état actif d'un signal sous forme d'impulsion prédéterminé. Le troisième instant dépend de l'activation du signal de

programmation après le second instant.

Le premier circuit réagit à un signal de tension 30 élevée et à l'information d'adresse associée aux lignes de bit non sélectionnées, le signal de tension élevée étant activé pour générer la tension de pompage. Le premier circuit est désactivé pendant qu'un signal de commande d'effacement est dans un état activé. Le troisième circuit charge les lignes de bit 35 au troisième niveau de tension en réponse à un signal de

démarrage de programmation au troisième instant.

Selon d'autres aspects de la présente invention, celle-ci procure une mémoire flash qui comprend: des réseaux de cellules de mémoire ayant des pages incluant chacune des cellules de mémoire, des lignes de bit et des 5 lignes de source, les réseaux de cellules de mémoire étant attaqués sélectivement conformément à une information d'adresse; un premier circuit pour charger à un premier niveau de tension, à un premier instant, des lignes de bit non sélectionnées parmi les lignes de bit; un second 10 circuit pour générer une tension de pompage plus élevée qu'une tension d'alimentation, à un second instant; et un troisième circuit pour charger les lignes de bit à un second niveau de tension à un troisième instant, les lignes de bit étant contenues dans un réseau de cellules de 15 mémoire sélectionné parmi les réseaux de cellules de mémoire. Le troisième circuit charge les lignes de bit à la troisième tension en réponse à un signal de début de programmation au troisième instant, et les lignes de bit 20 sont contenues dans le réseau de cellules de mémoire

sélectionné conformément à l'information d'adresse.

Selon un autre aspect de la présente invention, celle-ci procure une mémoire flash qui comprend: un premier réseau de cellules de mémoire qui est sélectionné 25 lorsqu'un bit d'adresse prédéterminé est dans un premier état logique; des premiers transistors de précharge pour connecter des lignes de bit du premier réseau de cellules de mémoire à une alimentation en réponse à un premier signal de précharge; un second réseau de cellules de 30 mémoire qui est sélectionné lorsque le bit d'adresse est dans un second état logique; des seconds transistors de précharge pour connecter à l'alimentation des lignes de bit appartenant au second réseau de cellules de mémoire, en réponse à un second signal de précharge; un premier circuit 35 pour charger à un premier niveau de tension, à un premier instant, des lignes de bit non sélectionnées parmi les lignes de bit; un second circuit pour générer une tension de pompage supérieure à une tension de l'alimentation, à un second instant; et un troisième circuit pour charger les lignes de bit à un second niveau de tension à un troisième 5 instant, les lignes de bit étant contenues dans un réseau de cellules de mémoire sélectionné conformément aux états

logiques du bit d'adresse.

Il faut noter qu'aussi bien la description générale

précédente que la description détaillée suivante de la 10 présente invention sont données à titre d'exemple et

d'explication et visent à apporter une explication supplémentaire de l'invention, telle qu'elle est revendiquée. Les dessins annexés, qui sont inclus pour procurer 15 une compréhension plus approfondie de l'invention et sont

incorporés dans la présente demande et font partie de celle-ci, illustrent des modes de réalisation de l'invention, et conjointement à la description, ont pour fonction d'expliquer les principes de l'invention. Dans les 20 dessins:

La figure 1 est un exemple schématique d'une cellule de mémoire utilisée dans une mémoire flash classique; La figure 2 est un diagramme temporel d'une 25 opération de programmation dans une mémoire flash classique; La figure 3 est une représentation schématique d'une mémoire flash conforme à un mode de réalisation de la présente invention; La figure 4 est une illustration schématique d'un circuit pour générer un signal de commande de tension élevée conforme à un mode de réalisation de la présente invention; La figure 5 est une illustration schématique d'un circuit pour générer des signaux utilisés pour précharger 35 des lignes de bit, conforme à un mode de réalisation de la présente invention; La figure 6 est une illustration schématique d'un circuit pour générer un signal utilisé pour précharger des lignes de bit non sélectionnées, conforme à un mode de réalisation de la présente invention; et La figure 7 est un diagramme temporel d'une opération de programmation dans une mémoire flash conforme

à un mode de réalisation de la présente invention.

On va maintenant se référer en détail aux modes de réalisation préférés de la présente invention, dont des 10 exemples sont illustrés dans les dessins annexés. La présente invention n'est cependant pas limitée aux modes de réalisation illustrés ici, mais de tels modes de réalisation sont présentés pour favoriser la compréhension

de l'esprit et du cadre de la présente invention.

La figure 3 est une représentation schématique d'une mémoire flash conforme à un exemple de mode de réalisation de la présente invention. La mémoire flash considérée à titre d'exemple est divisée en deux réseaux de cellules de mémoire, MCAl et MCAr, conformément à une 20 information d'adresse, de façon à atténuer ou à disperser le courant de crête. Chacun des réseaux de cellules de mémoire comprend une multiplicité de pages. Un réseau de cellules de mémoire gauche MACl comprend des pages impaires PG1, MG3,..., et PGn-1, et un réseau de cellules de mémoire 25 droit MCAr comprend des pages paires PG2, PG4,..., PGn. Une page, telle par exemple que PG1, contient des cellules de mémoire MC disposées en une rangée et connectées à des lignes de bit BLl à BLk. Une ligne de bit, telle par exemple que BL1, de cette page, est connectée aux drains de 30 deux cellules de mémoire disposées en une colonne, et des sources des cellules de mémoire sont connectées en commun à la ligne de source SL. Des grilles de commande CG des cellules de mémoire MC qui sont disposées en une rangée dans une page sont connectées en commun à une ligne de mot 35 (par exemple WLO ou WL1). L'homme de l'art notera que bien qu'une cellule de mémoire flash du type divisé soit représentée sur la figure 1 et utilisée sur la figure 3 à titre d'exemple, une cellule de mémoire flash du type empilé peut être incorporée dans d'autres modes de réalisation. La mémoire flash est divisée entre les réseaux de cellules de mémoire MCAl et MCAr pour précharger séparément les lignes de bit. En d'autres termes, des signaux de précharge, qui sont appliqués aux grilles de transistors PMOS de précharge MP1 à MPk pour connecter la tension 10 d'alimentation VDD aux lignes de bit BLI à BLk, sont groupés en signaux de précharge PBLSi pour le réseau de cellules de mémoire gauche MCAl, et en signaux de précharge

PBLSr pour le réseau de cellules de mémoire droit MCAr.

Comme représenté sur la figure 5, un circuit 15 logique, qui comprend des portes NON-OU NR1 et NR2, groupe les signaux de précharge pour les réseaux de cellules de mémoire groupés en combinant par une fonction NON- OU le signal de charge de ligne de bit original PBLS (qu'on appelle ci- après un signal de précharge principal) et une 20 adresse de bit prédéterminée, comme par exemple le huitième bit XA8/XA8B. Dans un état dans lequel le signal de précharge principal PBLS est activé à un niveau bas, si le bit d'adresse XA8 correspondant est à un niveau bas (ce qui fait que XA8B est à un niveau haut, la ligne de bit étant 25 de façon générale préchargée lorsque la page ou le réseau de cellules de mémoire auquel la ligne de bit appartient n'est pas sélectionné pour l'opération de programmation), le signal de précharge de ligne de bit PBLS1 (qu'on appelle ci-après un premier signal de précharge) pour le réseau de 30 cellules de mémoire gauche MCAl est activé à un niveau bas, de façon que les lignes de bit BLi à BLk du réseau de cellules de mémoire gauche MCAl soient chargées jusqu'à la tension d'alimentation VDD. De plus, dans un état dans lequel le signal de précharge de ligne de bit PBLS est 35 activé à un niveau bas, si le bit d'adresse XA8 est à un niveau haut (ce qui fait que XA8B est à un niveau bas), le

signal de précharge de ligne de bit PBLSr (qu'on appelle ci-après un second signal de précharge) pour le réseau de cellules de mémoire droit MCAr est activé à un niveau bas, ce qui fait que les lignes de bit BLi à BLk du réseau de 5 cellules de mémoire droit MCAr sont chargées jusqu'à la tension d'alimentation VDD.

Dans la division fonctionnelle des réseaux de cellules de mémoire basée sur la précharge de ligne de bit, la mémoire flash de la figure 3 peut être divisée en plus 10 de deux réseaux de mémoire, sans augmenter la difficulté du

codage de bits d'adresse.

Les lignes de bit incorporées dans les réseaux de cellules de mémoire sont connectées à des lignes de données DLG1 à DLGm en faisceaux de plusieurs (par exemple 16) 15 lignes de bit. Une ligne de données est connectée à plusieurs lignes de bit dans un mode habituel de commande par portes de colonnes. Ainsi, par exemple, une ligne de données correspond à seize lignes de bit. Le bloc 10 placé entre les lignes de données DL1 à DLm et un bus de données 20 DB comprend des circuits de portes de colonnes et des tampons d'écriture (ou tampons de page). Les circuits de portes de colonnes comprennent des portes de colonnes réagissant aux signaux d'adresse de colonne qui correspondent aux lignes de bit. Les tampons d'écriture 25 stockent temporairement des données à programmer dans une cellule de mémoire correspondant à des lignes de données, et ils déterminent les états des lignes de bit correspondantes. Conformément à la présente invention, le circuit 20 30 (qu'on appelle ci-après un "circuit de précharge initiale") est connecté aux lignes de données DLG1 à DLGm. Le circuit de précharge initiale 20 précharge en premier des lignes de bit non sélectionnées, de manière à disperser un courant d'attaque pendant la précharge de ligne de bit. Le circuit 35 20 comprend un transistor PMOS MP21 et un transistor NMOS MN21 connectés en série entre la tension d'alimentation VDD et la tension de masse GND. Leurs grilles sont connectées au signal PBLN (qu'on appelle un "signal de précharge initiale") pour précharger en premier des lignes de bit non sélectionnées. Le noeud 21 entre le transistor PMOS MP21 et 5 le transistor NMOS MN21 est connecté à des lignes de données DLG1 à DLGm. On décrira la génération du signal de

précharge initiale PBLN en se référant à la figure 6.

Contrairement à l'art antérieur, la ligne de bit sélectionnée et les lignes de bit non sélectionnées ne sont 10 pas préchargées immédiatement avant la programmation de la

ligne de bit sélectionnée. Il faut noter qu'un instant de charge de la haute tension VPP est différent d'un instant de précharge de la ligne de bit sélectionnée et des lignes de bit non sélectionnées. On décrira une telle opération en 15 se référant au diagramme temporel de la figure 7.

En se référant à la figure 4, on note qu'un signal de commande HVP (qu'on appelle ci-après un "signal de commande de haute tension") pour charger la haute tension (ou une tension de pompage) VPP est établi en utilisant la 20 combinaison logique d'un signal de haute tension HVEN (dans l'art antérieur, une charge de la haute tension est commencée en réponse au signal de haute tension HVEN, comme représenté sur la figure 2) et d'un signal impulsionnel (IHVEN qui est produit à partir du signal de haute tension 25 HVEN. Le signal de haute tension HVEN est appliqué à une entrée d'une porte NON-ET ND1, et le signal impulsionnel (1HVEN est appliqué à l'autre entrée de la porte NON-ET ND1 à travers un inverseur Il. La porte NON-ET ND1 émet un signal de commande de haute tension HVP à travers 30 l'inverseur I2. Le signal impulsionnel cVHVEN est activé à un niveau haut pendant une durée prédéterminée (par exemple 600 ns) par un circuit de génération d'impulsions habituel, ou autres. Ainsi, le signal de commande de haute tension HVP est désactivé à un niveau bas et n'est pas chargé à la 35 haute tension VPP pendant que le signal impulsionnel SHVEN

est à un niveau haut.

il La figure 6 illustre un circuit pour générer un signal de précharge initiale PBLN. Le circuit charge en premier des lignes de bit non sélectionnées (avant que le signal de précharge de ligne de bit PBLS soit activé). Un 5 signal d'effacement ER utilisé pour faire démarrer l'opération d'effacement est appliqué à une entrée de la porte NON-ET ND2 à travers un inverseur I5. La haute tension HVEN est appliquée à l'autre entrée de la porte NON-ET ND2. Le signal de sortie de la porte NON-ET ND2 est 10 appliqué à une porte NON-OU NR3. Un signal d'information d'adresse ADI est appliqué à la porte NON-OU NR3 à travers un inverseur I6. Le signal de sortie de la porte NON-OU NR3 est émis sous la forme d'un signal de précharge PBLN à

travers un inverseur I7.

L'état du signal d'effacement ER affecte un chemin de génération du signal de précharge initiale PBLN du fait que des lignes de bit ne doivent pas être chargées, mais doivent être placées à une tension de masse ou environ 0,4 V dans l'opération d'effacement (une ligne de bit et une 20 ligne de source sont placées à la tension de masse et la haute tension est appliquée à une ligne de mot dans l'opération d'effacement). En d'autres termes, le signal de précharge initiale PBLN est fixé et désactivé à un niveau haut pendant que le signal d'effacement ER est activé à un 25 niveau haut. Par conséquent, du fait que le signal

d'information d'adresse ADI appliqué à la porte NON-OU NR3 a l'information d'adresse sur les lignes de bit sélectionnées au moment de la programmation, le signal de précharge initiale PBLN est activé en correspondance avec 30 les lignes de bit non sélectionnées.

On décrira l'opération de charge des lignes de bit et l'opération de programmation en se référant à la figure 7. Dans un état initial, toutes les lignes de bit conservent la tension de masse. Ensuite, lorsque le signal 35 de haute tension HVEN est activé à l'instant tl, une impulsion de haute tension (HVEN qui conserve un état activé pendant 600 ns est générée. Pendant que l'impulsion (IHVEN est activée au niveau haut, le signal de commande de haute tension HVP est désactivé à un niveau bas. D'autre part, le signal de précharge initiale PBLN est activé à un 5 niveau bas en réponse à l'activation du signal de haute tension HVEN. A ce moment, le signal d'effacement ER est à

niveau bas pendant l'opération de programmation.

Le signal de précharge initiale PBLN de niveau bas est appliqué au circuit de précharge initiale 20 de la 10 figure 3 pour débloquer ainsi le transistor PMOS MP21. Par conséquent, la tension d'alimentation VDD est connectée aux lignes de bit non sélectionnées par l'intermédiaire de lignes de données et de portes de colonnes correspondant aux lignes de bit non sélectionnées BLN. Du fait que la 15 tension d'alimentation VDD traverse les transistors NMOS

utilisés comme les portes de colonnes, les lignes de bit non sélectionnées BLN sont préchargées en premier à [VDD Vtn] (en désignant Vtn une tension de seuil d'un transistor NMOS de portes de colonne). A ce moment, la ligne de bit 20 sélectionnée BLS conserve la tension de masse.

Ainsi, si la durée de l'impulsion de niveau haut de

(HVEN est terminée à l'instant tp, un signal de commande de haute tension HVP émis par le circuit de la figure 4 est activé à un niveau haut et les lignes de bit sont chargées 25 à la haute tension VPP.

Si le signal de programmation est activé au niveau

haut à l'instant t2 alors que les lignes de bit non sélectionnées restent à un niveau de tension [VDD - Vtn] et la haute tension VPP augmente jusqu'à 10 V, le signal de 30 précharge principal PBLS est activé à un niveau bas.

Ensuite, comme représenté sur la figure 5, l'un quelconque du premier signal de précharge PBLSl pour précharger les lignes de bit contenues dans le réseau de cellules de mémoire gauche MCAl et du second signal de précharge PBLSr 35 pour précharger les lignes de bit contenues dans le réseau de cellules de mémoire droit MACr, est activé à un niveau

bas conformément à l'état logique du bit d'adresse XA8 utilisé pour sélectionner un réseau de cellules de mémoire.

Lorsque les transistors PMOS MP1 à MPk pour précharger des lignes de bit sont débloqués, toutes les lignes de bit BLl 5 à BLk sont chargées jusqu'à la tension d'alimentation VDD.

Ici, le niveau de tension de la ligne de bit sélectionnée BLS passe du niveau de tension de masse au niveau de tension d'alimentation, et le niveau de tension des lignes de bit non sélectionnées passe du niveau de tension de [VDD 10 - Vtn] au niveau de tension d'alimentation.

Comme décrit ci-dessus, si l'opération de précharge des lignes de bit est achevée, la ligne de bit sélectionnée BLS est fixée à "1" ou "0" conformément à une valeur de données stockée dans un tampon d'écriture. Si l'opération 15 de programmation sur la cellule de mémoire sélectionnée est achevée, le signal de programmation PGM est désactivé à un niveau bas, et le signal de haute tension HVEN est désactivé à un niveau bas en réponse à la désactivation du signal de programmation PGM. Par conséquent, le signal de 20 précharge initiale PBLN est désactivé à un niveau haut et les lignes de bit sont restaurées au niveau de tension de masse. Conformément à des exemples de modes de réalisation de la présente invention, les lignes de bit non 25 sélectionnées sont chargées en premier à un niveau de tension prédéterminé [VDD - Vtn] (à tl). Ensuite, la haute tension exigée pour l'opération de programmation est générée (à tp). Après l'écoulement d'un intervalle prédéterminé, la ligne de bit sélectionnée est préchargée 30 conjointement aux lignes de bit non sélectionnées chargées précédemment (à t2). Du fait que le moment de précharge de la ligne de bit est différent du moment de génération de la haute tension, il est possible d'empêcher que le courant de crête se produise sous l'effet de la charge de tension 35 simultanée. De plus, du fait que le réseau de cellules de mémoire est divisé en deux parties ou plus, et que la ligne de bit est préchargée, le courant de crête peut être dispersé encore davantage. Il apparaîtra à l'homme de l'art que divers changements et modifications peuvent être apportés dans d'autres modes de réalisation de la présente 5 invention, sur la base des moyens et de la manière indiqués

dans les modes de réalisation décrits ici. Par conséquent, on désire que la présente invention couvre des changements et modifications à condition qu'ils entrent dans le cadre ou l'esprit des revendications annexées ou de leurs 10 équivalents.

Claims (30)

REVENDICATIONS

1. Mémoire flash caractérisée en ce qu'elle comprend: un réseau de cellules de mémoire (MCAl, MCAr) ayant des pages (PG1,..., PGn), chacune des pages incluant 5 des cellules de mémoire (MC), des lignes de bits (BL1,..., BLk) et des lignes de source (SL); un premier circuit (20) en coimmunication de signal avec les lignes de bits (BL1,..., BLk) pour charger à un premier niveau de tension (VDD - Vtn), à un premier instant (tl), des lignes de bits non 10 sélectionnées parmi les lignes de bits; un second circuit en communication de signal avec les lignes de bits (BL1,

., BLk) pour générer à un second instant (tp) une tension de pompage (VPP) supérieure à une tension d'alimentation (VDD); et un troisième circuit en communication de 15 signal avec les lignes de bits (BL1,..., BLk) pour charger les lignes de bits à un second niveau de tension (VDD) à un..CLMF: troisième instant (t2).

2. Mémoire flash selon la revendication 1,

caractérisée en ce que le premier niveau de tension (VDD 20 Vtn) est inférieur au second niveau de tension (VDD).

3. Mémoire flash selon la revendication 2, caractérisée en ce que le second niveau de tension est la

tension d'alimentation (VDD).

4. Mémoire flash selon la revendication 1, caracté25 risée en ce que le second instant (tp) est postérieur d'un

intervalle de temps prédéterminé au premier instant (tl).

5. Mémoire flash selon la revendication 1,

caractérisé en ce que le troisième instant (t2) est postérieur d'un intervalle de temps prédéterminé au second 30 instant (tp).

6. Mémoire flash selon la revendication 1, caractérisée en ce que le premier circuit (20) réagit à un signal de haute tension (HVEN) et à une information d'adresse (ADI) associée aux lignes de bits non 35 sélectionnées, le signal de haute tension (HVEN) étant

activé pour générer la tension de pompage (VPP).

7. Mémoire flash selon la revendication 1, caractérisée en ce que le premier circuit (20) est désactivé pendant qu'un signal de commande d'effacement

(ER) est dans un état activé.

8. Mémoire flash selon la revendication 1, caractérisé en ce que le second circuit est désactivé pendant qu'un signal impulsionnel prédéterminé (HVEN) est

dans un état activé.

9. Mémoire selon la revendication 8, caractérisée 10 en ce que le signal impulsionnel (DHVEN) existe entre le

premier instant (tl) et le second instant (tp).

10. Mémoire flash selon la revendication 1, caractérisée en ce que le troisième circuit charge les lignes de bits (BL1,..., BLk) à la seconde tension (VDD) en 15 réponse à un signal de début de programmation (PGM) au

troisième instant (t2).

11. Mémoire flash, caractérisée en ce qu'elle comprend: des réseaux de cellules de mémoire (MCAl, MCAr) ayant des pages (PG1,..., PGn), chacune des pages incluant 20 des cellules de mémoire (MC), des lignes de bits (BL1,..., BLk) et des lignes de source (SL), les réseaux de cellules de mémoire (MCAl, MCAr) étant actionnés sélectivement conformément à une information d'adresse (XA8/XA8B); un premier circuit (20) en communication de signal avec les 25 lignes de bits (BL1,..., BLk) pour charger à un premier niveau de tension (VDD - Vtn), à un premier instant (tl), des lignes de bits non sélectionnées parmi les lignes de bits; un second circuit en communication de signal avec les lignes de bits (BL1,... , BLk) pour générer, à un second 30 instant (tp), une tension de pompage (VPP) supérieure à une tension d'alimentation (VDD); et un troisième circuit en communication de signal avec les lignes de bits (BL1,..., BLk) pour charger les lignes de bits à un second niveau de tension (VDD) à un troisième instant (t2), les lignes de 35 bits (BL1,..., BLk) étant contenues dans un réseau de cellules de mémoire sélectionné parmi les réseaux de

cellules de mémoire (MCAl, MCAr).

12. Mémoire flash selon la revendication 11, caractérisée en ce que le premier niveau de tension (VDD

Vtn) est inférieur au second niveau de tension (VDD).

13. Mémoire flash selon la revendication 12, caractérisée en ce que le second niveau de tension est la

tension d'alimentation (VDD).

14. Mémoire flash selon la revendication 11, caractérisée en ce que le second instant (tp) est 10 postérieur d'un intervalle de temps prédéterminé au premier

instant (tl).

15. Mémoire flash selon la revendication 11,

caractérisé en ce que le troisième instant (t2) est postérieur d'un intervalle de temps prédéterminé au second 15 instant (tp).

16. Mémoire flash selon la revendication 11,

caractérisée en ce que le premier circuit (20) réagit à un signal de haute tension (HVEN) et à l'information d'adresse (ADI), le signal de haute tension (HVEN) étant activé pour 20 générer la tension de pompage (VPP).

17. Mémoire flash selon la revendication 11, caractérisée en ce que le premier circuit (20) est désactivé pendant qu'un signal de commande d'effacement

(ER) est dans un état activé.

18. Mémoire flash selon la revendication 11, caractérisée en ce que le second circuit est désactivé pendant qu'un signal impulsionnel prédéterminé (cHVEN) est

dans un état activé.

19. Mémoire flash selon la revendication 18, 30 caractérisée en ce que le signal impulsionnel ("HVEN) existe entre le premier instant (tl) et le second instant (tp).

20. Mémoire flash selon la revendication 11, caractérisée en ce que le troisième circuit charge les 35 lignes de bits (PG1,..., PGk) à la seconde tension (VDD) en réponse à un signal de début de programmation (PGM) au troisième instant (t2), les lignes de bits étant contenues dans le réseau de cellules de mémoire sélectionné

conformément à 1T'information d'adresse (XA8/XA8B).

21. Mémoire flash caractérisée en ce qu'elle 5 comprend: un premier réseau de cellules de mémoire (MCA1) prévu pour être sélectionné lorsqu'un bit d'adresse prédéterminé (XA8, XA8B) est dans un premier état logique; des premiers transistors de précharge (MP1,..., MPk) en communication de signal avec le premier réseau de cellules 10 de mémoire (MCA1) pour connecter des lignes de bits (BL1, BLk) du premier réseau de cellules de mémoire (MCA1) à une alimentation (VDD) en réponse à un premier signal de précharge (PBLS1); un second réseau de cellules de mémoire (MCAr) disposé par rapport au premier réseau de cellules de 15 mémoire (MCA1) pour être sélectionné lorsque le bit d'adresse (XA8/XA8B) est dans un second état logique; des seconds transistors de précharge (MP1,..., MPk) en communication de signal avec le second réseau de cellules de mémoire (MCAr) pour connecter des lignes de bits (BL1, 20..., BLk) du second réseau de cellules de mémoire (MCAr) à l'alimentation (VDD) en réponse à un second signal de précharge (PBLSr); un premier circuit (20) en communication de signal avec les lignes de bits des premier et second réseaux de cellules de mémoire (MCA1, MCAr), pour charger à 25 un premier niveau de tension (VDD - Vtn), à un premier instant (tl), des lignes de bits non sélectionnées parmi les lignes de bits (BL1,..., BLk); un second circuit en communication de signal avec les lignes de bits (BL1,

., BLk) des premier et second réseaux de cellules de mémoire 30 (MCA1, MCAr), pour générer, à un second instant (tp), une tension de pompage (VPP) supérieure à la tension d'alimentation (VDD); et un troisième circuit en communication de signal avec les lignes de bits (BL1,..., BLk) des premier et second réseaux de cellules de mémoire 35 (MCA1, MCAr), pour charger les lignes de bits à un second niveau de tension (VDD) à un troisième instant (t2), les lignes de bits étant contenues dans un réseau de cellules de mémoire sélectionné conformément aux états logiques du..CLMF: bit d'adresse (XA8/XA8B).

22. Mémoire flash selon la revendication 21, 5 caractérisée en ce que le premier niveau de tension (VDD Vtn) est inférieur au second niveau de tension (VDD).

23. Mémoire flash selon la revendication 22, caractérisée en ce que le second niveau de tension est la

tension d'alimentation (VDD).

24. Mémoire flash selon la revendication 21, caractérisée en ce que le second instant (tp) est postérieur d'un intervalle de temps prédéterminé au premier

instant (tl).

25. Mémoire flash selon la revendication 21, 15 caractérisé en ce que le troisième instant (t2) est postérieur d'un intervalle de temps prédéterminé au second

instant (tp).

26. Mémoire flash selon la revendication 21, caractérisée en ce que le premier circuit (20) réagit à un 20 signal de haute tension (HVEN) et à l'information d'adresse (ADI), le signal de haute tension (HVEN) étant activé pour

générer la tension de pompage (VPP).

27. Mémoire flash selon la revendication 21, caractérisée en ce que le premier circuit (20) est 25 désactivé pendant qu'un signal de commande d'effacement

(ER) est dans un état activé.

28. Mémoire flash selon la revendication 21,

caractérisée en ce que le second circuit est désactivé pendant qu'un signal impulsionnel prédéterminé ("HVEN) est 30 dans un état activé.

29. Mémoire flash selon la revendication 28, caractérisée en ce que le signal impulsionnel (CHVEN) existe entre le premier instant (tl) et le second instant (tp).

30. Mémoire flash selon la revendication 21, caractérisée en ce que le troisième circuit active l'un de signaux de précharge principaux (PBLSl, PBLSr) conformément à l'état logique du bit d'adresse (XA8/XA8B), les signaux de précharge principaux étant produits en réponse à un signal de début de programmation (PGM) au troisième instant (t2).