JP3128546B2 - フラッシュメモリのアレイを有する半導体デバイス - Google Patents
フラッシュメモリのアレイを有する半導体デバイスInfo
- Publication number
- JP3128546B2 JP3128546B2 JP35372798A JP35372798A JP3128546B2 JP 3128546 B2 JP3128546 B2 JP 3128546B2 JP 35372798 A JP35372798 A JP 35372798A JP 35372798 A JP35372798 A JP 35372798A JP 3128546 B2 JP3128546 B2 JP 3128546B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- column
- cells
- semiconductor device
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュ・メモ
リの分野に関し、特に本発明の実施の形態は、フラッシ
ュメモリセルにアドレスするための改良された方法及び
装置に関する。フラッシュの電気的に書き換え可能なプ
ログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）
は、その得られることができる密度のために、メモリシ
ステムアーキテクチャ用として益々ポピュラーな選択と
なっている。例えば、１６メガバイト程度のフラッシュ
メモリが、カリフォルニアのサンノゼにあるHyundai El
ectronics America によって製造されたフラッシュメモ
リチップのように、単一チップ上に得られる。このよう
な密度を可能にするフラッシュメモリのひとつの特徴
は、メモリの各セルが単一のトランジスタのみの使用を
必要としているからである。一つのセルは、１ビットが
記憶される、或いは多ビットセルの場合は多ビットが記
憶されるメモリの単位である。フラッシュメモリの技術
においてよく知られているように、１つ以上のビットが
セルの単一トランジスタの制御ゲートとソース／チャネ
ル／ドレイン間に配置されたフローティングゲート上の
電荷として記憶されることができる。典型的には、ワー
ドラインは、メモリの行(row：ロー)における各フラッ
シュメモリセルの制御ゲートに接続され、ビットライン
は、セルの行における各フラッシュメモリセルのドレイ
ンに接続される。各々のセルのソースは、基準、典型的
には接地に接続される。しかし、あるメモリにおいて
は、ソース及びドレイン用の接続は反対にされる。
リの分野に関し、特に本発明の実施の形態は、フラッシ
ュメモリセルにアドレスするための改良された方法及び
装置に関する。フラッシュの電気的に書き換え可能なプ
ログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）
は、その得られることができる密度のために、メモリシ
ステムアーキテクチャ用として益々ポピュラーな選択と
なっている。例えば、１６メガバイト程度のフラッシュ
メモリが、カリフォルニアのサンノゼにあるHyundai El
ectronics America によって製造されたフラッシュメモ
リチップのように、単一チップ上に得られる。このよう
な密度を可能にするフラッシュメモリのひとつの特徴
は、メモリの各セルが単一のトランジスタのみの使用を
必要としているからである。一つのセルは、１ビットが
記憶される、或いは多ビットセルの場合は多ビットが記
憶されるメモリの単位である。フラッシュメモリの技術
においてよく知られているように、１つ以上のビットが
セルの単一トランジスタの制御ゲートとソース／チャネ
ル／ドレイン間に配置されたフローティングゲート上の
電荷として記憶されることができる。典型的には、ワー
ドラインは、メモリの行(row：ロー)における各フラッ
シュメモリセルの制御ゲートに接続され、ビットライン
は、セルの行における各フラッシュメモリセルのドレイ
ンに接続される。各々のセルのソースは、基準、典型的
には接地に接続される。しかし、あるメモリにおいて
は、ソース及びドレイン用の接続は反対にされる。
【０００２】特定のセルにアドレスするために、特定の
セルの行と関連するワードラインはメモリの行を作動す
るために、作動され、そして特定のセルの列(column:カ
ラム)に関連するビットラインは、メモリ動作を行なう
ために用いられる。行における多重セルは、多重ビット
ラインを用いて、並列に動作させることができる。一つ
の選択されたセルやセルの行上で行なわれるメモリ動作
は、一つのセルや複数のセルに記憶されたデータを読み
取ったり、一つの値や複数の値を一つのセルや複数のセ
ルにプログラム、即ち書き込んだりすることを含む。他
のメモリ動作、例えば消去は、特定のセルで行なわれて
もよいが、しかし更に典型的には、２以上の行が一度に
消去される。それゆえ“フラッシュ" メモリと呼ばれ
る。用語“セクタ(sector)" は、フラッシュメモリにお
けるグループとして消去されるセルのセットを記載する
ために用いられる。このアドレッシングスキームの欠点
は、データがセルから読み取られ、或いはセルへ書き込
まれたとき、ビットライン上のアクティビティが、選択
されなかった行のセルの内容を妨げる。何故ならば、ビ
ットラインは、選択された行の選択されたセルにくわえ
て、選択されない行の選択されない多くのセルに結合さ
れているからである。各々のセルのドレインがビットラ
インに結合されているフラッシュメモリにおいて、この
望ましくない効果は、しばしば“ドレーン・ディスター
ブ(drain disturb)"効果と呼ばれる。
セルの行と関連するワードラインはメモリの行を作動す
るために、作動され、そして特定のセルの列(column:カ
ラム)に関連するビットラインは、メモリ動作を行なう
ために用いられる。行における多重セルは、多重ビット
ラインを用いて、並列に動作させることができる。一つ
の選択されたセルやセルの行上で行なわれるメモリ動作
は、一つのセルや複数のセルに記憶されたデータを読み
取ったり、一つの値や複数の値を一つのセルや複数のセ
ルにプログラム、即ち書き込んだりすることを含む。他
のメモリ動作、例えば消去は、特定のセルで行なわれて
もよいが、しかし更に典型的には、２以上の行が一度に
消去される。それゆえ“フラッシュ" メモリと呼ばれ
る。用語“セクタ(sector)" は、フラッシュメモリにお
けるグループとして消去されるセルのセットを記載する
ために用いられる。このアドレッシングスキームの欠点
は、データがセルから読み取られ、或いはセルへ書き込
まれたとき、ビットライン上のアクティビティが、選択
されなかった行のセルの内容を妨げる。何故ならば、ビ
ットラインは、選択された行の選択されたセルにくわえ
て、選択されない行の選択されない多くのセルに結合さ
れているからである。各々のセルのドレインがビットラ
インに結合されているフラッシュメモリにおいて、この
望ましくない効果は、しばしば“ドレーン・ディスター
ブ(drain disturb)"効果と呼ばれる。
【０００３】ドレーンディスターブ及び他の懸念に答え
て、いくらかのメモリチップは、与えられたビットライ
ン上の選択されないセルと選択されたセルの比を減少す
るために、ページアーキテクチャを有して設計される。
この一つの例は、米国特許第5,126,808号に示されてい
る。このレファレンスは、フラッシュメモリの行を複数
のページに分割することを示しており、セルの列は複数
のページに横たわっており、ページビットラインは、各
ページにおける各列に設けられる。この手法を用いて、
もし、一つの行が選択されると、選択された行を含むペ
ージに対するページビットラインのみが作動される。こ
れによって、他のページビットラインは作動されないの
で、他のページにおけるセルがディスターブされないま
まであることを可能にする。これは、作動されないセル
がディスターブされる回数を減少し、結果的に、ドレー
ン・ディスターブ・エラーが発生する前に、メモリにア
クセスすることができる回数を増大する。
て、いくらかのメモリチップは、与えられたビットライ
ン上の選択されないセルと選択されたセルの比を減少す
るために、ページアーキテクチャを有して設計される。
この一つの例は、米国特許第5,126,808号に示されてい
る。このレファレンスは、フラッシュメモリの行を複数
のページに分割することを示しており、セルの列は複数
のページに横たわっており、ページビットラインは、各
ページにおける各列に設けられる。この手法を用いて、
もし、一つの行が選択されると、選択された行を含むペ
ージに対するページビットラインのみが作動される。こ
れによって、他のページビットラインは作動されないの
で、他のページにおけるセルがディスターブされないま
まであることを可能にする。これは、作動されないセル
がディスターブされる回数を減少し、結果的に、ドレー
ン・ディスターブ・エラーが発生する前に、メモリにア
クセスすることができる回数を増大する。
【０００４】フラッシュメモリにおける他の要求は、ア
クセススピードを増加することである。米国特許第5,12
6808号に示されている装置は、ドレーンディスターブの
効果を減少するかもしれないが、それはメモリ・ロケー
ションに同時にアクセスするようにはなっていない。し
たがって、必要とされることは、改善されたアクセス時
間を備える改善されたフラッシュ・メモリ・アーキテク
チャである。
クセススピードを増加することである。米国特許第5,12
6808号に示されている装置は、ドレーンディスターブの
効果を減少するかもしれないが、それはメモリ・ロケー
ションに同時にアクセスするようにはなっていない。し
たがって、必要とされることは、改善されたアクセス時
間を備える改善されたフラッシュ・メモリ・アーキテク
チャである。
【０００５】
【発明の概要】改善された半導体デバイスが本発明によ
って提供される。一つの実施形態において、半導体デバ
イスは、セルの各列に対して、全体の読み取りビットラ
イン(global read bit line)、全体の書き込みビットラ
イン(global write bit line)、及び複数のローカルビ
ットラインを有するフラッシュメモリセルのアレイであ
る。ここで、セルの列は、複数のサブ列に分割されてお
り、各ローカルビットラインは、そのローカルビットラ
インと関連するサブ列におけるセルの各々に電気的に結
合されている。ローカルビットラインは、ローカルな読
み取り選択トランジスタによって全体の読み取りビット
ラインに結合及び減結合されており、ローカルな書き込
み選択トランジスタによって全体の書き込みビットライ
ンに結合及び減結合されている。ある列に対して一つの
ローカルビットラインを全体の読み取りビットラインに
結合し、他のローカルビットラインを全体の書き込みビ
ットラインに結合することによって、たとえ読み取られ
るセル及び書き込まれるセルが同じ列にあったとして
も、一つのセルは書き込まれ、一方他のセルは読み取ら
れる。
って提供される。一つの実施形態において、半導体デバ
イスは、セルの各列に対して、全体の読み取りビットラ
イン(global read bit line)、全体の書き込みビットラ
イン(global write bit line)、及び複数のローカルビ
ットラインを有するフラッシュメモリセルのアレイであ
る。ここで、セルの列は、複数のサブ列に分割されてお
り、各ローカルビットラインは、そのローカルビットラ
インと関連するサブ列におけるセルの各々に電気的に結
合されている。ローカルビットラインは、ローカルな読
み取り選択トランジスタによって全体の読み取りビット
ラインに結合及び減結合されており、ローカルな書き込
み選択トランジスタによって全体の書き込みビットライ
ンに結合及び減結合されている。ある列に対して一つの
ローカルビットラインを全体の読み取りビットラインに
結合し、他のローカルビットラインを全体の書き込みビ
ットラインに結合することによって、たとえ読み取られ
るセル及び書き込まれるセルが同じ列にあったとして
も、一つのセルは書き込まれ、一方他のセルは読み取ら
れる。
【０００６】全体の読み取り／書き込みライン及びロー
カルビットラインの一つの利点は、同じ列にあるセルに
対する少なくとも１つの読み取り動作及び少なくとも１
つの書き込み動作は同時に行われることができるので、
改善されたメモリアレイの柔軟性である。他の利点は、
書き込み及び／又は読み取り動作によるドレーン・ディ
スターブが減少することである。好適な実施の形態は、
各列に対する全体の読み取りビットライン及び全体の書
き込みビットラインを使用して、他のページのセルが読
み取られる間に、１つのページのセルが、書き込まれる
ことを可能にするけれども、別の実施形態は、読み取り
ライン、或いは読み取り／書き込みラインとして２つの
全体のビットラインを用いてもよい。これらの実施の形
態において、あらゆる２つのメモリ動作は同時に行なわ
れる。
カルビットラインの一つの利点は、同じ列にあるセルに
対する少なくとも１つの読み取り動作及び少なくとも１
つの書き込み動作は同時に行われることができるので、
改善されたメモリアレイの柔軟性である。他の利点は、
書き込み及び／又は読み取り動作によるドレーン・ディ
スターブが減少することである。好適な実施の形態は、
各列に対する全体の読み取りビットライン及び全体の書
き込みビットラインを使用して、他のページのセルが読
み取られる間に、１つのページのセルが、書き込まれる
ことを可能にするけれども、別の実施形態は、読み取り
ライン、或いは読み取り／書き込みラインとして２つの
全体のビットラインを用いてもよい。これらの実施の形
態において、あらゆる２つのメモリ動作は同時に行なわ
れる。
【０００７】本発明の特徴及び利点は、明細書の以下の
説明及び添付図面を参照することによって理解されるで
あろう。
説明及び添付図面を参照することによって理解されるで
あろう。
【０００８】
【発明の実施の形態】図１は、フラッシュ・メモリの一
部を示す図面である。フラッシュ・メモリの標準的な回
路は、わかりやすくするために省略してある。フラッシ
ュ・メモリ・セル自体も省略してあるが、フラッシュ・
メモリ・セルが行と列に配列されていることを理解すべ
きである。各々の行は、特定のワード選択ラインに関連
しており、各々の列は、特定のビットラインに関連して
いる。図１に示されるように、全体の読み取りビットラ
イン１２と全体の書き込みビットライン１４は各列（ビ
ット）に対して備えられている。例えば、“ＧＲＢＬ
０”のついた全体の読み取りビットラインと“ＧＷＢＬ
１”のついた全体の書き込みビットラインは、列０にお
けるセルの各々に関連される。列０のセル（図示せず）
は、複数のページに分割されている。サブ列がページを
有する列の一部である場合、ローカルビットライン１５
は、セルの各サブ列に対して設けられている。いくつか
のローカルビットラインが図１に示されている。例え
ば、“ＬＢＬ００”の付されたローカルビットライン１
５は、ページ０にある列０のセルの一部に対するローカ
ルビットラインであり、一方、“ＬＢＬ０１”の付され
たローカルビットライン１５は、ページ１にある列０の
セルの一部に対するものである。ページ０にある列１の
セルに対するローカルビットラインは“ＬＢＬ１０”が
ラベル付けされている、等々である。ローカルビットラ
イン１５は、読み取りビット選択ライン１６又は書き込
みビット選択ライン１７上の信号に応答して、全体の読
み取りビットライン１２か、全体の書き込みビットライ
ン１４のいずれかに結合される。図示されているよう
に、読み取りビット選択ライン１６は、複数の読み取り
選択トランジスタ１８の各々のゲートに接続されてい
る。各ローカルビットライン１５も、書き込みビット選
択ライン１７上の書き込みビット選択信号を用いて、書
き込み選択トランジスタ２０をターンオンすることによ
って、その関連する全体の書き込みビットライン１４に
接続される。好適な実施の形態において、全体のビット
ラインの高々１つが一度にローカルビットラインに接続
される。
部を示す図面である。フラッシュ・メモリの標準的な回
路は、わかりやすくするために省略してある。フラッシ
ュ・メモリ・セル自体も省略してあるが、フラッシュ・
メモリ・セルが行と列に配列されていることを理解すべ
きである。各々の行は、特定のワード選択ラインに関連
しており、各々の列は、特定のビットラインに関連して
いる。図１に示されるように、全体の読み取りビットラ
イン１２と全体の書き込みビットライン１４は各列（ビ
ット）に対して備えられている。例えば、“ＧＲＢＬ
０”のついた全体の読み取りビットラインと“ＧＷＢＬ
１”のついた全体の書き込みビットラインは、列０にお
けるセルの各々に関連される。列０のセル（図示せず）
は、複数のページに分割されている。サブ列がページを
有する列の一部である場合、ローカルビットライン１５
は、セルの各サブ列に対して設けられている。いくつか
のローカルビットラインが図１に示されている。例え
ば、“ＬＢＬ００”の付されたローカルビットライン１
５は、ページ０にある列０のセルの一部に対するローカ
ルビットラインであり、一方、“ＬＢＬ０１”の付され
たローカルビットライン１５は、ページ１にある列０の
セルの一部に対するものである。ページ０にある列１の
セルに対するローカルビットラインは“ＬＢＬ１０”が
ラベル付けされている、等々である。ローカルビットラ
イン１５は、読み取りビット選択ライン１６又は書き込
みビット選択ライン１７上の信号に応答して、全体の読
み取りビットライン１２か、全体の書き込みビットライ
ン１４のいずれかに結合される。図示されているよう
に、読み取りビット選択ライン１６は、複数の読み取り
選択トランジスタ１８の各々のゲートに接続されてい
る。各ローカルビットライン１５も、書き込みビット選
択ライン１７上の書き込みビット選択信号を用いて、書
き込み選択トランジスタ２０をターンオンすることによ
って、その関連する全体の書き込みビットライン１４に
接続される。好適な実施の形態において、全体のビット
ラインの高々１つが一度にローカルビットラインに接続
される。
【０００９】各々の列、行及びサブ列におけるセルの数
は、チップのアーキテクチャに依存する。“ブートセク
タ"配列として知られている産業標準において、チップ
は、チップの最後の６４キロバイト分を除いて、６４キ
ロバイトセクタに分割され、最後の６４キロバイトは、
１つの３２キロバイトセクタ、２つの８キロバイトセク
タ及び１つの１６キロバイトセクタに分割される。代表
的な場合、ページの境界は、セクタの境界と同じである
が、必ずしもそうでない場合もある。勿論、あるセクタ
における１つの位置からの同時読み取りを行ない、そし
て同じセクタにおける他の位置への書き込みを行なうこ
とが必要とされる場合、そのセクタは、多くのページに
分割される。例えば、６４キロバイト（５１２キロビッ
ト）セクタは、１０２４の５１２ビットページに分割さ
れる。
は、チップのアーキテクチャに依存する。“ブートセク
タ"配列として知られている産業標準において、チップ
は、チップの最後の６４キロバイト分を除いて、６４キ
ロバイトセクタに分割され、最後の６４キロバイトは、
１つの３２キロバイトセクタ、２つの８キロバイトセク
タ及び１つの１６キロバイトセクタに分割される。代表
的な場合、ページの境界は、セクタの境界と同じである
が、必ずしもそうでない場合もある。勿論、あるセクタ
における１つの位置からの同時読み取りを行ない、そし
て同じセクタにおける他の位置への書き込みを行なうこ
とが必要とされる場合、そのセクタは、多くのページに
分割される。例えば、６４キロバイト（５１２キロビッ
ト）セクタは、１０２４の５１２ビットページに分割さ
れる。
【００１０】図２を参照すると、図１に示されたいろい
ろな素子の相互接続が詳細に示されている。代表的なフ
ラッシュ・メモリは、特定の全体の読み取りビットライ
ン１２又は特定の全体の書き込みビットライン１４に結
合されるいくつかのローカルビットライン１５を有して
おり、代表的なメモリは、多対の全体ビットラインを有
していると理解されるべきであるが、図２は、１つのロ
ーカルビットライン１５のみを示している。換言する
と、代表的なフラッシュ・メモリは、図２に示されてい
る回路ばかりでなく、フラッシュメモリにページがある
ように上から下へ配列された多くのコピー及びフラッシ
ュ・メモリにビットがあるように左から右へ配列された
多くのコピーを有する図２に示された回路の多くのコピ
ーを有している。したがって、図２は、単に、多くの列
を有するメモリの１つのサブ列を示すだけであり、その
各々は、多くのサブ列を有している。
ろな素子の相互接続が詳細に示されている。代表的なフ
ラッシュ・メモリは、特定の全体の読み取りビットライ
ン１２又は特定の全体の書き込みビットライン１４に結
合されるいくつかのローカルビットライン１５を有して
おり、代表的なメモリは、多対の全体ビットラインを有
していると理解されるべきであるが、図２は、１つのロ
ーカルビットライン１５のみを示している。換言する
と、代表的なフラッシュ・メモリは、図２に示されてい
る回路ばかりでなく、フラッシュメモリにページがある
ように上から下へ配列された多くのコピー及びフラッシ
ュ・メモリにビットがあるように左から右へ配列された
多くのコピーを有する図２に示された回路の多くのコピ
ーを有している。したがって、図２は、単に、多くの列
を有するメモリの１つのサブ列を示すだけであり、その
各々は、多くのサブ列を有している。
【００１１】図２は、３つのフラッシュ・メモリ・セル
３０のみを示しているが、典型的なフラッシュ・メモリ
は、サブ列毎に多くのセルを有していることを理解する
べきである。サブ列毎に多くのセルを有する理由の一つ
は、選択トランジスタ１８と２０が追加のチップ領域を
必要とし、かつサブ列毎に多くのフラッシュ・メモリ・
セル３０のある場合、ビット毎のペナルティーは減少さ
れる。フラッシュ・メモリ・セル３０の各々の制御ゲー
トは、従来のメモリにおいて行われるように、ワード選
択ライン（ＷＯＲＤ０,ＷＯＲＤ１,……ＷＯＲＤｎ）に
結合される。以下に図１及び２に示されるフラッシュ・
メモリの動作が説明される。以下の記載は、例としてフ
ラッシュ・メモリ・セル３０（１）を任意に用いる。フ
ラッシュ・メモリ・セル３０（１）の内容を読み取るた
めに、フラッシュ・メモリにおけるワード選択の技術に
おいてよく知られているように、ワード選択ラインＷＯ
ＲＤ１が作動され、一方、他のワード選択ラインは非作
動にされる。読み取りビット選択ライン１６は、ハイに
駆動され、読み取り選択トランジスタ１８をターンオン
し、それによりローカルビットライン１５を全体の読み
取りビットライン１２に接続する。プロセスは、読み取
りビットラインが選択される前にワードラインが選択さ
れることを述べたけれども、ある条件の下では、これら
のステップは、逆の順序に行なわれることもできる。
３０のみを示しているが、典型的なフラッシュ・メモリ
は、サブ列毎に多くのセルを有していることを理解する
べきである。サブ列毎に多くのセルを有する理由の一つ
は、選択トランジスタ１８と２０が追加のチップ領域を
必要とし、かつサブ列毎に多くのフラッシュ・メモリ・
セル３０のある場合、ビット毎のペナルティーは減少さ
れる。フラッシュ・メモリ・セル３０の各々の制御ゲー
トは、従来のメモリにおいて行われるように、ワード選
択ライン（ＷＯＲＤ０,ＷＯＲＤ１,……ＷＯＲＤｎ）に
結合される。以下に図１及び２に示されるフラッシュ・
メモリの動作が説明される。以下の記載は、例としてフ
ラッシュ・メモリ・セル３０（１）を任意に用いる。フ
ラッシュ・メモリ・セル３０（１）の内容を読み取るた
めに、フラッシュ・メモリにおけるワード選択の技術に
おいてよく知られているように、ワード選択ラインＷＯ
ＲＤ１が作動され、一方、他のワード選択ラインは非作
動にされる。読み取りビット選択ライン１６は、ハイに
駆動され、読み取り選択トランジスタ１８をターンオン
し、それによりローカルビットライン１５を全体の読み
取りビットライン１２に接続する。プロセスは、読み取
りビットラインが選択される前にワードラインが選択さ
れることを述べたけれども、ある条件の下では、これら
のステップは、逆の順序に行なわれることもできる。
【００１２】セル３０(1)に対するワード選択ラインが
作動され、ローカルビットラインが全体の読み取りライ
ン１５に接続されている間、そのセルは、全体の読み取
りビットライン１２をビットセンスアンプへ接続するよ
うな従来の方法で読み取られる。このプロセスの間、書
き込みビット選択ライン１７がローに保持されて、書き
込み選択トランジスタをオフに維持する。また、この期
間、他のページの各々に対して読み取り選択ラインと書
き込み選択ラインは、ローに維持されて、他のページの
各々に対してローカルビットライン１５が全体のビット
ラインから分離される。書き込み動作に対して、ワード
選択ラインは、前のままであるが、読み取りビット選択
ライン１６はローに保持されて、読み取り選択トランジ
スタ１８をオフに維持し、書き込みビット選択ライン１
７はハイに駆動されて、右の選択トランジスタ２０をタ
ーンオンする。
作動され、ローカルビットラインが全体の読み取りライ
ン１５に接続されている間、そのセルは、全体の読み取
りビットライン１２をビットセンスアンプへ接続するよ
うな従来の方法で読み取られる。このプロセスの間、書
き込みビット選択ライン１７がローに保持されて、書き
込み選択トランジスタをオフに維持する。また、この期
間、他のページの各々に対して読み取り選択ラインと書
き込み選択ラインは、ローに維持されて、他のページの
各々に対してローカルビットライン１５が全体のビット
ラインから分離される。書き込み動作に対して、ワード
選択ラインは、前のままであるが、読み取りビット選択
ライン１６はローに保持されて、読み取り選択トランジ
スタ１８をオフに維持し、書き込みビット選択ライン１
７はハイに駆動されて、右の選択トランジスタ２０をタ
ーンオンする。
【００１３】図１及び２は、ＮＭＯＳ（アクティブハ
イ）デバイスである読み取り及び書き込み選択トランジ
スタを示しているけれども、信号レベルやバイアスを適
当に変更すれば、ＰＭＯＳデバイスを用いることもでき
る。図１及び２は、列毎に２つの全体のビットラインを
示しており、その一方は、全体の読み取りラインであ
り、他方は、全体の書き込みビットラインである。上述
のフラッシュメモリの一つの変形は、列毎に２つの全体
のビットラインも有しているが、各々の全体のビットラ
インは特定の機能に限定されない。例えば（図１を参照
して）、ＧＲＢＬ０とＧＷＢＬ０を第１の全体のビット
ラインと第２の全体のビットラインで置きかえることが
できる。これによって、列０とページ１にあるセルは、
全体のビットライン１を用いて読み取られ、一方、ペー
ジ１にある列１のセルは、全体のビットライン１を用い
て同時に読み取られることができる。これにより全体の
メモリアクセススピードを増加することができる。
イ）デバイスである読み取り及び書き込み選択トランジ
スタを示しているけれども、信号レベルやバイアスを適
当に変更すれば、ＰＭＯＳデバイスを用いることもでき
る。図１及び２は、列毎に２つの全体のビットラインを
示しており、その一方は、全体の読み取りラインであ
り、他方は、全体の書き込みビットラインである。上述
のフラッシュメモリの一つの変形は、列毎に２つの全体
のビットラインも有しているが、各々の全体のビットラ
インは特定の機能に限定されない。例えば（図１を参照
して）、ＧＲＢＬ０とＧＷＢＬ０を第１の全体のビット
ラインと第２の全体のビットラインで置きかえることが
できる。これによって、列０とページ１にあるセルは、
全体のビットライン１を用いて読み取られ、一方、ペー
ジ１にある列１のセルは、全体のビットライン１を用い
て同時に読み取られることができる。これにより全体の
メモリアクセススピードを増加することができる。
【００１４】上記の説明は、概略的であり、限定的では
ない。本発明の多くの変形や変更は、当業者がこの開示
を精査することにより明らかになるであろう。例えば、
本発明は、ＮＯＲのセルメモリばかりでなくＮＡＮＤの
セルメモリにも用いられることができ、また奇数のセク
タを有するチップや１つのセクターサイズのみを有する
チップに用いられることもできる。したがって、本発明
の範囲は、上記の説明を参照して決められるべきでな
く、特許請求の範囲を参照して、均等の範囲を含めて定
められるべきである。
ない。本発明の多くの変形や変更は、当業者がこの開示
を精査することにより明らかになるであろう。例えば、
本発明は、ＮＯＲのセルメモリばかりでなくＮＡＮＤの
セルメモリにも用いられることができ、また奇数のセク
タを有するチップや１つのセクターサイズのみを有する
チップに用いられることもできる。したがって、本発明
の範囲は、上記の説明を参照して決められるべきでな
く、特許請求の範囲を参照して、均等の範囲を含めて定
められるべきである。
【図１】フラッシュメモリの選択ラインと選択トランジ
スタを示す概略図である。
スタを示す概略図である。
【図２】全体のビットライン、ローカルなビットライン
及びフラッシュメモリセル間の相互接続をより詳細に示
す。
及びフラッシュメモリセル間の相互接続をより詳細に示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーロン イプ アメリカ合衆国 カリフォルニア州 95035 ミルピタス ベイヴィュー プ レイス ドライヴ 565 (72)発明者 シンヤ アーサー ワン アメリカ合衆国 カリフォルニア州 95070 サラトガ ダグマー ドライヴ 19071 (72)発明者 ファルシド ソコウヒ アメリカ合衆国 カリフォルニア州 94089 サニーヴェイル モース アベ ニュー 1063−４−102 (72)発明者 ケオン ストライチャー アメリカ合衆国 カリフォルニア州 94089 サニーヴェイル モース アベ ニュー 1063−４−102 (72)発明者 ジャンフランコ ペラグリーニ アメリカ合衆国 カリフォルニア州 94109 サン フランシスコ フランク リン ストリート 1935−604 (56)参考文献 特開 平３−14272（ＪＰ，Ａ) 特開 平10−92958（ＪＰ，Ａ) 特開 平10−275487（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (9)
- 【請求項１】フラッシュ・メモリ・セルのアレイを有す
る半導体デバイスであって、前記フラッシュ・メモリ・
セルは、セルの行及びセルの列に論理的或いは物理的に
配列され、且つ各々のセルは、ビット信号を受け取るた
めのビット信号ノードを有しており、更に、前記半導体
デバイスは、 全体の読み取りビットラインと、 全体の書き込みビットラインと、 複数のローカルビットラインを備え、前記セルの列は、
複数のサブ列を有し、各々のローカルビットラインは、
前記サブ列の１つのビット信号ノードに電気的に結合さ
れており、且つ各々のローカルビットラインに対して、 （ａ）ローカルビットラインを前記全体の読み取りビッ
トラインに結合するための読み取り選択手段、及び （ｂ）ローカルビットラインを前記全体の書き込みビッ
トラインに結合するための書き込み選択手段、 を有することを特徴とする半導体デバイス。 - 【請求項２】更に、列の第１のサブ列上で第１のメモリ
動作を行い、一方、列の第２のサブ列上で第２のメモリ
動作を行なうための列制御論理回路を有することを特徴
とする請求項１に記載の半導体デバイス。 - 【請求項３】前記第１のメモリ動作及び第２のメモリ動
作は、読み取りおよびプログラミングから選択されるこ
とを特徴とする請求項２に記載の半導体デバイス。 - 【請求項４】前記第１のメモリ動作及び第２のメモリ動
作は、読み取り、プログラミング及び消去から選択され
ることを特徴とする請求項２に記載の半導体デバイス。 - 【請求項５】前記第１のメモリ動作及び第２のメモリ動
作は、読み取りとプログラミングから選択され、且つ前
記第１のメモリ動作は、前記第２のメモリ動作と異なる
ことを特徴とする請求項２に記載の半導体デバイス。 - 【請求項６】更に、複数の、セルの列を備え、その各々
は、複数のサブ列、全体の読み取りビットライン及び全
体の書き込みビットラインを有し、その各々のサブ列
は、ローカルビットライン、前記ローカルビットライン
を前記サブ列の列の全体の読み取りビットラインに結合
するための読み取り選択手段、及び前記ローカルビット
ラインを前記サブ列の列の全体の書き込みビットライン
に結合するための書き込み選択手段を有することを特徴
とする請求項１に記載の半導体デバイス。 - 【請求項７】各々のセルは、ワード信号を受け取るため
のワード信号ノードを有し、前記半導体デバイスは、更
に、複数のワードラインを有し、セルの行の各行は、複
数のワードラインの関連ワードラインを有し、その関連
ワードラインは、セルのその関連した行における各セル
のワード信号ノードに電気的に結合されていることを特
徴とする請求項１に記載の半導体デバイス。 - 【請求項８】 フラッシュ・メモリ・セルのアレイを有
する半導体デバイスであって、前記フラッシュ・メモリ
・セルは、セルの行及びセルの列に論理的或いは物理的
に配列され、且つ各々のセルは、ビット信号を受け取る
ためのビット信号ノードを有しており、更に、前記半導
体デバイスは、 全体の読み取りビットラインと、 全体の書き込みビットラインと、 複数のローカルビットラインを備え、前記セルの列は、
複数のサブ列を有し、各々のローカルビットラインは、
前記サブ列の１つのビット信号ノードに電気的に結合さ
れており、且つ各々のローカルビットラインに対して、 （ａ）ローカルビットラインを前記第１の全体のビット
ラインに結合するための第１の選択手段、及び （ｂ）ローカルビットラインを前記第２の全体のビット
ラインに結合するための第２の選択手段、 を有することを特徴とする半導体デバイス。 - 【請求項９】更に、列の第１のサブ列上で第１のメモリ
動作を行い、一方、列の第２のサブ列上で第２のメモリ
動作を行なうための列制御論理回路を有することを特徴
とする請求項８に記載の半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35372798A JP3128546B2 (ja) | 1998-11-06 | 1998-11-06 | フラッシュメモリのアレイを有する半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35372798A JP3128546B2 (ja) | 1998-11-06 | 1998-11-06 | フラッシュメモリのアレイを有する半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000149579A JP2000149579A (ja) | 2000-05-30 |
| JP3128546B2 true JP3128546B2 (ja) | 2001-01-29 |
Family
ID=18432817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35372798A Expired - Fee Related JP3128546B2 (ja) | 1998-11-06 | 1998-11-06 | フラッシュメモリのアレイを有する半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128546B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6360077B2 (en) | 1997-07-31 | 2002-03-19 | Nec Corporation | Mobile radio communication device provided with functions for detecting and informing interference |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476928B1 (ko) * | 2002-08-14 | 2005-03-16 | 삼성전자주식회사 | 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이 |
| WO2005017909A1 (ja) * | 2003-08-18 | 2005-02-24 | Fujitsu Limited | 不揮発性半導体メモリ |
-
1998
- 1998-11-06 JP JP35372798A patent/JP3128546B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6360077B2 (en) | 1997-07-31 | 2002-03-19 | Nec Corporation | Mobile radio communication device provided with functions for detecting and informing interference |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000149579A (ja) | 2000-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5894437A (en) | Concurrent read/write architecture for a flash memory | |
| US7336541B2 (en) | NAND flash memory cell programming | |
| US6525969B1 (en) | Decoder apparatus and methods for pre-charging bit lines | |
| US7382656B2 (en) | Nonvolatile memory with program while program verify | |
| JP2838993B2 (ja) | 不揮発性半導体記憶装置 | |
| US7333366B2 (en) | Common wordline flash array architecture | |
| US7120054B2 (en) | Preconditioning global bitlines | |
| US6628563B1 (en) | Flash memory array for multiple simultaneous operations | |
| JPH10106279A (ja) | 不揮発性半導体メモリ装置 | |
| JP2002373497A (ja) | 不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ｎａｎｄフラッシュメモリ装置及び半導体メモリ | |
| JP2007133927A (ja) | 半導体記憶装置及びその制御方法 | |
| US20030072176A1 (en) | Nonvolatile memory for which program operation is optimized by controlling source potential | |
| US8400840B2 (en) | NAND memory device and programming methods | |
| KR960000345B1 (ko) | Eeprom 및 eeprom 독출 방법 | |
| US6160738A (en) | Nonvolatile semiconductor memory system | |
| US6327194B1 (en) | Precise reference wordline loading compensation for a high density flash memory device | |
| US6026021A (en) | Semiconductor memory array partitioned into memory blocks and sub-blocks and method of addressing | |
| US6465818B1 (en) | Semiconductor memory device capable of performing data writing or erasing operation and data reading operation in parallel | |
| US20030107923A1 (en) | Flash memory having separate read and write paths | |
| WO2005109441A1 (ja) | 半導体装置および書き込み方法 | |
| US6141255A (en) | 1 transistor cell for EEPROM application | |
| JP3143161B2 (ja) | 不揮発性半導体メモリ | |
| JP3099926B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3128546B2 (ja) | フラッシュメモリのアレイを有する半導体デバイス | |
| JPH065085A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071110 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |