FR3055062A1 - Procede d'ecriture autocorrective d'un dispositif de memoire vive statique multiports, et dispositif correspondant - Google Patents

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Abstract

Le procédé d'écriture autocorrective d'un dispositif (MEM) de mémoire vive statique multiports comportant au moins un circuit (CCM) de cellule-mémoire vive statique multiports, comprend une écriture dans le circuit (CCM) d'une première donnée (D1), une lecture d'une deuxième donnée (D2) stockée dans le circuit (CCM) à la suite de l'écriture, une comparaison entre les première et deuxième données (D1, D2), et une réécriture éventuelle dans le circuit (CCM) de la première donnée (D1) avec application d'un mécanisme d'aide à l'écriture en fonction du résultat de la comparaison.

Description

® RÉPUBLIQUE FRANÇAISE
INSTITUT NATIONAL DE LA PROPRIÉTÉ INDUSTRIELLE © N° de publication : 3 055 062 (à n’utiliser que pour les commandes de reproduction)
©) N° d’enregistrement national : 16 57708
COURBEVOIE
©) Int Cl8 : G 11 C 7/00 (2017.01), G 11 C 11/412
DEMANDE DE BREVET D'INVENTION A1
©) Date de dépôt : 11.08.16. © Demandeur(s) : STMICROELECTRONICS SA Société
(30) Priorité : anonyme— FR.
(72) Inventeur(s) : TISSAFI DRISSI FARESS.
©) Date de mise à la disposition du public de la
demande : 16.02.18 Bulletin 18/07.
©) Liste des documents cités dans le rapport de
recherche préliminaire : Se reporter à la fin du
présent fascicule
(© Références à d’autres documents nationaux ©) Titulaire(s) : STMICROELECTRONICS SA Société
apparentés : anonyme.
©) Demande(s) d’extension : @) Mandataire(s) : CASALONGA & ASSOCIES.
PROCEDE D'ECRITURE AUTOCORRECTIVE D'UN DISPOSITIF DE MEMOIRE VIVE STATIQUE MULTIPORTS, ET DISPOSITIF CORRESPONDANT.
FR 3 055 062 - A1 (br) Le procédé d'écriture autocorrective d'un dispositif (MEM) de mémoire vive statique multiports comportant au moins un circuit (CCM) de cellule-mémoire vive statique multiports, comprend une écriture dans le circuit (CCM) d'une première donnée (D1), une lecture d'une deuxième donnée (D2) stockée dans le circuit (CCM) à la suite de l'écriture, une comparaison entre les première et deuxième données (D1, D2), et une réécriture éventuelle dans le circuit (CCM) de la première donnée (D1) avec application d'un mécanisme d'aide à l'écriture en fonction du résultat de la comparaison.
Figure FR3055062A1_D0001
Figure FR3055062A1_D0002
Procédé d’écriture autocorrective d’un dispositif de mémoire vive statique multiports, et dispositif correspondant
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits de cellule mémoire vive statique, communément connus par l’homme du métier sous l’acronyme anglosaxon « SRAM » (« Static Random Access Memory »), plus particulièrement les circuits de cellule SRAM multiports, c'est-à-dire comportant des accès dédiés en écriture et en lecture et permettant d’effectuer des opérations d’écriture et de lecture dans un même cycle d’horloge d’écriture/de lecture.
Avec notamment une tension d’alimentation continuellement en baisse dans les circuits intégrés, des fluctuations de dopants aléatoires (« Random Dopant Fluctuations » : RDF en anglais), la dégradation et le vieillissement dans le temps, les fluctuations de mobilité de porteurs, de l’épaisseur des oxydes de grille, des largeurs de canal, il est préférable d’utiliser différents mécanismes d’aides à la lecture et à l’écriture (« read and write assist technique » en anglais), notamment ceux d’aides à l’écriture prévoyant l’abaissement de la tension d’alimentation positive Vdd, l’augmentation de la tension d’alimentation négative Vss, les stimulations des lignes de mots (« Boosting Word Line » en anglais) et des lignes de bits négative (« Négative Bit Line » en anglais), afin d’assurer des écritures robustes dans ces circuits de cellule SRAM.
Cependant, une telle utilisation de ces mécanismes d’aides à l’écriture s’applique généralement en permanence à grande échelle, par exemple sur tous les circuits de cellule SRAM d’une mémoire vive statique, ce qui augmente notamment en permanence la consommation ou puissance dynamique de ladite mémoire vive statique.
Par ailleurs, des circuits de cellule SRAM sont beaucoup plus sensibles à la baisse de la tension d’alimentation positive Vdd que les autres portes logiques standards car cette tension Vdd est critique pour assurer un bon fonctionnement de chaque transistor dans un circuit de cellule SRAM.
En conséquence, il peut être préjudiciable de baisser des tensions d’alimentation Vdd pour des circuits de cellule SRAM afin de diminuer leur puissance dynamique (consommation).
Ainsi, selon un mode de mise en œuvre et de réalisation, il est proposé d’offrir une solution technique à faible complexité et à faible surface de silicium pour réduire la puissance dynamique d’un circuit de cellule SRAM multiports tout en assurant une écriture robuste du circuit.
Selon un premier aspect, il est proposé un procédé d’écriture autocorrective d’un dispositif de mémoire vive statique multiports comportant au moins un circuit de cellule mémoire vive statique multiports. Le procédé comprend les étapes suivantes :
une écriture dans le circuit d’une première donnée, une lecture d’une deuxième donnée stockée dans le circuit à la suite de l’écriture, une comparaison entre les première et deuxième données, et une réécriture éventuelle dans le circuit de la première donnée avec l’application d’un mécanisme d’aide à l’écriture en fonction du résultat de la comparaison.
Un tel procédé permet avantageusement de contrôler le résultat de l’écriture sur le circuit et de n’effectuer une réécriture autocorrective avec l’application dudit mécanisme qu’en cas de nécessité.
Autrement dit, un tel procédé permet de désactiver l’application dudit mécanisme, lorsqu’il n’est pas nécessaire, en général dans la plupart des cas, de façon à réduire la consommation (puissance dynamique) du circuit.
En outre, comme chaque circuit dudit dispositif peut appliquer de façon indépendante le mécanisme, la consommation dynamique d’un tel dispositif de mémoire vive statique multiports peut donc être encore significativement diminuée, d’autant plus si ledit dispositif de mémoire comporte un grand nombre de circuits de cellule.
Avantageusement, ladite étape d’écriture de la première donnée et ladite étape de lecture de la deuxième donnée peuvent être effectuées dans un même cycle d’horloge d’écriture.
Selon un mode de mise en œuvre, si les première et deuxième données sont identiques, ladite étape de réécriture avec l’application dudit mécanisme d’aide à l’écriture sur le circuit n’est pas effectuée.
Selon un autre mode de mise en œuvre, si les première et deuxième données sont différentes, ladite étape de réécriture de la première donnée dans le circuit est effectuée avec l’application du mécanisme d’aide à l’écriture de façon à faire correspondre les première et deuxième données.
De ce fait, l’écriture du circuit de cellule mémoire vive statique est autocorrigée par l’application du mécanisme d’aide à l’écriture. Un tel procédé assure avantageusement que les première et deuxième données soient identiques.
Tout mécanisme d’aide à l’écriture peut être utilisé. Ainsi à titre d’exemple non limitatif, le mécanisme d’aide à l’écriture peut comprendre une application d’une tension négative sur des lignes de bits d’écriture dudit circuit.
En général, le dispositif de mémoire comprend avantageusement un plan matriciel de cellules arrangées selon des lignes et des colonnes, les colonnes étant parallèles à des lignes de bits d'écriture, et le mécanisme d’aide à l’écriture est appliqué sur les lignes de bits couplées à tous les circuits de cellule d’une même colonne.
Selon un autre aspect, il est proposé un dispositif de mémoire vive statique multiports, comprenant au moins un circuit de cellule mémoire vive statique multiports. Ledit dispositif comporte des moyens d’écriture configurés pour écrire dans le circuit une première donnée, des moyens de lecture configurés pour lire une deuxième donnée stockée dans le circuit à la suite de l’écriture de la première donnée, des moyens de comparaison configurés pour comparer les première et deuxième données, et des moyens de traitement configurés pour appliquer ou pour ne pas appliquer un mécanisme d’aide à l’écriture en fonction du résultat de la comparaison.
Les moyens d’écriture sont en outre configurés pour réécrire le cas échéant dans le circuit la première donnée avec l’application dudit mécanisme d’aide à l’écriture.
Les moyens d’écriture et les moyens de lecture peuvent en outre être respectivement configurés pour écrire la première donnée et lire la deuxième donnée dans un même cycle d’horloge d’écriture.
Selon un mode de réalisation, si les première et deuxième données sont identiques, les moyens de traitement sont configurés pour ne pas appliquer le mécanisme d’aide à l’écriture.
Selon un autre mode de réalisation, si les première et deuxième données sont différentes, les moyens de traitement sont configurés pour appliquer le mécanisme d’aide à l’écriture et les moyens d’écriture sont configurés pour réécrire la première donnée avec l’application du mécanisme d’aide à l’écriture.
Le mécanisme d’aide à l’écriture peut être configuré par exemple pour appliquer une tension négative sur des lignes de bits d’écriture.
Avantageusement, le dispositif peut comprendre par exemple un plan matriciel de cellules arrangées selon des lignes et des colonnes. Les colonnes peuvent être parallèles à des lignes de bits d’écriture. Les moyens de traitement sont configurés pour appliquer le cas échéant le mécanisme d’aide à l’écriture sur les lignes de bits couplées à tous les circuits de cellule d’une même colonne.
Selon un autre aspect, il est proposé un système comprenant au moins un dispositif de mémoire vive statique multiports telle que définie ci-avant.
Selon un autre aspect, il est proposé un appareil électronique tel qu’un téléphone portable cellulaire, une tablette, et un ordinateur portable, comprenant au moins un système tel que défini ci-dessus.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 6 illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention.
La figure 1 illustre schématiquement un appareil électronique AE, par exemple un téléphone portable cellulaire, comprenant un système de traitement SYS, ici par exemple un microcontrôleur, comportant lui-même un dispositif de mémoire vive statique MEM tel que par exemple une mémoire cache dudit microcontrôleur.
Le dispositif de mémoire vive statique MEM comporte un planmémoire matriciel PM comprenant I rangées et J colonnes de circuits CCMij de cellule mémoire vive statique multiports.
Chaque circuit CCMij de cellule mémoire vive statique multiports est connecté sur ou couplé à au moins une ligne de mots d’écriture WLWRi et une ligne de mots de lecture WLRDi, et sur au moins une ligne de bits d’écriture BLWRj et une ligne de bits de lecture BLRDj.
Le décodage des lignes de mots WLWRi, WLRDi s’effectue par un décodeur de rangées RDC et le décodage des lignes de bits BLWRj, BLRDj s’effectue par un décodeur de colonne CDC, de structures classiques et connues.
Le plan-mémoire matriciel PM est en outre connecté ou couplé à une source de tension de programmation STP qui fournit la tension d’alimentation positive Vaa des circuits de cellules de mémoire CCMij.
On se réfère maintenant à la figure 2 pour illustrer schématiquement un circuit de cellule mémoire vive statique CCM incorporé dans un dispositif de mémoire vive statique MEM.
Le circuit de cellule mémoire vive statique CCM comporte un étage de cellule EC, ici par exemple une cellule SRAM multiports classique à huit transistors comportant un accès de mots en écriture WLWR et un autre accès de mots en lecture WLRD. Ce type de cellule SRAM multiports est communément connu par l’homme du métier sous l’acronyme anglo-saxon « 1W1R » (« one write one read »). L’étage de cellule EC a donc une capacité de stockage d’une donnée d’un bit.
Cet étage de cellule EC comporte une première partie Pl dédiée à la rétention d’une donnée que l’on veut écrire dans l’étage de cellule EC. Cette première partie Pl forme une cellule mémoire conventionnelle à six transistors connue en soi par l’homme du métier.
L’étage de cellule EC comporte également une deuxième partie P2 dédiée à la lecture de la donnée retenue (stockée) dans ladite première partie.
La première partie Pl comprend deux inverseurs montés tête-bêche de quatre transistors Tl à T4 formant un sous-étage de mémoire verrou (« latch » en anglais) permettant d’avoir un premier nœud de rétention Q et un deuxième nœud de rétention QB représentant respectivement les valeurs logiques 0 et 1 (ou 1 et 0) de la donnée, et deux transistors d’accès du type NMOS T5 et T6 couplés respectivement entre une ligne de bits d’écriture BLWR et le premier nœud de rétention Q, et une ligne de bits d’écriture complémentaire BLWRB et le deuxième nœud de rétention QB.
Les grilles des deux transistors d’accès T5 et T6 sont couplées à la ligne de mots d’écriture WLWR.
La deuxième partie P2 de l’étage de cellule EC comprend un premier transistor supplémentaire T7 dont la grille est couplée ici au deuxième nœud de rétention QB, et un deuxième transistor supplémentaire T8 dont la grille est couplée à une ligne de mots de lecture WLRD dédiée qui est différente de la ligne de mots d’écriture WLWR.
La source du deuxième transistor supplémentaire T8 est couplée au drain du premier transistor supplémentaire T7 et le drain du deuxième transistor supplémentaire T8 est couplé à une ligne de bits de lecture BLRD dédiée qui est différente de la ligne de bits d’écriture BLWR et de la ligne de bits d’écriture complémentaire BLWRB.
Lorsque la ligne de mots de lecture WLRD n’est pas activée (WLRD = 0V), le chemin entre la ligne de bits de lecture BLRD et la masse GND est coupé quelle que soit la valeur de la donnée retenue dans la première partie PI.
Il convient de noter que les premier et deuxième transistors supplémentaires T7 et T8 forment un étage tampon (« buffer » en anglais) de lecture permettant avantageusement un découplage quasiment parfait entre les première et deuxième parties PI et P2.
Le circuit de cellule mémoire vive statique CCM comporte également un étage de données ED couplé à l’étage de cellule EC et destiné à fournir à l’étage de cellule des données que l’on veut écrire. Un exemple d’étage de données ED est illustré sur la figure 3.
L’étage de données ED comprend un sous-étage de précharge SEP configuré pour précharger l’étage de cellule EC pendant des opérations d’écritures et de lectures. L’étage de données comprend également un sous-étage de données SED configuré pour recevoir une donnée qu’on veut écrire dans l’étage de cellule EC et délivrer la donnée à l’étage de cellule EC via le sous-étage de précharge SEP.
Ledit sous-étage de précharge SEP comporte un bloc de précharge d’écriture BPE possédant un premier, un deuxième et un troisième transistors de précharge d’écriture T9 à Tll du type PMOS dont les grilles sont conjointement commandées par un signal de précharge d’écriture SPE.
Les drains des premier et deuxième transistors de précharge d’écriture T9 et T10 sont couplés à la tension d’alimentation positive Vdd. La source du premier transistor de précharge d’écriture T9 est couplée à la source du troisième transistor de précharge d’écriture Tll et à la ligne de bits d’écriture BLWR. Le drain du deuxième transistor de précharge d’écriture T10 est couplé au drain du troisième transistor de précharge d’écriture Tll et à la ligne de bits d’écriture complémentaire BLWRB.
Par défaut le signal SPE est configuré pour être dans son état bas et un signal d’horloge d’écriture complémentaire SHEB est configuré pour être dans son état haut de façon à permettre de précharger les lignes de bits d’écriture BLWR et BLWRB à un état haut.
Pendant une écriture de l’étage de cellule EC, la ligne de bits d’écriture BLWR est préchargée à un état correspondant à la valeur de la donnée que l’on veut écrire dans l’étage de cellule EC et la ligne de bits d’écriture complémentaire est préchargée à un état correspondant à la valeur logique complémentaire de la donnée. Le signal de précharge d’écriture SPE est configuré pour être dans son état haut et le signal SHEB est configuré pour être dans son état bas de façon à permettre de précharger la ligne de bits d’écriture BLWR et la ligne de bits d’écriture complémentaire BLWRB suivant la valeur de la donnée avant l’activation de la ligne de mots d’écriture WLWR.
Le sous-étage de précharge SEP comprend également un bloc de précharge de lecture BPL possédant un transistor de précharge de lecture T12 dont la grille est commandée par un signal de précharge de lecture SPL, le drain est couplé à la tension d’alimentation Vdd et la source est couplée à la ligne de bits de lecture BLRD.
Par défaut le signal de précharge de lecture SPL est configuré pour être dans son état bas de façon à permettre d’obtenir un état haut sur la ligne de bits de lecture BLRD.
Pour la lecture de l’étage de cellule EC, le signal de précharge de lecture SPL est configuré pour être dans son état haut de façon à couper le transistor de précharge T12, et de permettre la commande la ligne de bits de lecture BLRD par la cellule EC.
Si la donnée retenue dans l’étage de cellule EC a une valeur logique haute (Q = 1) et la ligne de mots de lecture WLRD est activée, le premier transistor supplémentaire T7 n’est pas passant et la ligne de bits de lecture BLRD n’est pas déchargée (dans un cas idéal). Par conséquent, on obtient une tension haute sur la ligne de bits de lecture BLRD.
Dans le cas où le premier nœud de rétention Q est égal à 0 et la ligne de mots de lecture WLRD est activée, le chemin entre la ligne de bits de lecture BLRD et la masse GND est passant. La ligne de bits de lecture BLRD est donc déchargée et on obtient une valeur basse sur la ligne de bits de lecture BLRD.
Le sous-étage de données SED comprend un premier bloc de données BD1 destiné à recevoir un signal de donnée SDE représentant une première donnée à écrire et un deuxième bloc de données BD2 destiné à recevoir le signal de donnée complémentaire SCDE.
Le premier bloc de données BD1 comprend un premier et un deuxième inverseur de données INVD1 et INVD2 couplés en série entre la ligne de bits d’écriture BLWR et une première borne B1 destinée à recevoir ledit signal de donnée SDE.
Le premier bloc de données BD1 comprend en outre une deuxième borne B2 destinée à recevoir le signal d’horloge d’écriture complémentaire SHEB et couplée respectivement à l’entrée de la source d’alimentation positive El du premier inverseur de données INVD1 et à la sortie SI du premier inverseur de données INVD1 via un premier transistor de données supplémentaire du type PMOS T13 et via un deuxième transistor de données supplémentaire du type NMOS T14.
Le deuxième bloc de données BD2 comprend un troisième et un quatrième inverseur de données INVD3 et INVD4 couplés en série entre la ligne de bits d’écriture complémentaire BLWRB et une troisième borne B3 destinée à recevoir ledit signal de données à écrire SDE.
Le deuxième bloc de données BD2 comprend en outre une quatrième borne B4 destinée à recevoir le signal d’horloge d’écriture complémentaire SHEB et couplée respectivement à l’entrée de la source d’alimentation positive E3 du troisième inverseur de données INVD3 et à la sortie S3 du troisième inverseur de données INVD3 via un troisième transistor de données supplémentaire du type PMOS Tl5 et via un quatrième transistor de données supplémentaire du type NMOS T16.
Lorsque le signal d’horloge d’écriture complémentaire SHEB est dans son état bas, les premier et troisième transistors de données T13 et T15 sont dans leur état passant et ceci permet de précharger la ligne de bits d’écriture BLWR et la ligne de bits d’écriture complémentaire BLWRB avec le signal de données à écrire SDE.
ίο
Il convient de noter que les entrées de la source d’alimentation négative des deuxième et quatrième inverseurs de données sont couplées conjointement à un nœud de ligne de bits NBL sur laquelle on applique éventuellement un mécanisme d’aide à l’écriture, ici par exemple une tension négative sur le nœud de ligne de bits NBL.
Le sous-étage de précharge SEP fait partie de moyens d’écriture et de lecture qui comportent en outre notamment des moyens de commande classiques permettant de délivrer différents signaux logiques de commande.
Le circuit de cellule mémoire vive statique CCM (figure 2) comporte également :
des moyens de comparaison MC couplés à l’étage de cellule EC et destinés à comparer la première donnée avec une deuxième donnée correspondant à la première donnée, effectivement écrite dans l’étage de cellule EC à l’issu d’une opération d’écriture, et des moyens de traitement MT couplés entre les moyens de comparaison MC et l’étage de données ED et destinés à appliquer éventuellement sur l’étage de données ED un mécanisme d’aide à l’écriture en fonction du résultat de la comparaison.
La figure 4 montre un exemple schématique de moyens de comparaison MC selon l’invention.
Les moyens de comparaison MC comprennent un premier inverseur de comparaison INVC1 dont l’entrée est couplée à la ligne de bits de lecture BLRD, un premier transistor de comparaison du type PMOS T17 dont la grille est couplée à la ligne de bits d’écriture BLWR et la source est couplée à la tension Vdd, un deuxième transistor de comparaison du type PMOS T18 dont la grille est couplée à la sortie du premier inverseur de comparaison INVC1, la source est couplée au drain du premier transistor de comparaison T17 et le drain est couplé à un nœud de comparaison NC.
Les moyens de comparaison MC comportent par ailleurs un deuxième inverseur de comparaison INVC2 dont l’entrée est couplée à la ligne de bits d’écriture BLWR, un troisième transistor de comparaison du type PMOS T19 dont la grille est couplée à la ligne de bits de lecture BLRD et la source est couplée à la tension Vdd, un quatrième transistor de comparaison du type PMOS T20 dont la grille est couplée à la sortie du deuxième inverseur de comparaison INVC2, la source est couplée au drain du troisième transistor de comparaison T19 et le drain est couplé audit nœud de comparaison NC.
Les moyens de comparaison MC comportent en outre un cinquième transistor de comparaison du type NMOS T21 dont le drain est couplé audit nœud de comparaison NC et la source est couplée à la masse GND, un sixième et un septième transistors de comparaison du type NMOS T22 et T23 couplés en série entre la grille du cinquième transistor de comparaison T21 et la masse GND, un huitième et un neuvième transistors de comparaison du type PMOS T24 et T25 couplés en série entre la tension Vdd et la grille du cinquième transistor de comparaison T21, et un dixième et un onzième transistors de comparaison du type NMOS T26 et T27 couplés en série entre le nœud de comparaison NC et la masse GND.
La ligne de bits d’écriture BLWR est en outre couplée aux grilles des sixième, huitième, et onzième transistors de comparaison T22, T24 et T27. La ligne de bits de lecture BLRD est en outre couplée aux grilles des septième, neuvième et dixième transistors de comparaison T23, T25 et T26.
Les moyens de comparaison MC forment ainsi un comparateur logique destiné à comparer la donnée présentée sur la ligne de bits d’écriture BLWR avec celle présentée sur la ligne de bits de lecture BLRD.
Bien entendu, le mode de réalisation illustré sur la figure 4 n’est qu’un exemple non limitatif et toute structure classique de comparateur logique peut être utilisée.
Le nœud de comparaison NC représente une valeur logique basse (NC = 0) si et seulement si les données sur la ligne de bits d’écriture BLWR et sur la ligne de bits de lecture BLRD sont identiques. Sinon, le nœud de comparaison NC a une valeur logique haute (NC = 1).
On se réfère maintenant à la figure 5 pour illustrer un exemple de moyens de traitement MT.
Les moyens de traitement MT comportent un premier inverseur d’aide INVA1 dont l’entrée est destinée à recevoir un signal d’évaluation d’écriture SEE, un deuxième inverseur d’aide INVA2 couplé entre la sortie du premier inverseur INVA1 et la grille d’un premier transistor d’aide du type NMOS T28, une porte logique PNAND du type NON-ET dont les deux entrées sont respectivement couplées au nœud de comparaison NC et la sortie du premier inverseur d’aide INVA1, et la sortie est couplée à un deuxième transistor d’aide du type NMOS T29.
La source et le drain du deuxième transistor d’aide T29 sont conjointement couplés à la source du premier transistor d’aide T28. Le deuxième transistor d’aide T29 fonctionne ici comme un condensateur MOS et est configuré pour appliquer éventuellement une tension négative NEGBL sur le nœud de ligne de bits NBL.
Il convient de noter que ledit signal d’évaluation d’écriture SEE possède une fréquence plus importante que celle du signal d’horloge d’écriture SHE de façon à permettre d’évaluer le résultat d’une écriture et corriger éventuellement le résultat en appliquant une tension négative sur la ligne de bits d’écriture BLWR dans un même cycle d’horloge d’écriture.
Le signal d’évaluation d’écriture SEE bascule de la valeur haute 1 en la valeur basse 0 lorsque le résultat d’écriture est évalué. Dans ce cas là, la porte logique PNAND reçoit une valeur haute 1 à une des deux entrées. Si les données sur la ligne de bits d’écriture BLWR et sur la ligne de bits de lecture BLRD sont différentes, le nœud de comparaison NC a une valeur logique haute (NC = 1). Par conséquent, la sortie de la porte logique PNAND présente une valeur basse ce qui génère à la sortie du deuxième transistor d’aide T29 une tension temporellement négative.
Le premier transistor d’aide T28 reçoit une valeur basse à sa grille lorsque le signal d’évaluation d’écriture SEE est dans son état bas. Comme une tension négative NEGBL est appliquée sur la ligne de bits d’écriture BLWR ainsi que sur la source du premier transistor d’aide T29, le premier transistor d’aide T28 devient donc passant et tire la tension sur la ligne de bits d’écriture BLWR vers la masse GND. En d’autres termes, le premier transistor d’aide T28 est configuré pour remettre la ligne de bits d’écriture BLWR à son état initial après chaque application d’une tension négative.
Il convient de noter qu’une telle tension négative peut avantageusement être appliquée sur la ligne de bits d’écriture d’une colonne de cellules SRAM dans laquelle se trouve ledit circuit CCM. La valeur maximum dépend de la différence de tension à supporter entre les bornes des NMOS T5 et T6 (FIG.2), c’est un paramètre de fiabilité technologique.
Par ailleurs, il n’y a pas de contraintes dimensionnelles à respecter pour les transistors des moyens de comparaison MC et de traitement MT. On peut utiliser des transistors de tailles minimales autorisées par la technologie utilisée. En conséquence, il y a peu d’impacts au niveau de la surface de silicium.
On se réfère à la figure 6 pour illustrer schématiquement un exemple d’un procédé d’écriture autocorrective du circuit de cellulemémoire vive statique CCM tel que défini ci-avant.
Dans une première étape ETP1, les moyens d’écriture effectuent une écriture d’une première donnée DI dans ledit circuit de cellule-mémoire vive statique CCM lorsque la ligne de mots d’écriture WLWR est activée. Une deuxième donnée D2 est effectivement stockée dans le circuit de cellule CCM après l’opération d’écriture. La deuxième donnée D2 peut être identique ou non à la première donnée.
Dans une deuxième étape ETP2, les moyens de lecture effectuent au cours du cycle d’horloge d’écriture une lecture de la deuxième donnée D2 lorsque la ligne de mots de lecture WLRD est activée à la suite de l’opération d’écriture.
Ledit circuit CCM compare les première et deuxième données via les moyens de comparaison MC dans une troisième étape ETP3 de façon à déterminer si la deuxième donnée D2 retenue par le circuit CCM correspond à la première donnée Dl.
Dans une quatrième étape ETP4, lorsque le signal d’évaluation d’écriture SEE est activé au cours du cycle d’horloge d’écriture, les moyens de traitement MT dudit circuit CCM appliquent une tension négative NEGBL sur la ligne de bits d’écriture BLWR et la ligne de bits d’écriture complémentaire BLWRB si la deuxième donnée D2 retenue est différente de la première donnée Dl.
Dans ce cas là, les moyens d’écriture réécrivent la première donnée avec l’application du mécanisme d’aide à l’écriture, ici ladite tension négative NEGBL, de façon à faire correspondre les première et deuxième données Dl et D2.
Si dans la troisième étape ETP3 les première et deuxième données sont identiques, les moyens de traitement MT n’apportent aucune modification de tension sur la ligne de bits d’écriture BLWR et la ligne de bits d’écriture complémentaire BLWRB.
Ainsi on obtient un circuit de cellule CCM capable d’autocorriger le résultat d’une écriture en n’appliquant un mécanisme d’aide à l’écriture qu’en cas de nécessité, ce qui permet donc une réduction significative sur la consommation dudit circuit, notamment dans un cas d’une implémentation massive des circuits au sein d’un dispositif de mémoire vive statique multiports.

Claims (14)

  1. REVENDICATIONS
    1. Procédé d’écriture autocorrective d’un dispositif (MEM) de mémoire vive statique multiports comportant au moins un circuit (CCM) de cellule-mémoire vive statique multiports, le procédé comprenant les étapes suivantes :
    une écriture dans le circuit (CCM) d’une première donnée (Dl), une lecture d’une deuxième donnée (D2) stockée dans le circuit (CCM) à la suite de l’écriture, une comparaison entre les première et deuxième données (Dl,
    D2), et une réécriture éventuelle dans le circuit (CCM) de la première donnée (Dl) avec application d’un mécanisme d’aide à l’écriture en fonction du résultat de la comparaison.
  2. 2. Procédé selon la revendication 1, dans lequel ladite écriture de la première donnée et ladite lecture de la deuxième donnée sont effectuées dans un même cycle d’horloge d’écriture.
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel si les première et deuxième données (Dl, D2) sont identiques, ladite étape de réécriture avec l’application dudit mécanisme d’aide à l’écriture sur le circuit (CCM) n’est pas effectuée.
  4. 4. Procédé selon la revendication 1 ou 2, dans lequel si les première et deuxième données (Dl, D2) sont différentes, ladite étape de réécriture sur le circuit (CCM) est effectuée avec l’application dudit mécanisme d’aide à l’écriture.
  5. 5. Procédé selon l’une quelconque des revendications précédentes, dans lequel le mécanisme d’aide à l’écriture comprend une application d’une tension négative sur des lignes de bit d’écriture (BLWR, BLWRB) dudit circuit (CCM).
  6. 6. Procédé selon l’une quelconque des revendications précédentes, dans lequel le dispositif (MEM) de mémoire comprend un plan matriciel (PM) de cellules (CCMij) arrangées selon des lignes et des colonnes, les colonnes étant parallèles à des lignes de bits d'écriture (BLWRj, BLWRBj), et le mécanisme d’aide à l’écriture est appliqué sur les lignes de bits (BLWRj, BLWRBj) couplées à tous les circuits de cellule (CCMOj à CCMIj) d’une même colonne.
  7. 7. Dispositif (MEM) de mémoire vive statique multiports, comprenant au moins un circuit (CCM) de cellule-mémoire vive statique multiports, comportant des moyens d’écriture configurés pour écrire dans le circuit (CCM) une première donnée (Dl), des moyens de lecture configurés pour lire une deuxième donnée (D2) stockée dans le circuit (CCM) à la suite de l’écriture de la première donnée (Dl), des moyens de comparaison (MC) configurés pour comparer les première et deuxième données (Dl, D2), et des moyens de traitement configurés pour appliquer ou pour ne pas appliquer un mécanisme d’aide à l’écriture en fonction du résultat de la comparaison, les moyens d’écriture étant en outre configurés pour réécrire le cas échéant dans le circuit (CCM) la première donnée (Dl) avec application dudit mécanisme d’aide à l’écriture.
  8. 8. Dispositif (MEM) selon la revendication 7, dans lequel les moyens d’écriture et les moyens de lecture sont en outre respectivement configurés pour écrire la première donnée (Dl) et lire la deuxième donnée (D2) dans un même cycle d’horloge d’écriture.
  9. 9. Dispositif (MEM) selon la revendication 7 ou 8, dans lequel si les première et deuxième données (Dl, D2) sont identiques, les moyens de traitement (MT) sont configurés pour ne pas appliquer ledit mécanisme d’aide à l’écriture.
  10. 10. Dispositif (MEM) selon la revendication 7 ou 8, dans lequel si les première et deuxième données (Dl, D2) sont différentes, les moyens de traitement (MT) sont configurés pour appliquer le mécanisme d’aide à l’écriture et les moyens d’écriture sont configurés pour réécrire la première donnée (Dl) avec l’application dudit mécanisme d’aide à l’écriture.
  11. 11. Dispositif (MEM) selon l’une quelconque des revendications 7 à 10, dans lequel ledit mécanisme d’aide à l’écriture est configuré pour appliquer une tension négative sur des lignes de bit d’écriture (BLWR, BLWRB) dudit circuit (CCM).
  12. 12. Dispositif (MEM) selon l’une quelconque des revendications 7 à 11, comprenant en outre un plan matriciel (PM) de
    5 cellules (CCMij) arrangées selon des lignes et des colonnes, les colonnes étant parallèles à des lignes de bits d’écriture (BLWRj, BLWRBj), et les moyens de traitement (MT) sont configurés pour appliquer le cas échéant le mécanisme d’aide à l’écriture sur les lignes de bits (BLWRj, BLWRBj) couplées à tous les circuits de cellule
    10 (CCMOj à CCMij) d’une même colonne.
  13. 13. Système (SYS) comprenant au moins un dispositif (MEM) de mémoire vive statique multiports selon l’une quelconque des revendications 7 à 12.
  14. 14. Appareil électronique (AE) tel que téléphone portable 15 cellulaire, tablette, et ordinateur portable, comprenant au moins un système (SYS) selon la revendication 13.
    1/5
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