JP5478772B2 - 安定性が改善されビットセルサイズが縮小された低出力５ｔｓｒａｍ - Google Patents

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Description

開示される実施形態は、スタティックランダムアクセスメモリ(SRAM)セルを対象としている。特に、例示的な実施形態は、5トランジスタ(5T)SRAMセルの、低出力であり、安定性が高く、レイアウトサイズの小さいアーキテクチャを対象としている。
SRAMは従来、速度および低出力が要件となる用途に使用されている。SRAMセルは高速であり、ダイナミックランダムアクセスメモリ(DRAM)セルの場合とは異なり動的に更新する必要がない。従来のSRAMセルの構造は、従来4つの相補型金属酸化膜半導体(CMOS)トランジスタから形成されている交差結合された2つのインバータを含む。交差結合されたインバータは、相補的な2進値の「0」および「1」を表す2つの安定状態を有する基本的な記憶素子を形成する。「アクセストランジスタ」と呼ばれるさらなる2つのトランジスタが、読取り動作および書込み動作時に記憶素子へのアクセスを制御する働きをする。したがって、従来のSRAMセルアーキテクチャは、6つのトランジスタを含み、一般に6T SRAMセルと呼ばれる。
図1は従来の6T SRAMセル100を示している。この記憶素子は、トランジスタM1〜M4を備える。セル100に対する書込み動作は、ワード線WLを正の電源電圧VDDに駆動することによって開始される。アクセストランジスタM5およびM6が、相補的なビット線上の値を記憶素子に書き込む。読取り動作時には、相補的なビット線がどちらも、従来VDDである事前に定められた値にプリチャージされる。ワード線がアクティブ化されると、記憶素子に記憶されている相補的な値が一方のビット線を放電させるように働き、一方、他方のビット線はプリチャージ電圧に維持される。センス増幅器(図示せず)が高速に、放電されたビット線上の値をグランド電圧VSSに駆動し、それに応じて相補的なビット線をVDDに駆動する。
プロセス変動によって、アクセストランジスタM5上のしきい値電圧とアクセストランジスタM6上のしきい値電圧が一致しなくなることがあり、そのため、記憶素子の相補的なノードの一方の値が相補的なビット線の一方に正しく転送されないことがある。この場合、このように転送されなかった値が、交差結合されたインバータを駆動してその状態をスプリアス値に変化させる可能性がある。この問題は一般に読取り不安定性と呼ばれる。
同様に、アクセストランジスタ上のしきい値電圧が高いために、書込み動作においてビット線上の値を記憶素子に書き込むのが困難になることがある。このような場合、SRAMセルの書込み可能性が低いと言われる。これらおよび他の問題が従来の6T SRAMアーキテクチャに伴う問題であることが認識されよう。
5T SRAMアーキテクチャは従来、6T SRAM構造に伴う欠点のいくつかを解消するために開発されている。一般に、5T SRAMセルは、相補的なビット線対と向かい合う単一のビット線およびアクセストランジスタと、6T SRAMセルに特有の2つのアクセストランジスタとを備える。たとえば、5T SRAM構造は、全体が本明細書に組み込まれているHiep Tran、「Demonstration of 5T SRAM and 6T dual-port RAM cell array」、IEEE symposium on VLS1 circuits digest、1996年、68〜69頁(以下「Tran」)に示されている。
図2は、5T SRAMセルを備える、Tranによるメモリアレイを示している。図2を参照すると、読取り動作が、ワード線WL0-WLnの1本をハイ(すなわち、正の電源電圧VDD)に駆動することによって開始される。書込みイネーブルWEがロー(すなわち、グランドVSS)に駆動され、それによって、WEXがハイに駆動され、トランジスタMnSがオンになる。これによって、トランジスタM1のソース端子がパストランジスタMnSを介してローに駆動される。書込み動作時にも1本のワード線がハイになる。この場合、書込みイネーブルWEがハイであり、WEXがローであり、それによって、MnSがオフになり、トランジスタM1のソース端子がキャパシタCsrcに接続される。
上記の説明に基づいて、TranのSRAM回路が追加のトランジスタ(たとえば、MnSおよび信号WEXを生成するためのインバータ)およびSRAMアレイの列当たりキャパシタ(Csrc)の影響を受けることが了解されよう。Csrcが同じ列のすべてのセルのトランジスタM1に接続されているので、5T SRAMの記憶素子の書込み可能性および安定性はCsrcのキャパシタンスの影響を受ける。また、この追加のキャパシタンスによってセルの書込み時間が長くなり、そのため、Tranの5T SRAM回路は従来の6T SRAM構造よりも低速である。
5T SRAM構造に関する別の参考文献として、参照により全体が本明細書に組み込まれているIngvar Carlson et al.、「A high density, low-leakage, 5T SRAM for embedded caches」IEEE ESSCIRC、2004年9月、215〜218頁(以下「Carlson」)がある。図3は、Carlsonによって180nm技術において提案された5T SRAM構造を示している。Carlsonは、ビット線BLをプリチャージ電圧Vpcにプリチャージすることによって書込み可能性および読取り安定性の問題の解消を試みており、この場合、Vpcの値は正の供給電圧VDDとグランドVSSとの間に存在する。
読取り動作時には、セル電圧Vcellおよびワード線電圧VWLがVDDに駆動され、ビット線がVpcに維持される。Vpcの値は、ビット線電圧が、SRAMの記憶素子に記憶されている値のコンテンションおよびスプリアス書込みを生じさせないほど低くなるような値である。記憶素子への「0」の書込み動作は、ビット線電圧をVSSに駆動する(一方、読取り動作の場合と同様にVWLおよびVcellをVDDに駆動する)ことによって実現される。アクセストランジスタM5の強度は、値「0」(ビット線の電圧VSSに相当する)を記憶素子に容易に書き込めるように設定される。
しかし、Carlsonでは、「1」の書込み動作に特殊な要件がある。Vcellおよびワード線電圧がVDDである間、ビット線電圧がVDDに駆動される。その場合、図3に示されているようにノードQに出現する電圧はVDD-Vth5であり、この場合、Vth5はアクセストランジスタM5のしきい値電圧である。「1」の書込み動作を成功させるには、ノードQに出現するVDD-Vth5の電圧値が小さくなるにもかかわらずノードQをVDDまで駆動する必要がある。トランジスタM1〜M4は、交差結合されたインバータに記憶されている値のコンテンションを解消し、「1」の書込み動作を実現するために図3に示されているようにサイズを変更される。残念ながら、トランジスタのサイジングがこのように平衡を欠いている場合、レイアウトが容易でなくなり、SRAMビットセルのレイアウトサイズが大きくなる。そればかりでなく、Carlsonの5T SRAMでは、読取り動作時に無効な「1」の書込みが行われるのを回避するためにVDDよりも低いVpcを生成するのにさらなる回路が必要になるので、レイアウトサイズが従来の6T SRAM回路よりも大きくなる。また、技術のスケーリングによってプロセス変動が増大するにつれて、Carlsonの5T SRAMは非常に不安定になる。その理由は、インバータが非対称的であり平衡を欠いていると、交差結合されたインバータのそれぞれのトランジスタにおいてしきい値電圧が一致しなくなる可能性が高くなるからである。
Carlsonの他の欠点は、ハーフセレクトセルの場合に見られる。ハーフセレクトセルとは、ワード線が選択されているがビット線が選択されていない(ビット線電圧はフローティングVDD値である)SRAMセルのことである。従来、選択されたSRAMセルを含まないメモリアレイの列内のSRAMセルはハーフセレクトセルである。ハーフセレクトセルでは、アクセストランジスタM5のトランジスタ強度が十分に高い場合、記憶素子に「1」を強制的に書き込んでもよい。Carlsonのようにトランジスタサイズが一致していないと、SRAM回路においてこのような無効な書込み動作が生じる可能性が高くなる。
Hiep Tran、「Demonstration of 5T SRAM and 6T dual-port RAM cell arrays」、IEEE symposium on VLS1 circuits digest、1996年、68〜69頁 Ingvar Carlson et al.、「A high density, low-leakage, 5T SRAM for embedded caches」IEEE ESSCIRC、2004年9月、215〜218頁 Arnaud, et al.、「A Functional 0.69μm2 Embedded 6T-SRAM bit cell for 65 nm CMOS platform」IEEE Symposium on VLSI Technology、2003年、65〜66頁
前述のように、6T SRAMに勝る5T SRAMの予期される利点の1つはレイアウトサイズが小さいことである。しかし、追加のキャパシタが必要であり、かつトランジスタサイズが一致していないため、この利点はTranおよびCarlsonでは実現されない。さらに、これらの方式は、読取りが不安定であり、書込み可能性が低い。したがって、当技術分野では、従来の6T SRAM回路よりもレイアウトサイズが小さく、かつ読取り安定性および書込み可能性も改善された5T SRAM回路が必要である。
例示的な実施形態は、低出力であり、安定性が高く、レイアウトサイズが小さいことを特徴とする5T SRAMセル用の装置および方法を対象としている。
たとえば、例示的な実施形態は、第1の電圧およびグランド電圧に結合された、データを記憶するための記憶素子と、記憶素子上の動作にアクセスするためのアクセストランジスタと、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するように構成された制御論理とを備えるSRAMを対象としている。
別の例示的な実施形態は、SRAMを形成する方法であって、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合することと、アクセストランジスタによって記憶素子に対するアクセス動作を制御することと、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成することとを含む方法を対象としている。
さらに別の例示的な実施形態は、第1の電圧およびグランド電圧に結合された、データを記憶するための記憶手段と、記憶手段に対するアクセス動作を制御するためのアクセス手段と、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するための制御手段とを備えるSRAMを対象としている。
別の例示的な実施形態は、SRAMを形成する方法であって、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合するためのステップと、アクセストランジスタによって記憶素子に対するアクセス動作を制御するためのステップと、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するためのステップとを含む方法を対象としている。
添付の図面は、様々な実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに示されている。
従来の6T SRAMセルを示す図である。 文献Tranによる5T SRAM回路を示す図である。 文献Carlsonによる5T SRAM回路を示す図である。 例示的な実施形態による5T SRAMセルを示す図である。 例示的な実施形態による5T SRAMセルを備えるメモリアレイを示す図である。 文献Carlsonによる5T SRAMセルの静的雑音余裕度(SNM)のバタフライ増幅特性曲線(BTC)を示す図である。 文献Carlsonによる5T SRAMセルの静的雑音余裕度(SNM)のバタフライ増幅特性曲線(BTC)を示す図である。 例示的な実施形態および文献Carlsonによる5T SRAMセルのモンテカルロシミュレーションに基づく待機動作モード、書込み動作モード、および読取り動作モードにおけるSNMのBTCを示す図である。 例示的な実施形態および従来の6T SRAMの様々なパラメータを比較した表である。 例示的な実施形態による5T SRAMセルを形成する方法を示す図である。
本発明の各態様は、特定の実施形態を対象とする以下の説明および関連する図面において開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案してもよい。さらに、開示する実施形態の関連する詳細を不明瞭にしないように、よく知られている要素については詳細には説明しないか、または省略する。
「例示的な」という言葉は、「一例、実例または例として」を意味するために本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいかまたは有利であると解釈すべきではない。同様に、用語「実施形態」は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、様々な実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈によって明確に別段に示されていない限り、複数形をも含むものとする。用語「備える」、「備えている」、「含む」および/または「含んでいる」が、本明細書で用いられる場合、述べられた機構、整数、ステップ、動作、要素、および/またはコンポーネントの存在を特定するが、1つまたは複数の他の機構、整数、ステップ、動作、要素、コンポーネント、および/またはこれらの群の、存在または追加を排除しないことが、さらに理解されよう。
さらに、多くの実施形態について、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行できることが認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で全体として実施すべきものと見なすことができる。したがって、本発明の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で実施できる。さらに、本明細書で説明する実施形態ごとに、そのような実施形態の対応する形式を、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明することがある。
前述のように、従来技術の5T SRAM回路では、Csrcに起因して安定性が影響を受けやすくかつ書込み時間が長く、また記憶素子におけるトランジスタのサイジングが平衡を欠いているために安定性が著しく低い。例示的な実施形態は、記憶素子内のトランジスタのサイジングの平衡がとれており、書込み動作時のセル電圧が低減され、かつアクセストランジスタサイズがわずかに大きくされた5T SRAM回路を対象としている。図4は、アクセストランジスタM5とトランジスタM1〜M4を備える記憶素子402とを含む例示的な5T SRAM回路を示している。M1〜M5のトランジスタサイズは、図4に示されている通りである。アクセストランジスタM5のトランジスタ幅(W)は、従来のアクセストランジスタサイズよりも大きい(従来のW=90nmとは異なり図4の実施形態ではW=110nm)。トランジスタM5の長さ(L)は従来の値(L=90nm)のままである。PMOSトランジスタM2およびM4のトランジスタサイズは一致しており(W=90nm、L=70nm)、同様に、NMOSトランジスタM1およびM3のトランジスタサイズも一致している(W=140nm、L=70nm)。
図4の5T SRAM回路400は、3つの動作モード、すなわち読取りモード、書込みモード、および待機モードを備える。まず、読取りモードにおける回路400の動作について説明する。SRAMセルは、ワード線電圧(VWL)およびVcellをVDDに駆動することによって選択される。ビット線電圧(VBL)はフローティングVDDに保持される。ワード線上の電圧がVDDである場合、トランジスタM5がオンになり、VBLがフローティング状態であるので、記憶素子に保持されている2進値をコンテンションなしに容易に読み取ることができる。したがって、読取りモードにおいてスプリアス書込みが生じる可能性もなくなるかまたは実質的に低くなる。
次に、書込みモードについて図5を参照して説明する。PMOSトランジスタM6およびM6'は、書込み動作時にセル電圧Vcellを電圧VHOLD(VH)に低下させるようにセル電圧制御論理を形成するように図示のように接続されている。たとえば、M6は、VDD-SEL(6)信号(図示のようにアクティブロー)によって有効化されたときにVDDに接続され、かつM6'は、書込み動作時にVHOLDに接続され、VDD-SEL(6)(図示のようにアクティブロー)によって有効化される。しかし、前述の構成が、例示のためのものにすぎず、Vcellの制御論理および/または電圧供給構成を限定するものと解釈すべきではないことが了解されよう。他の制御論理および/または電圧源構成を使用して前述の機能を実現してもよい。
VHOLDはVDDよりも低くなるように設定されてもよい。また、VHOLDの値は、SRAMメモリアレイの選択されたビット線に接続されたすべてのセルから見えてもよい。したがって、SRAMセルの書込み可能性を向上させることができる。たとえば、「1」または「0」の書込み動作では、それに応じてビット線電圧VBLが駆動され、アクセストランジスタM5は、記憶されている値によって記憶素子への書込みを有効化する。その理由は、セル電圧Vcell(=VHOLD)が低下するとアクセストランジスタM5の強度が記憶素子の強度よりも高くなるからである。
メモリセルの他の列のSRAMセルが選択されず、それらのSRAMセルのビット線が、選択されたSRAMセルに対する書込み動作の間フローティング状態になることが了解されよう。前述のように、これらは、従来技術の回路におけるハーフセレクトセルであり、無効な書込みが生じやすい。しかし、図5に示されているような様々な実施形態によれば、ハーフセレクトセルのそれぞれの制御回路は、VcellをVDDに結合するように構成されてもよい。たとえば、図示のように、PMOSトランジスタM7をアクティブ化して(たとえば、VDD-SEL(7))電圧VDDをハーフセレクトセルのセル電圧Vcellとして供給してもよい。この技術によって、対応する記憶素子では、選択されたセルよりも高いセル電圧がハーフセレクトセルに供給される。ハーフセレクトセルのビット線電圧VBLはフローティングVDDであるので、記憶素子の電位が高くなり、したがって、フローティング状態のビット線によって生じる無効な書込みが防止または低減される。したがって、例示的な実施形態は、ハーフセレクトセルにおける無効な書込みの問題を軽減する。
この場合も、前述の構成が、例示のためのものにすぎず、Vcellの制御論理および/または電圧供給構成を限定すると解釈すべきものではないことが了解されよう。また、セル電圧制御論理をアクティブ化するための制御信号(たとえば、VH-SEL(x))は、本明細書において説明する機能を実現することのできる任意の手段によって供給されてもよい。
第3の動作モードは待機モードである。待機モードでは、アクセストランジスタM5は、ワード線電圧をグランド電圧(VSS)まで駆動することによってオフにされる。ビット線電圧は、低減された電圧値VHOLDに維持される。セル電圧Vcellは、M6'およびM7'のようなPMOSトランジスタを使用してVHOLDに調整される。このモードでは、記憶素子に対する読取り動作も書込み動作も不可能である。また、このモードではすべてのスイッチング活動が妨げられるので、差し迫った読取りまたは書込みがないときにメモリアレイを待機モードに維持することによって電力を著しく節約することができる。
上述の例示的な5T SRAM回路の安定性は、静的雑音余裕度(SNM)に関して評価される。一般に、SRAMセルのSNMは、記憶素子の状態を反転させるのに必要な最低DC雑音電圧である。図6Aは、180nmプロセスについてのCarlsonのSNMのバタフライ増幅特性曲線(BTC)を示している。このBTCは、Carlsonの5T SRAMのSNMが、従来の6T SRAMのSNMよりも約50%低く、安定性が不十分であることを反映していることを示している。さらに、これらの値は技術がスケールダウンするにつれて著しく低下する。Carlsonの回路のHSpiceシミュレーションを65nm技術において使用してBTCを生成すると、図6Bのグラフが得られる。図6Bを見るとわかるように、5T SRAM回路のSNMは、従来の6T SRAMのSNMの約20%にすぎない。このことは、従来技術の5T SRAM回路が極めて不安定であることを示している。
図7A〜図7Fは、例示的な実施形態の安定性とCarlsonとの比較を示している。図7A〜図7Cは、例示的な実施形態による5T SRAMセルのモンテカルロシミュレーションに基づく、待機モードにおけるSNM、すなわち保持静的雑音余裕度(HSNM)のBTC、書込みモードにおけるSNM、すなわち書込み静的雑音余裕度(WNM)のBTC、および読取りモードにおける読取り静的雑音余裕度(RSNM)のBTCを示している。VHOLDの値が大きくなるにつれてHSNMも大きくなる。RSNMは、プルダウントランジスタM1(図4参照)の強度をアクセストランジスタM5の強度で除算した値に比例する。WNMは、アクセストランジスタM5の強度をプルアップトランジスタM2の強度で割った値に比例する。
図7D〜図7Fは、65nm技術にスケーリングされた、Carlsonの5T SRAMセルのモンテカルロシミュレーションに基づく、HSNM、WNM、およびRSNMの増幅特性曲線を示している。これらの比較例は、Carlsonの方式が、トランジスタサイズが一致していないためにプロセス変動を非常に受けやすく、かつ深サブミクロン技術において安定性が非常に低いことを示している。
図8の表は、例示的な実施形態の様々なパラメータと、Arnaud, et al.、「A Functional 0.69μm2 Embedded 6T-SRAM bit cell for 65 nm CMOS platform」IEEE Symposium on VLSI Technology、2003年、65〜66頁(以下「Arnaud」)に記載された従来の6T SRAMセルの対応するパラメータとの比較を示している。例示的な5T SRAM回路のビットセルサイズ、電力消費量、および動作時間を、256行×256列アレイ用のArnaudの6T SRAM回路と比較する。図8に示されてされているように、例示的な5TビットセルのサイズはArnaudにおける6Tビットセルのサイズよりも約10%小さい。一方、従来の5Tビットセル(Carlsonの5T SRAMなど)は、非対称的な内側結合インバータを有するので、そのような従来の5Tビットセルのサイズは6Tビットセルのサイズよりも約5%大きい。しかし、従来の5T SRAMは、故障の確率が著しく高いために適切な歩留まりを実現することができないので、図8の電力消費量および動作時間の比較に関して検討されていない。
引き続き図8を参照すると、例示的な実施形態による5T SRAMは、6T SRAMと比べて、読取り動作時および書込み動作時のワード線WLに対するゲート負荷が2分の1(単一のアクセストランジスタM5)である。読取り動作時には、6T SRAMアレイ内の選択されたセルの2本のビット線の一方が常に「0」に放電されるが、一方、例示的な5T SRAMアレイ内の選択されたセルのビット線BLが放電されるのは、記憶されているバイナリデータ値が「0」である場合だけである。したがって、例示的な5T SRAMは、6T SRAMと比べて読取り動作時に約47.1%の電力を節約することができる。
書込み動作時には、6T SRAMアレイ内の選択されたセルの2本のビット線の一方が常に「0」に駆動されるが、一方、例示的な5T SRAMアレイ内の選択されたセルのビット線BLが0に駆動されるのは、「0」が書き込まれる間だけである。しかし、例示的な実施形態では選択されたビット線BLに接続されたセルにさらなるVCELLトグリング電力が必要である。さらなるVCELLトグリング電力を考慮すると、例示的な5T SRAMは、6T SRAMと比べて46.9%程度の電力を節約する。
保持モードまたは待機モードでは、漏れ電力が電力消費量の支配的因子である。例示的な5T SRAMに漏れ電流が存在するのは、記憶されているバイナリデータ値が「0」である場合だけである。しかし、6T SRAMの漏れ電流は、記憶されているバイナリデータ値とは無関係に常に存在する。したがって、本明細書に開示された例示的な5T SRAMは、6T SRAMと比べて漏れ電力を約6%低減させる。
また、上述のように例示的な5T SRAMビットセルのアクセストランジスタM5の強度が高くなってWNMが向上するので、例示的な5T SRAMの読取り時間は6T SRAMの読取り時間よりも約10%短い。例示的な5T SRAMビットセルの書込み時間は、6T SRAMの書込み時間よりも約10%長い。しかし、ビットセルの動作時間は従来、読取り時間によって制限されているので、書込み時間がより長くても、例示的な5T SRAMビットセルの性能が影響を受けることはないと考えられる。
したがって、上記の開示を考慮すれば、一実施形態が、データを記憶するための記憶素子(たとえば、図4の402)を備えるスタティックランダムアクセスメモリ(SRAM)を含み、この記憶素子が第1の電圧(Vcell)およびグランド電圧(たとえば、Vss)に結合されることが了解されよう。SRAMは、記憶素子上の動作にアクセスするためのアクセストランジスタ(たとえば、M5)をさらに含む。SRAMは、読取り動作用の第1の電圧の値とは異なる値を有する書込み動作用の第1の電圧を生成するように構成された制御論理(たとえば、図5のM6、M6')をさらに含む。
実施形態は、本明細書で開示されるプロセス、機能および/またはアルゴリズムを実行するための様々な方法を含むことが理解されよう。たとえば、図9に示されているように、一実施形態は、バイナリデータ値を記憶するための記憶素子を第1の電圧(たとえば、可変セル電圧VCELL)およびグランド電圧VSSに結合することによって5T SRAMセルを形成すること(ブロック902)、単一のアクセストランジスタによって記憶素子に対する読取り動作および書込み動作を制御すること(ブロック904)、ならびに書込み動作用のVCELLの値よりも大きい値を有する読取り動作用のVCELLを生成するように制御論理を構成すること(ブロック906)の方法を含んでもよい。
したがって、例示的な実施形態は有利なことに、従来技術の5T SRAM回路および6T SRAM回路よりも小さいレイアウトサイズを実現する。様々な実施形態の態様は、Carlsonと比べて著しく向上した読取り安定性および書込み可能性も対象としている。6T SRAM構造と比べて1つのアクセストランジスタをなくすことによって、開示された5T SRAM回路の静的電力が低下する。前述のように、6T SRAMセルと比べてセルサイズが小さくなり、1本のビット線および1つのアクセストランジスタがなくなるので、開示された実施形態の動的電力も著しく低い。
情報および信号を多種多様な技術および技法のいずれかを使用して表してもよいことを当業者は了解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表されてもよい。
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップを電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装してもよいことを、当業者は了解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者なら、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、実装をそのように決定することを本発明の範囲からの逸脱を生じさせるものと解釈すべきではない。
本明細書で開示した実施形態に関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアにおいて直接実施されても、プロセッサによって実行されるソフトウェアモジュールにおいて直接実施されても、またはその2つの組合せにおいて直接実施されてもよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であってもよい。
したがって、一実施形態は、読取り安定性が高くかつ書込みが容易な低出力の5T SRAM回路を形成するための方法を実施するコンピュータ可読媒体を含んでもよい。したがって、様々な実施形態は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も様々な実施形態中に含まれる。
前述の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、開示された実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
M1〜M4 トランジスタ
M5 アクセストランジスタ
400 5T SRAM
402 記憶素子
VBL ビット線電圧
Vcell セル電圧
M6、M6'、M7、M7' PMOS トランジスタ
VDD、VHOLD、VH-SEL(6)、VDD-SEL(7) 電圧
BL ビット線
VSS グランド電圧

Claims (36)

  1. スタティックランダムアクセスメモリ(SRAM)であって、
    第1の電圧およびグランド電圧に結合され、かつ第1のインバータと第2のインバータのサイズが一致するように前記第2のインバータに交差結合された前記第1のインバータを備えた、データを記憶するための記憶素子と、
    アクセストランジスタの長さ寸法が前記第1のインバータおよび前記第2のインバータの各トランジスタの長さ寸法よりも大きい、前記記憶素子に対するアクセス動作を制御するための多くとも1つのアクセストランジスタと、
    読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するように構成された制御論理とを備えるSRAM。
  2. 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項1に記載のSRAM。
  3. 前記アクセストランジスタは、ワード線およびビット線に結合され、それによって、前記アクセストランジスタは、前記ワード線を供給電圧に駆動することによってオンにされ、前記ワード線を前記グランド電圧に駆動することによってオフにされる、請求項1に記載のSRAM。
  4. 読取り動作の間、前記ワード線は前記供給電圧に駆動され、前記ビット線はフローティング状態であり、前記第1の電圧は前記供給電圧に駆動される、請求項3に記載のSRAM。
  5. 前記制御論理は、前記供給電圧に結合された第1のp-チャネルトランジスタと、中間電圧に結合された第2のp-チャネルトランジスタとを備え、前記中間電圧の値は、前記グランド電圧と前記供給電圧との間に存在し、それによって、書込み動作の間、前記ワード線は前記供給電圧に駆動され、前記ビット線は、記憶すべき前記データに対応する電圧値に駆動され、前記第1の電圧は、前記中間電圧に駆動される、請求項3に記載のSRAM。
  6. 待機動作モードの間、前記ワード線は前記グランド電圧に駆動され、前記ビット線は前記中間電圧に駆動され、前記第1の電圧は前記中間電圧に駆動される、請求項5に記載のSRAM。
  7. 前記第1のインバータは、第1のp-チャネルトランジスタと第1のn-チャネルトランジスタとを備え、前記第2のインバータは、第2のp-チャネルトランジスタと第2のn-チャネルトランジスタとを備え、前記第1のp-チャネルトランジスタのサイズは前記第2のp-チャネルトランジスタのサイズに等しく、前記第1のn-チャネルトランジスタのサイズは前記第2のn-チャネルトランジスタのサイズに等しい、請求項1に記載のSRAM。
  8. 前記アクセストランジスタのサイズは、前記第1のインバータのサイズと前記第2のインバータのサイズが一致することに関連する書込み雑音余裕度パラメータを向上させるように相応に大きくされる、請求項1に記載のSRAM。
  9. 少なくとも1つの半導体ダイに組み込まれた、請求項1に記載のSRAM。
  10. 前記SRAMセルが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項1に記載のSRAM。
  11. スタティックランダムアクセスメモリ(SRAM)における方法であって、
    第1のインバータと第2のインバータのサイズが一致するように前記第2のインバータに交差結合された前記第1のインバータを備える、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合するステップと、
    アクセストランジスタの長さ寸法が前記第1のインバータおよび前記第2のインバータの各トランジスタの長さ寸法よりも大きい、多くとも1つのアクセストランジスタによって前記記憶素子に対するアクセス動作を制御するステップと、
    読取り動作用の前記第1の電圧の値とは異なる第1の電圧値を有する書込み動作用の前記第1の電圧を生成するステップとを含む方法。
  12. 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項11に記載の方法。
  13. 前記読取り動作および書込み動作時に前記アクセストランジスタをアクティブ化して前記記憶素子をビット線に結合するステップをさらに含み、前記アクセストランジスタのゲートがワード線に結合される、請求項11に記載の方法。
  14. 読み取り動作の間、
    前記ワード線を供給電圧に駆動するステップと、
    前記ビット線をフローティング状態にするステップと、
    前記第1の電圧を前記供給電圧に駆動するステップとをさらに含む、請求項13に記載の方法。
  15. 第1のp-チャネルトランジスタを供給電圧に結合するステップと、第2のp-チャネルトランジスタを、値が前記グランド電圧と前記供給電圧との間に存在する中間電圧に結合するステップと、書込み動作の間、前記ワード線を前記供給電圧に駆動するステップと、前記ビット線を、記憶すべきデータに対応する電圧値に駆動するステップと、前記第1の電圧を前記中間電圧に駆動するステップとをさらに含む、請求項13に記載の方法。
  16. 待機動作モードの間、前記ワード線を前記グランド電圧に駆動するステップと、前記ビット線を前記中間電圧に駆動するステップと、前記第1の電圧を前記中間電圧に駆動するステップとをさらに含む、請求項15に記載の方法。
  17. スタティックランダムアクセスメモリ(SRAM)であって、
    第1の電圧およびグランド電圧に結合された、データを記憶するための記憶手段であって、第1のインバータ手段と第2のインバータ手段とが対称的でありかつサイズが一致するように前記第2のインバータ手段に交差結合された前記第1のインバータ手段を備える記憶手段と、
    アクセス手段の長さ寸法が前記第1のインバータ手段および前記第2のインバータ手段の各トランジスタの長さ寸法よりも大きい、前記記憶手段に対するアクセス動作を制御するための、前記記憶手段に対する多くとも1つのアクセスポイントを備えるアクセス手段と、
    読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するための制御手段とを備えるSRAM。
  18. 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項17に記載のSRAM。
  19. 前記制御手段は、中間値を生成するように構成され、中間電圧の値は、前記グランド電圧と供給電圧との間に存在し、それによって、書込み動作の間、前記第1の電圧は前記中間電圧に駆動される、請求項17に記載のSRAM。
  20. 読取り動作の間、前記アクセス手段は、オンにされてフローティング電圧に結合され、
    前記第1の電圧は前記供給電圧に駆動される、請求項19に記載のSRAM。
  21. 書込み動作の間、前記アクセス手段は、オンにされ、記憶すべき前記データに対応する電圧値に結合され、前記第1の電圧は前記中間電圧に駆動される、請求項19に記載のSRAM。
  22. 待機動作モードの間、前記アクセス手段は、オフにされて前記中間電圧に結合され、前記第1の電圧は前記中間電圧に駆動される、請求項19に記載のSRAM。
  23. 前記アクセス手段は、前記第1のインバータ手段のサイズと前記第2のインバータ手段のサイズが一致することに関連する書込み雑音余裕度パラメータを向上させるように調整される、請求項17に記載のSRAM。
  24. 前記SRAMは少なくとも1つの半導体ダイに組み込まれる、請求項17に記載のSRAM。
  25. 前記SRAMセルが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項17に記載のSRAM。
  26. トランジスタスタティックランダムアクセスメモリ(SRAM)における方法であって、
    第1のインバータと第2のインバータのサイズが一致するように前記第2のインバータに交差結合された前記第1のインバータを備える、バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合するためのステップと、
    アクセストランジスタの長さ寸法が前記第1のインバータおよび前記第2のインバータの各トランジスタの長さ寸法よりも大きい、多くとも1つのアクセストランジスタによって前記記憶素子に対するアクセス動作を制御するためのステップと、
    読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するためのステップとを含む方法。
  27. 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項26に記載の方法。
  28. 前記アクセストランジスタが、ワード線を供給電圧に駆動することによってオンにされ、前記ワード線を前記グランド電圧に駆動することによってオフにされるように、前記アクセストランジスタをアクティブ化してワード線およびビット線に結合するためのステップをさらに含む、請求項26に記載の方法。
  29. 前記読取り動作の間、
    前記ワード線を前記供給電圧に駆動するためのステップと、
    前記ビット線をフローティング状態にするためのステップと、
    前記第1の電圧を前記供給電圧に駆動するためのステップとをさらに含む、請求項28に記載の方法。
  30. 第1のp-チャネルトランジスタを前記供給電圧に結合するためのステップと、第2のp-チャネルトランジスタを、値が前記グランド電圧と前記供給電圧との間に存在する中間電圧に結合するステップと、書込み動作の間、前記ワード線を前記供給電圧に駆動するためのステップと、前記ビット線を、記憶すべきデータに対応する電圧値に駆動するためのステップと、前記第1の電圧を前記中間電圧に駆動するためのステップとをさらに含む、請求項28に記載の方法。
  31. 待機動作モードの間、前記ワード線を前記グランド電圧に駆動するためのステップと、
    前記ビット線を前記中間電圧に駆動するためのステップと、前記第1の電圧を前記中間電圧に駆動するためのステップとをさらに含む、請求項30に記載の方法。
  32. 前記第1のインバータは、第1のp-チャネルトランジスタと第1のn-チャネルトランジスタとを備え、前記第2のインバータは、第2のp-チャネルトランジスタと第2のn-チャネルトランジスタとを備え、前記第1のp-チャネルトランジスタのサイズは前記第2のp-チャネルトランジスタのサイズに等しく、前記第1のn-チャネルトランジスタのサイズは前記第2のn-チャネルトランジスタのサイズに等しい、請求項26に記載の方法。
  33. 前記SRAMは、2つ以上のSRAMセルを備えたメモリアレイ内に集積され、前記制御論理が2つ以上のSRAMセルに対して共通である、請求項1に記載のSRAM。
  34. 前記制御論理は、前記2つ以上のSRAMセルの各々を供給電圧に結合するように構成された第1のスイッチングトランジスタと、前記2つ以上のSRAMセルの各々を、値がグランド電圧と前記供給電圧との間に存在する中間電圧に結合するように構成された第2のスイッチングトランジスタとを備える、請求項33に記載のSRAM。
  35. 前記アクセストランジスタの幅対長さ比は、前記第1のインバータおよび前記第2のインバータの各トランジスタの幅対長さ比よりも小さい、請求項1に記載のSRAM。
  36. 前記アクセストランジスタの幅対長さ比は、前記第1のインバータおよび前記第2のインバータの各トランジスタの幅対長さ比よりも小さい、請求項11に記載の方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8773923B2 (en) * 2012-07-30 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for writing therefor
TWI500028B (zh) * 2012-12-27 2015-09-11 Univ Hsiuping Sci & Tech 單埠靜態隨機存取記憶體
TWI490868B (zh) * 2012-12-27 2015-07-01 修平學校財團法人修平科技大學 ５ｔ靜態隨機存取記憶體
TWI490857B (zh) * 2012-12-27 2015-07-01 修平學校財團法人修平科技大學 靜態隨機存取記憶體
EP2988305B8 (en) * 2014-08-18 2020-03-11 Synopsys, Inc. Memory device using a two phas write scheme to improve low voltage write ability
US9384795B1 (en) * 2015-04-29 2016-07-05 Qualcomm Incorporated Fully valid-gated read and write for low power array
EP3096325B1 (en) 2015-05-22 2019-11-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Static random access memory
DE102019110122A1 (de) 2018-04-20 2019-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherzellenarray und funktionsweise desselben
US10431576B1 (en) 2018-04-20 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array and method of manufacturing same
US10679714B2 (en) 2018-09-12 2020-06-09 Nxp B.V. ROM cell with transistor body bias control circuit
US10685703B2 (en) 2018-09-12 2020-06-16 Nxp B.V. Transistor body bias control circuit for SRAM cells
US10878891B1 (en) 2019-06-18 2020-12-29 Samsung Electronics Co., Ltd. SRAM bitcell supply block with multiple operating modes
US11074946B2 (en) 2019-12-05 2021-07-27 Nxp B.V. Temperature dependent voltage differential sense-amplifier
US11176991B1 (en) * 2020-10-30 2021-11-16 Qualcomm Incorporated Compute-in-memory (CIM) employing low-power CIM circuits employing static random access memory (SRAM) bit cells, particularly for multiply-and-accumluate (MAC) operations
US20220199801A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Novel method to form single crystal mosfet and fefet
CN112767985A (zh) * 2021-01-15 2021-05-07 上海新氦类脑智能科技有限公司 基于sram实现存储及模拟计算的电路及存储及模拟计算系统
US20220302129A1 (en) * 2021-03-10 2022-09-22 Invention And Collaboration Laboratory Pte. Ltd. SRAM Cell Structures

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289432A (en) * 1991-04-24 1994-02-22 International Business Machines Corporation Dual-port static random access memory cell
US5239503A (en) 1992-06-17 1993-08-24 Aptix Corporation High voltage random-access memory cell incorporating level shifter
US5315545A (en) * 1992-06-17 1994-05-24 Aptix Corporation High-voltage five-transistor static random access memory cell
US5640344A (en) * 1995-07-25 1997-06-17 Btr, Inc. Programmable non-volatile bidirectional switch for programmable logic
JPH103790A (ja) 1996-06-18 1998-01-06 Mitsubishi Electric Corp 半導体記憶装置
US5831896A (en) 1996-12-17 1998-11-03 International Business Machines Corporation Memory cell
JP3220035B2 (ja) * 1997-02-27 2001-10-22 エヌイーシーマイクロシステム株式会社 スタチック型半導体記憶装置
US5986923A (en) * 1998-05-06 1999-11-16 Hewlett-Packard Company Method and apparatus for improving read/write stability of a single-port SRAM cell
JP4424770B2 (ja) * 1998-12-25 2010-03-03 株式会社ルネサステクノロジ 半導体記憶装置
US6205049B1 (en) * 1999-08-26 2001-03-20 Integrated Device Technology, Inc. Five-transistor SRAM cell
JP2002368135A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
US6898111B2 (en) * 2001-06-28 2005-05-24 Matsushita Electric Industrial Co., Ltd. SRAM device
EP1573739A2 (en) * 2002-03-27 2005-09-14 The Regents of the University of California Low-power high-performance memory cell and related methods
US6998722B2 (en) * 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US7027346B2 (en) * 2003-01-06 2006-04-11 Texas Instruments Incorporated Bit line control for low power in standby
JP3906166B2 (ja) 2003-02-25 2007-04-18 株式会社東芝 半導体記憶装置
US6731564B1 (en) * 2003-03-18 2004-05-04 Texas Instruments Incorporated Method and system for power conservation in memory devices
WO2005006340A2 (en) * 2003-07-01 2005-01-20 Zmos Technology, Inc. Sram cell structure and circuits
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7404154B1 (en) * 2005-07-25 2008-07-22 Lsi Corporation Basic cell architecture for structured application-specific integrated circuits
US7164596B1 (en) * 2005-07-28 2007-01-16 Texas Instruments Incorporated SRAM cell with column select line
KR100665853B1 (ko) * 2005-12-26 2007-01-09 삼성전자주식회사 고집적 스태이틱 랜덤 억세스 메모리에 채용하기 적합한적층 메모리 셀
US7269055B2 (en) * 2006-02-13 2007-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device with reduced leakage current
US7681628B2 (en) * 2006-04-12 2010-03-23 International Business Machines Corporation Dynamic control of back gate bias in a FinFET SRAM cell
US7292495B1 (en) * 2006-06-29 2007-11-06 Freescale Semiconductor, Inc. Integrated circuit having a memory with low voltage read/write operation
US7359272B2 (en) * 2006-08-18 2008-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for an SRAM with reduced power consumption
US7596012B1 (en) * 2006-12-04 2009-09-29 Marvell International Ltd. Write-assist and power-down circuit for low power SRAM applications
US7609541B2 (en) * 2006-12-27 2009-10-27 Freescale Semiconductor, Inc. Memory cells with lower power consumption during a write operation
US7466581B2 (en) * 2007-03-02 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM design with separated VSS
US7612577B2 (en) * 2007-07-27 2009-11-03 Freescale Semiconductor, Inc. Speedpath repair in an integrated circuit
US7564725B2 (en) * 2007-08-31 2009-07-21 Texas Instruments Incorporated SRAM bias for read and write
US7619947B2 (en) * 2007-10-31 2009-11-17 Texas Instruments Incorporated Integrated circuit having a supply voltage controller capable of floating a variable supply voltage
US7907456B2 (en) * 2007-10-31 2011-03-15 Texas Instruments Incorporated Memory having circuitry controlling the voltage differential between the word line and array supply voltage
TWI386950B (zh) * 2008-03-21 2013-02-21 Vanguard Int Semiconduct Corp 記憶體系統
KR101488166B1 (ko) * 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
GB2460049A (en) * 2008-05-13 2009-11-18 Silicon Basis Ltd Reading from an SRAM cell using a read bit line
US8036022B2 (en) * 2008-08-12 2011-10-11 International Business Machines Corporation Structure and method of using asymmetric junction engineered SRAM pass gates, and design structure
US7948791B1 (en) * 2009-01-15 2011-05-24 Xilinx, Inc. Memory array and method of implementing a memory array
US8004907B2 (en) * 2009-06-05 2011-08-23 Freescale Semiconductor, Inc. SRAM with read and write assist
US8059482B2 (en) * 2009-06-19 2011-11-15 Freescale Semiconductor, Inc. Memory using multiple supply voltages

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