CN102859601A - 具有改进的稳定性和减小的位单元大小的低功率5t sram - Google Patents

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Abstract

一种5晶体管静态随机存取存储器5T SRAM经设计以实现减小的单元大小和对工艺变化的免疫力。所述5T SRAM(400)包含用于存储数据的存储元件(402)，其中所述存储元件耦合到第一电压与接地电压。所述存储元件可包含对称大小的交叉耦合的反相器。单一存取晶体管(M5)控制所述存储元件(402)上的读取和写入操作。控制逻辑(M6、M6′)经配置以产生与针对读取操作的所述第一电压的值不同的针对写入操作的所述第一电压的所述值。

Description

具有改进的稳定性和减小的位单元大小的低功率5T SRAM
技术领域
所揭示的实施例针对静态随机存取存储器(SRAM)单元。更特定来说，示范性实施例针对5晶体管(5T)SRAM单元的低功率、高稳定性且较小布局大小架构。
背景技术
SRAM常规上用于其中速度和低功率为考虑因素的应用中。SRAM单元较快且不需要动态更新，如在动态随机存取存储器(DRAM)单元的情况中就是如此。常规SRAM单元的结构包括两个交叉耦合反相器，其常规上由四个互补金属氧化物半导体(CMOS)晶体管形成。交叉耦合反相器形成基本存储元件，其具有表示互补二进制值“0”和“1”的两个稳定状态。称为“存取晶体管”的两个额外晶体管用以控制读取和写入操作期间对存储元件的存取。因此，常规SRAM单元架构涉及六个晶体管，且一般称为6T SRAM单元。
图1说明常规6T SRAM单元100。存储元件包括晶体管M1到M4。通过将字线WL驱动到正电源电压VDD来起始单元100上的写入操作。存取晶体管M5和M6将互补位线上的值写入到存储元件中。在读取操作中，互补位线均预充电到预先定义的值，所述值常规上为VDD。一旦字线被激活，存储在存储元件中的互补值就作用以将位线中的一者放电，同时位线中的另一者维持在预充电电压。读出放大器(未图示)将经放电位线上的值快速驱动到接地电压VSS且相应地将互补位线驱动到VDD。
归因于工艺变化，存取晶体管M5和M6上的阈值电压可失配，这可导致存储元件的互补节点的一者上的值不能正确地传送到互补位线中的一者。在此情况下，有可能被如此抑制传送的值可驱动交叉耦合的反相器以将其状态改变为伪值。此问题一般称为读取不稳定性。
类似地，有可能存取晶体管上的高阈值电压可使得难以在写入操作中将位线上的值驱动到存储元件上。在此类情况下，称为SRAM单元的可写入性较低。将认识到，这些和其它问题与常规6T SRAM架构相关联。
过去已开发出5T SRAM架构，以便克服与6T SRAM结构相关联的一些缺点。一般来说，5T SRAM单元包括单一位线和存取晶体管，与6T SRAM单元中特征为的互补位线对和两个存取晶体管形成对比。举例来说，5T SRAM结构已在西普·阙安(Hiep Tran)“5TSRAM和6T双端口RAM单元阵列的论证(Demonstration of 5T SRAM and 6T dual-portRAM cell arrays)”(1996年，IEEE VLS1电路专题讨论会文摘，第68到69页)(下文中称为“阙安”)中呈现，其全文并入本文中。
图2说明根据阙安的包括5T SRAM单元的存储器阵列。参看图2，通过将字线WL0到WLn中的一者驱动为高(即，正电源电压，VDD)来起始读取操作。将写入启用WE驱动为低(即，接地，VSS)，这又将WEX驱动为高，从而接通晶体管MnS。这致使经由通过晶体管MnS将晶体管M1的源极端子驱动为低。在写入操作期间，再次，字线中的一者为高。在此情况下，写入启用WE为高，且WEX为低，从而致使MnS断开，且晶体管M1的源极端子连接到电容器Csrc。
基于以上论述，将了解，阙安的SRAM电路在SRAM阵列的每列不得不具有额外晶体管(例如，MnS和用于产生信号WEX的反相器)和电容器(Csrc)。由于Csrc连接到同一列中的所有单元的晶体管M1，所以5T SRAM的存储元件的可写入性和稳定性对Csrc的电容敏感。此外，此额外电容致使对单元的写入时间降级，从而导致阙安的5T SRAM电路比常规6T SRAM结构慢。
针对5T SRAM结构的另一参考为因格瓦·卡尔森(Ingvar Carlson)等人的“用于嵌入式高速缓冲存储器的高密度低泄漏5T SRAM(A high density，low leakage,5T SRAM forembedded caches)”(2004年9月，IEEE ESSCIRC，第215到218页)(下文称为“卡尔森”)，其全文以引用的方式并入本文中。图3说明由卡尔森在180nm技术中提出的5T SRAM结构，卡尔森试图通过将位线BL预充电到预充电电压Vpc来克服可写入性和读取不稳定性的问题，其中Vpc的值在正电源电压与接地(VDD与VSS)之间。
在读取操作期间，将单元电压Vcell和字线电压VWL驱动到VDD，且位线维持在Vpc。Vpc的值使得位线电压足够低而不会引起对于存储在SRAM的存储元件中的值的争用和伪写入。通过将位线电压驱动到VSS(同时将VWL和Vcell驱动到VDD，如在读取操作的情况下就是如此)来实现“0”到存储元件中的写入操作。存取晶体管M5的强度经配置以使得值“0”(对应于位线处的电压VSS)可容易地驱动到存储元件中。
然而，在卡尔森中“1”的写入操作需要特殊考虑。虽然Vcell和字线电压处于VDD，但位线电压驱动到VDD。在此情况下，如图3所示出现在节点Q处的电压为VDD-Vth5，其中Vth5是存取晶体管M5的阈值电压。为了使“1”的写入操作成功，节点Q需要一直驱动到VDD，而不管出现在所述节点处的VDD-Vth5的减小的电压值。晶体管M1到M4如图3所示重新设定大小以便克服对于存储在交叉耦合反相器中的值的争用，且实现“1”的写入操作。遗憾的是，晶体管的此非平衡大小设定对布局的容易度有害，且导致SRAM位单元的布局大小增加。实际上，卡尔森的5T SRAM可产生大于常规6TSRAM电路的布局大小，因为需要额外电路来产生低于VDD的Vpc以避免读取操作期间“1”的无效写入。此外，随着工艺变化随技术缩放而增加，致使卡尔森的5T SRAM极其不稳定，因为非对称和不平衡反相器极易受交叉耦合反相器的相应晶体管中的阈值电压失配影响。
在半选定单元的情况下可看到卡尔森的另一缺点。半选定单元为SRAM单元，其字线经选定，但位线未选定(位线电压为浮动VDD值)。常规上，不含有选定SRAM单元的存储器阵列的列中的SRAM单元已半选定。在半选定单元中，如果存取晶体管M5的晶体管强度足够高，那么可迫使“1”到存储元件中的写入。卡尔森的非平衡晶体管大小使得SRAM电路较易受此类无效写入操作影响。
如先前描述，5T SRAM与6T SRAM相比的预期益处之一是较小的布局大小。然而，归因于额外电容器和非平衡晶体管大小，此益处未能在阙安和卡尔森中实现。此外，这些方案遭受读取不稳定性和低可写入性的问题。因此。此项技术中需要具有比常规6TSRAM电路低的布局大小以及改进的读取稳定性和可写入性的5T SRAM电路。
发明内容
示范性实施例针对具有低功率、高稳定性和较小布局大小的特征的5T SRAM单元的设备和方法。
举例来说，示范性实施例针对一种SRAM，所述SRAM包括：存储元件，其用于存储数据，其中所述存储元件耦合到第一电压和接地电压；存取晶体管，其用以存取存储元件上的操作；以及控制逻辑，其经配置以产生与针对读取操作的第一电压的值不同的针对写入操作的第一电压的值。
另一示范性实施例针对一种形成SRAM的方法，其包括：将用于存储二进制数据值的存储元件耦合到第一电压和接地电压；用存取晶体管控制存储元件上的存取操作；以及产生与针对读取操作的第一电压的值不同的针对写入操作的第一电压的值。
又一示范性实施例针对一种SRAM，所述SRAM包括：存储装置，其用于存储数据且耦合到第一电压和接地电压；存取装置，其用于控制存储装置上的存取操作；以及控制装置，其用以产生与针对读取操作的第一电压的值不同的针对写入操作的第一电压的值。
另一示范性实施例针对一种形成SRAM的方法，其包括：用于将用于存储二进制数据值的存储元件耦合到第一电压和接地电压的步骤；用于用存取晶体管控制存储元件上的存取操作的步骤；以及用于产生与针对读取操作的第一电压的值不同的针对写入操作的第一电压的值的步骤。
附图说明
呈现附图以辅助描述各个实施例且附图仅用于说明所述实施例而非限制所述实施例。
图1说明常规6T SRAM单元。
图2说明根据参考阙安的5T SRAM电路。
图3说明根据参考卡尔森的5T SRAM电路。
图4说明根据示范性实施例的5T SRAM单元。
图5说明根据示范性实施例的包括5T SRAM单元的存储器阵列。
图6A到B说明根据参考卡尔森的5T SRAM单元的静态噪声容限(SNM)的蝶形转移曲线(BTC)。
图7A到F说明根据示范性实施例以及根据参考卡尔森的基于5T SRAM单元的蒙特卡罗模拟(Monte Carlo simulation)的处于待机、写入和读取操作模式中的SNM的BTC。
图8说明提供示范性实施例和常规6T SRAM的各个参数的比较的表。
图9说明根据示范性实施例形成5T SRAM单元的方法。
具体实施方式
在针对特定实施例的以下描述和相关图式中揭示本发明的各方面。可设计出替代实施例，而不脱离本发明的范围。另外，将不详细描述或将省略众所周知的元件以免混淆所揭示的实施例的相关细节。
本文使用词语“示范性”来表示“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例都不必解释为比其它实施例优选或有利。同样，术语“实施例”不要求所有实施例均包含所论述的特征、优点或操作模式。
本文使用的术语是仅用于描述特定实施例的目的，且不希望限制各个实施例。如本文所使用，单数形式“一”和“所述”也希望包含复数形式，除非上下文另外清楚地指示。将进一步理解，术语“包括”、“包含”在本文中使用时指明所陈述的特征、整体、步骤、操作、元件和/或组件的存在，且不排除存在或添加一个或一个以上其它特征、整体、步骤、操作、元件、组件，和/或其群组。
此外，依据待由例如计算装置的元件执行的动作的序列描述许多实施例。将认识到，本文描述的各个动作可由特定电路(例如，专用集成电路(ASIC))、由正由一个或一个以上处理器执行的程序指令，或由两者的组合执行。另外，可认为本文描述的这些动作序列完全体现在其中存储有计算机指令的对应集合的任何形式的计算机可读存储媒体内，所述计算机指令在执行后将即刻致使相关联的处理器执行本文描述的功能性。因此，本发明的各个方面可以若干不同形式体现，其均已预期在所主张的标的物的范围内。另外，对于本文描述的实施例的每一者，任何此类实施例的对应形式可在本文中描述为(例如)“经配置以执行所描述的动作的逻辑”。
如先前描述，现有技术5T SRAM电路归因于Csrc和显著低的稳定性(其归因于存储元件中的非平衡晶体管大小设定)而遭受敏感稳定性和较慢写入时间)的问题。示范性实施例针对具有存储元件内的平衡晶体管大小设定、写入操作期间的降低的单元电压以及略微增加的存取晶体管大小的5T SRAM电路。图4说明具有存取晶体管M5和包括晶体管M1到M4的存储元件402的示范性5T SRAM电路。M1到M5的晶体管大小如图中所指示。存取晶体管M5的晶体管宽度(W)大于常规存取晶体管大小(在图4的实施例中W=110nm，与常规W=90nm形成对比)。晶体管M5的长度(L)保持在常规值(L=90nm)。PMOS晶体管M2和M4的晶体管大小是平衡的(W=90nm，L=70nm)，且类似地，NMOS晶体管M1和M3的晶体管大小是平衡的(W=140nm，L=70nm)。
图4的5T SRAM电路400包括三个操作模式：读取、写入和待机模式。将首先在读取模式中描述电路400的操作。通过将字线电压(VWL)和Vcell驱动到VDD来选择SRAM单元。位线电压(VBL)保持在浮动VDD处。字线上的电压VDD致使接通晶体管M5，且因为VBL浮动，所以保持在存储元件中的二进制值可在无争用的情况下容易地读取。因此，还消除或大体上减小读取模式中伪写入的可能性。
接下来，将参看图5描述写入模式。PMOS晶体管M6和M6′如图所示经连接以形成单元电压控制逻辑以便在写入操作期间将单元电压Vcell减小到电压VHOLD(VH)。举例来说，M6当由VDD-SEL(6)信号(有效低，如所说明)启用时连接到VDD，且M6′在写入操作期间连接到VHOLD并由VH-SEL(6)(有效低，如所说明)启用。然而，将了解，提供以上配置仅用于说明且不应解释为限制针对Vcell的控制逻辑和/或电压供应配置。其它控制逻辑和/或电压源配置可用于实现所描述的功能性。
VHOLD可经配置为小于VDD。此外，VHOLD的值可对于连接到SRAM存储器阵列的选定位线的所有单元是可见的。因此，SRAM单元的写入能力可得到改进。举例来说，在“1”或“0”的写入操作中，相应地驱动位线电压VBL，且存取晶体管M5以所存储的值启用对存储元件的写入，因为降低的单元电压Vcell(=VHOLD)致使存取晶体管M5的强度大于存储元件的强度。
将了解，不选择存储器阵列的其它列中的SRAM单元，且其位线在选定SRAM单元上的写入操作期间浮动。如先前描述，这些是现有技术电路中的半选定单元，其易受无效写入影响。然而，根据例如图5中说明的各种实施例，半选定单元的相应控制电路可经配置以将Vcell耦合到VDD。举例来说，如所说明，PMOS晶体管M7可经激活(例如，VDD-SEL(7))到电源电压VDD，以作为半选定单元的单元电压Vcell。通过此技术，在半选定单元中向对应存储元件供应比在选定单元中高的单元电压。由于半选定单元的位线电压VBL为浮动VDD，所以存储元件处于较强电压电位，因此防止或减小由浮动位线引起的无效写入。因此，示范性实施例减轻半选定单元中的无效写入的问题。
再次，将了解，提供以上配置仅用于说明且不应解释为限制针对Vcell的控制逻辑和/或电压供应配置。此外，可通过可实现本文描述的功能性的任何手段提供用于激活单元电压控制逻辑的控制信号(例如，VH-SEL(x))。
第三操作模式为待机模式。在待机模式中，通过将字线电压向下驱动到接地电压(VSS)来断开存取晶体管M5。位线电压维持在减小的电压值VHOLD处。使用例如M6′和M7′等PMOS晶体管将单元电压Vcell调整到VHOLD。在此模式中，不存在可能的对存储元件的读取或写入操作。此外，因为在此模式中防止所有切换活动，所以可通过在不存在待决读取或写入时将存储器阵列维持在待机模式中而实现显著功率节省。
依据静态噪声容限(SNM)来评估上文描述的示范性5T SRAM电路的稳定性。一般来说，SRAM单元的SNM是翻转存储元件的状态所需的最小DC噪声电压。图6A说明针对180nm工艺的卡尔森的SNM的蝶形转移曲线(BTC)。此BTC揭露卡尔森的5TSRAM的SNM比常规6T SRAM的SNM低约50%，这反映了较差的稳定性。此外，所述值随着技术按比例缩小而显著降级。使用65nm技术中的卡尔森的电路的HSpice模拟产生BTC揭露图6B的曲线。如可从图6B看到，5T SRAM电路的SNM仅为常规6TSRAM的SNM的约20%。这指示现有技术5T SRAM极不稳定。
图7A到F说明与卡尔森相比的示范性实施例的稳定性。图7A到C说明根据示范性实施例基于5T SRAM单元的蒙特卡罗模拟的以下SNM的BTC：处于待机模式、保持静态噪声容限(HSNM)中的SNM；处于写入模式、写入静态噪声容限(WNM)中的SNM；以及处于读取模式、读取静态噪声容限(RSNM)中的SNM。HSNM随着VHOLD的值而增加。RSNM与下拉晶体管M1(参看图4)的强度除以存取晶体管M5的强度成比例。WNM与存取晶体管M5的强度除以上拉晶体管M2的强度成比例。
图7D到F说明基于缩放到65nm技术的卡尔森的5T SRAM单元的蒙特卡罗模拟的HSNM、WNM和RSNM的转移曲线。这些比较性说明揭露，卡尔森的方案由于非平衡的晶体管大小而极易受工艺变化影响，且展现出深亚微米技术中的极低稳定性。
图8的表提供示范性实施例的各个参数与阿诺德(Arnaud)等人的“针对65nm CMOS平台的功能0.69μm2嵌入式6T-SRAM位单元(A Functional 0.69μm2 Embedded 6T-SRAM bitcell for 65nm CMOS platform.)”(2003年，IEEE VLSI技术专题讨论会，第65到66页)(下文中称为“阿诺德”)中描述的常规6T SRAM单元的对应参数的比较。针对256行×256列阵列，将示范性5T SRAM电路的位单元大小、功率消耗和操作时间与阿诺德的6TSRAM电路进行比较。如图8中说明，示范性5T位单元的大小比阿诺德中的6T位单元的大小低约10%。另一方面，由于常规5T位单元(例如，卡尔森的5T SRAM)具有不对称的内部耦合反相器，所以此类常规5T位单元的大小比6T位单元的大小大约5%。然而，因为常规5T SRAM归因于显著高的故障概率而不能实现适当成品率，所以其尚未被考虑用于图8中的功率消耗和操作时间的比较。
继续参看图8，在读取和写入操作期间，与6T SRAM相比，根据示范性实施例的5T SRAM具有字线WL的一半栅极负载(单一存取晶体管M5)。在读取操作期间，6TSRAM阵列中的选定单元的两个位线中的一者始终放电到“0”，但另一方面，示范性5TSRAM阵列中的选定单元的位线BL仅在所存储的二进制数据值为“0”的情况下放电。因此，在读取操作期间，示范性5T SRAM与6T SRAM相比可实现约47.1%的功率节省。
在写入操作期间，6T SRAM阵列中的选定单元的两个位线中的一者始终驱动到“0”，但另一方面，示范性5T SRAM阵列中的选定单元的位线BL仅在“0”的写入期间被驱动到“0”。然而，在示范性实施例中，连接到选定位线BL的单元需要额外VCELL双态切换功率。考虑到额外VCELL双态切换功率，示范性5T SRAM与6T SRAM相比可实现大约46.9%的功率节省。
在保持或待机模式中，泄漏功率是功率消耗中的主导因素。只有在所存储的二进制数据值为“0”的情况下，泄漏电流才存在于示范性5T SRAM中。然而，6T SRAM中的泄漏电流始终存在，而与所存储的二进制数据值无关。因此，本文揭示的示范性5TSRAM与6T SRAM相比实现大约6%的泄漏功率节省。
此外，示范性5T SRAM的读取时间比6T SRAM的读取时间低约10%，因为示范性5T SRAM位单元的存取晶体管M5的强度有所增加而改善了如上文描述的WNM。示范性5T SRAM位单元的写入时间比6T SRAM的写入时间长约10%。然而，较长的写入时间可不会影响示范性5T SRAM位单元的性能，因为位单元的操作时间常规上受读取时间限制。
因此，鉴于以上揭示内容，将了解，一实施例包含包括用于存储数据的存储元件(例如，402，图4)的静态随机存取存储器(SRAM)，其中所述存储元件耦合到第一电压(Vcell)和接地电压(例如，Vss)。SRAM进一步包含存取晶体管(例如，M5)以存取存储元件上的操作。SRAM进一步包含控制逻辑(例如，M6、M6′，图5)，其经配置以产生与针对读取操作的第一电压的值不同的针对写入操作的第一电压的值。
将了解，实施例包含用于执行本文揭示的过程、功能和/或算法的各种方法。举例来说，如图9中说明，一实施例可包含通过以下操作形成5T SRAM单元的方法：将用于存储二进制数据值的存储元件耦合到第一电压(例如，可变单元电压VCELL)和接地电压VSS(框902)；用单一存取晶体管控制存储元件上的读取和写入操作(框904)；以及配置控制逻辑以产生比针对写入操作的VCELL的值高的针对读取操作的VCELL的值(框(906)。
因此，示范性实施例有利地提供与现有技术5T和6T SRAM电路相比较小的布局大小。各个实施例的各方面还针对与卡尔森相比显著改进的读取稳定性和写入能力。通过与6T SRAM结构相比消除一个存取晶体管，所揭示的5T SRAM电路的静态功率较低。如先前描述，归因于与6T SRAM单元相比单元大小减小且消除了一个位线和一个存取晶体管，所揭示的实施例的动态功率也显著低。
所属领域的技术人员将了解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示可能在整个以上描述中引用的数据、指令、命令、信息、信号、位、符号和码片。
此外，所属领域的技术人员将了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此可互换性，上文已大体上在其功能性方面描述各种说明性组件、块、模块、电路和步骤。此功能性实施为硬件还是软件取决于特定应用和强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此类实施方案决策不应被解释为会造成偏离本发明的范围。
结合本文中所揭示的实施例而描述的方法、序列和/或算法可直接体现于硬件中、由处理器执行的软件模块中，或两者的组合中。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸式盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器以使得所述处理器可从所述存储媒体读取信息和将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。
因此，一实施例可包含体现用于形成具有高读取稳定性和容易的写入能力的低功率5T SRAM电路的方法的计算机可读媒体。因此，各个实施例不限于所说明的实例，且用于执行本文描述的功能性的任何装置均包含在各个实施例中。
虽然以上揭示内容展示说明性实施例，但应注意，在不脱离由所附权利要求书界定的本发明的范围的情况下，可在本文中作出各种变化和修改。根据本文描述的实施例的方法权利要求项的步骤和/或动作无需以任何特定次序执行。此外，尽管可能以单数形式描述或主张所揭示的实施例的元件，但除非明确规定限于单数形式，否则也预期复数形式。

Claims (36)

1.一种静态随机存取存储器SRAM，其包括：
存储元件，其用于存储数据，其中所述存储元件耦合到第一电压和接地电压；
存取晶体管，其用以存取所述存储元件上的操作；以及
控制逻辑，其经配置以产生与针对读取操作的所述第一电压的值不同的针对写入操作的所述第一电压的所述值。
2.根据权利要求1所述的SRAM，其中针对写入操作的所述第一电压的所述值低于针对读取操作的所述第一电压的所述值。
3.根据权利要求1所述的SRAM，其中所述存取晶体管耦合到字线和位线，使得所述存取晶体管通过将所述字线驱动到电源电压而接通，且通过将所述字线驱动到所述接地电压而断开。
4.根据权利要求3所述的SRAM，其中在读取操作期间，所述字线被驱动到所述电源电压，所述位线浮动，且所述第一电压被驱动到所述电源电压。
5.根据权利要求3所述的SRAM，其中所述控制逻辑包括耦合到所述电源电压的第一p沟道晶体管和耦合到中间电压的第二p沟道晶体管，其中所述中间电压的值位于所述接地电压与所述电源电压之间，使得在写入操作期间，所述字线被驱动到所述电源电压，所述位线被驱动到对应于待存储的所述数据的电压值，且所述第一电压被驱动到所述中间电压。
6.根据权利要求5所述的SRAM，其中在待机操作模式期间，所述字线被驱动到所述接地电压，所述位线被驱动到所述中间电压，且第一电压被驱动到所述中间电压。
7.根据权利要求1所述的SRAM，其中所述存储元件包括交叉耦合到第二反相器的第一反相器，使得所述第一反相器和所述第二反相器大小平衡。
8.根据权利要求7所述的SRAM，其中所述第一反相器包括第一p沟道晶体管和第一n沟道晶体管，且所述第二反相器包括第二p沟道晶体管和第二n沟道晶体管，且其中所述第一p沟道晶体管的大小等于所述第二p沟道晶体管的大小，且所述第一n沟道晶体管的大小等于所述第二n沟道晶体管的大小。
9.根据权利要求7所述的SRAM，其中所述存取晶体管的大小对应地增加以改进与所述第一反相器和所述第二反相器的所述平衡大小相关联的写入噪声容限参数。
10.根据权利要求1所述的SRAM，其集成在至少一个半导体裸片中。
11.根据权利要求1所述的SRAM，其进一步包括选自由以下各者组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述SRAM单元集成到所述装置中。
12.一种在静态随机存取存储器SRAM中的方法，其包括：
将用于存储二进制数据的存储元件耦合到第一电压和接地电压；
用存取晶体管控制所述存储元件上的存取操作；以及
产生与针对读取操作的所述第一电压的值不同的针对写入操作的所述第一电压的第一电压值。
13.根据权利要求12所述的方法，其中针对写入操作的所述第一电压的所述值低于针对读取操作的所述第一电压的所述值。
14.根据权利要求12所述的方法，其进一步包括：
激活所述存取晶体管以在所述读取和写入操作期间将所述存储元件耦合到位线，其中所述存取晶体管的栅极耦合到字线。
15.根据权利要求14所述的方法，在读取操作期间，其进一步包括：
将所述字线驱动到电源电压；
使所述位线浮动；以及
将所述第一电压驱动到所述电源电压。
16.根据权利要求14所述的方法，其进一步包括：将第一p沟道晶体管耦合到所述电源电压且将第二p沟道晶体管耦合到中间电压，其中所述中间电压的值位于所述接地电压与所述电源电压之间；以及，其中在写入操作期间，将所述字线驱动到所述电源电压，将所述位线驱动到对应于待存储的所述数据的电压值，且将所述第一电压驱动到所述中间电压。
17.根据权利要求16所述的方法，其进一步包括在待机操作模式期间，将所述字线驱动到所述接地电压，将所述位线驱动到所述中间电压，且将所述第一电压驱动到所述中间电压。
18.根据权利要求12所述的方法，其中所述存储元件包括交叉耦合到第二反相器的第一反相器，使得所述第一反相器和所述第二反相器大小平衡。
19.一种静态随机存取存储器SRAM，其包括：
存储装置，其用于存储数据，所述存储装置耦合到第一电压和接地电压；
存取装置，其用于控制所述存储装置上的存取操作；以及
控制装置，其用以产生与针对读取操作的所述第一电压的值不同的针对写入操作的所述第一电压的所述值。
20.根据权利要求19所述的SRAM，其中针对写入操作的所述第一电压的所述值低于针对读取操作的所述第一电压的所述值。
21.根据权利要求19所述的SRAM，其中所述控制装置经配置以产生中间值，其中所述中间电压的所述值位于所述接地电压与电源电压之间，使得在写入操作期间所述第一电压被驱动到所述中间电压。
22.根据权利要求21所述的SRAM单元，其中在读取操作期间，所述存取装置接通且耦合到浮动电压，且所述第一电压被驱动到所述电源电压。
23.根据权利要求21所述的SRAM，其中在写入操作期间，所述存取装置接通且耦合到对应于待存储的所述数据的电压值，且所述第一电压被驱动到所述中间电压。
24.根据权利要求21所述的SRAM，其中在待机操作模式期间，所述存取装置断开且耦合到所述中间电压，且所述第一电压被驱动到所述中间电压。
25.根据权利要求19所述的SRAM，其中所述存储装置包括交叉耦合到第二反相器装置的第一反相器装置，使得所述第一反相器装置和所述第二反相器装置对称且大小平衡。
26.根据权利要求25所述的SRAM单元，其中所述存取装置经调整以改进与所述第一反相器装置和所述第二反相器装置的所述平衡大小相关联的写入噪声容限参数。
27.根据权利要求19所述的SRAM，其中所述SRAM集成在至少一个半导体裸片中。
28.根据权利要求19所述的SRAM，其进一步包括选自由以下各者组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述SRAM单元集成到所述装置中。
29.一种在静态随机存取存储器SRAM中的方法，其包括：
用于将用于存储二进制数据值的存储元件耦合到第一电压和接地电压的步骤；
用于用存取晶体管控制所述存储元件上的存取操作的步骤；以及
用于产生与针对读取操作的所述第一电压的值不同的针对写入操作的所述第一电压的所述值的步骤。
30.根据权利要求29所述的方法，其中针对写入操作的所述第一电压的所述值低于针对读取操作的所述第一电压的所述值。
31.根据权利要求29所述的方法，其进一步包括：
用于激活所述存取晶体管以耦合到字线和位线以使得所述存取晶体管通过将所述字线驱动到电源电压而接通且通过将所述字线驱动到所述接地电压而断开的步骤。
32.根据权利要求31所述的方法，在所述读取操作期间，其进一步包括：
用于将所述字线驱动到所述电源电压的步骤；
用于使所述位线浮动的步骤；以及
用于将所述第一电压驱动到所述电源电压的步骤。
33.根据权利要求31所述的方法，其进一步包括：用于将第一p沟道晶体管耦合到所述电源电压的步骤和用于将第二p沟道晶体管耦合到中间电压的步骤，其中所述中间电压的值位于所述接地电压与所述电源电压之间；以及，其中在写入操作期间，用于将所述字线驱动到所述电源电压的步骤、用于将所述位线驱动到对应于待存储的所述数据的电压值的步骤，和用于将所述第一电压驱动到所述中间电压的步骤。
34.根据权利要求33所述的方法，其进一步包括：在待机操作模式期间，用于将所述字线驱动到所述接地电压的步骤、用于将所述位线驱动到所述中间电压的步骤，和用于将所述第一电压驱动到所述中间电压的步骤。
35.根据权利要求29所述的方法，其中所述存储元件包括交叉耦合到第二反相器的第一反相器，使得所述第一反相器和所述第二反相器大小平衡。
36.根据权利要求35所述的方法，其中所述第一反相器包括第一p沟道晶体管和第一n沟道晶体管，其中所述第二反相器包括第二p沟道晶体管和第二n沟道晶体管，且其中所述第一p沟道晶体管的大小等于所述第二p沟道晶体管的大小，且所述第一n沟道晶体管的大小等于所述第二n沟道晶体管的大小。
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