CN107533857A - 用于低功率阵列的完整有效门控读取及写入 - Google Patents

用于低功率阵列的完整有效门控读取及写入 Download PDF

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Abstract

在根据有效/无效状态限定每一行的阵列(200)中，每一行可各自包含有效门控读取电路(220)，所述有效门控读取电路有条件地根据有效位胞元(224)的状态阻止读取字线双态切换，除非所述行存储具有有效状态的数据字或读取强制信号经确证。此外，在写入操作中，每一行可具有有效门控写入电路(320)，所述有效门控写入电路有条件地阻止写入字线双态切换，除非待写入到所述行的输入数据具有有效状态或写入强制信号经确证。此外，除非待读取的行存储具有有效状态的数据字或所述读取强制信号经确证，否则可阻止输出锁存器计时双态切换，且除非待写入的所述输入数据具有有效状态或所述写入强制信号经确证，否则也可阻止输入锁存器计时。

Description

用于低功率阵列的完整有效门控读取及写入
技术领域
本发明大体上涉及阵列结构功率最优化，且具体而言，涉及低功率阵列中的完整有效门控读取及写入电路。
背景技术
具有与每一项相关联的有效状态的阵列结构在读取无效项或写入无效数据时归因于不必要地双态切换(toggle)与对应于无效项的数据位相关联的网络(例如比较电路)而不必要地消耗功率。举例而言，在读取操作期间，与阵列结构中的每一行相关联的比较电路将双态切换，尽管阵列结构中的存储无效数据字的任何行不提供可使用的输出。类似地，在有效位被写入到无效状态的无效写入期间，即使由于所述项无效将从不使用所述数据位，仍会写入所述数据位。举例而言，在将一或多个线程用以写入无效数据(例如出于侦错目的)的多线程应用程序中，即使将不使用无效输入数据，写入字线、输入锁存器时钟及内部写入位线(对于双轨巨集，其可在高电压域上)仍将不必要地双态切换。因此，当在阵列结构中读取或写入无效项时，可发生不必要功率消耗，这是因为无效存取可双态切换字线、位线、高电容输出及/或其它电路(或网络)，此可在低功率阵列结构(诸如通常用于电池供电的电子装置中的所述低功率阵列结构)中尤其是非所要的。特定而言，功率消耗增加可导致较快电池耗用及较短电池寿命，这往往会是对诸多(若非所有)电池供电的电子装置的重要考量因素。因而，需要减少低功率阵列结构中的在执行无效读取及/或写入操作时可发生的不必要功率消耗。
发明内容
以下内容呈现与本文中所公开的一或多个方面及/或实施例相关的简化总结。因而，不应将以下总结视为关于所有所预期方面及/或实施例的详尽概述，也不应认为以下总结识别关于所有所预期方面及/或实施例的关键或至关重要的要素，或描绘与任何特定方面及/或实施例相关联的范围。因此，以下总结的唯一目的在于在下文呈现的详细描述之前，以简化形式呈现关于本文中所公开的一或多个方面及/或实施例的某些概念。
根据各种方面，一种存储器可包括：阵列，其具有经配置以存储数据字的一或多个行，其中所述一或多个行可各自包含有效门控读取电路，所述有效门控读取电路经配置以存储指示存储于对应行中的所述数据字是否具有有效状态的数据，并至少根据所述所存储的数据有条件地门控所述对应行中的读取字线路径。另外，所述存储器可包含：一或多个输出锁存器，其经配置以输出从所述阵列读取的数据；及有效门控输出锁存器计时，其耦合到所述一或多个输出锁存器且耦合到每一行中的所述有效门控读取电路，其中所述有效门控输出锁存器计时可包含经配置以至少根据指示存储于所述阵列的经索引行中的所述数据字是否具有有效状态的所述所存储的数据有条件地门控读取时钟的电路，所述读取时钟经配置以开启所述一或多个输出锁存器。此外，在各种实施例中，所述有效门控读取电路及所述有效门控输出锁存器计时可各自包含一或多个逻辑门，所述一或多个逻辑门分别经配置以除非所述所存储的数据指示存储于所述行中的所述数据字具有有效状态或所述读取强制信号经确证，否则阻止所述读取字线双态切换以及阻止所述读取时钟双态切换。
根据各种方面，一种用于阵列中的经限定读取存取的方法可包括：至少根据指示存储于阵列项中的数据字是具有有效状态还是无效状态的第一信号，有条件地门控与所述阵列项相关联的读取字线；及至少根据指示存储于所述阵列项中的所述数据字是具有有效状态还是无效状态的所述第一信号，有条件地门控输出锁存器时钟信号。另外，在各种实施例中，所述方法可进一步包括根据在经确证时强制所述读取字线双态切换的第二信号，有条件地门控与所述阵列项相关联的所述读取字线。举例而言，除非所述第一信号指示所述阵列项具有有效状态及/或所述第二信号经确证以强制所述读取字线双态切换，否则根据所述第一信号及所述第二信号有条件地门控与所述阵列项相关联的所述读取字线可阻止所述读取字线双态切换。此外，在各种实施例中，所述方法可包括根据所述第二信号有条件地门控所述输出锁存器时钟信号，其可类似地阻止所述输出锁存器时钟信号双态切换，除非所述第一信号指示所述阵列项具有有效状态及/或所述第二信号经确证。
根据各种实施例，一种设备可包括：用于存储数据字的装置；用于至少根据指示所述所存储的数据字是否具有有效状态的第一信号有条件地门控用以读取所述所存储的数据字的读取字线的装置；及用于至少根据指示所述所存储的数据字是否具有有效状态的所述第一信号有条件地门控输出锁存器时钟信号的装置。
根据各种实施例，一种存储器可包括：阵列，其具有经配置以存储数据字的一或多个列，其中所述一或多个列各自包含有效门控写入电路，所述有效门控写入电路经配置以至少根据指示待写入到对应列的输入数据是否具有有效状态的第一信号，有条件地门控所述对应列中的写入字线路径；一或多个输入锁存器，其耦合到一或多个位线，经配置以启动所述阵列中的写入电路；及有效门控输入锁存器计时，其耦合到所述一或多个输入锁存器且耦合到每一列中的所述有效门控写入电路，其中所述有效门控输入锁存器计时包含经配置以至少根据指示待写入的所述输入数据是否具有有效状态的所述第一信号有条件地门控到所述一或多个输入锁存器的写入时钟的电路。此外，在各种实施例中，每一列中的所述有效门控写入电路以及与所述有效门控输入锁存器计时相关联的所述电路可各自包含至少一个逻辑门，所述至少一个逻辑门分别经配置以根据所述第一信号以及在经确证时强制所述写入字线双态切换的写入强制信号，有条件地门控所述写入字线路径以及所述写入时钟。因而，除非所述第一信号指示待写入的所述输入数据具有有效状态或所述第二信号经确证，否则可阻止所述写入字线及所述写入时钟双态切换。
根据各种方面，一种用于阵列中的经限定写入存取的方法可包括：至少根据指示待写入到阵列项的输入数据是具有有效状态还是无效状态的第一信号，有条件地门控与所述阵列项相关联的写入字线；及至少根据指示待写入的所述输入数据是具有有效状态还是无效状态的所述第一信号，有条件地门控输入锁存器时钟信号。另外，在各种实施例中，所述方法可进一步包括：根据在经确证时强制所述写入字线双态切换的第二信号，有条件地门控与所述阵列项相关联的所述写入字线。举例而言，除非所述第一信号指示待写入到所述阵列项的所述输入数据具有有效状态及/或所述第二信号经确证，否则根据所述第一信号及所述第二信号有条件地门控与所述阵列项相关联的所述写入字线可阻止所述写入字线上的写入计时双态切换。此外，在各种实施例中，所述方法可另外包括：根据所述第二信号有条件地门控所述输入锁存器时钟信号，其可类似地阻止所述输入锁存器时钟信号双态切换，除非所述第一信号指示待写入到所述阵列项的所述输入数据具有有效状态及/或所述第二信号经确证。然而，在经限定写入存取方法中，可无条件写入与所述阵列项相关联的经索引有效位，以保留与待写入到所述阵列项的所述输入数据相关联的状态。
根据各种方面，一种设备可包括：用于至少根据指示待写入到阵列项的输入数据是具有有效状态还是无效状态的第一信号有条件地门控用以将所述输入数据写入到所述阵列项的写入字线的装置；及用于至少根据指示待写入的所述输入数据是具有有效状态还是无效状态的所述第一信号有条件地门控输入锁存器时钟信号的装置。因而，除非所述第一信号指示待写入到所述阵列项的所述输入数据具有有效状态或强制所述写入字线双态切换的第二信号经确证，否则用于有条件地门控所述写入字线的所述装置及用于有条件地门控所述输入锁存器时钟信号的所述装置可分别阻止所述写入字线及所述输入锁存器时钟信号双态切换。
所属领域技术人员将基于附图及详细描述而明白与本文中所公开的各种方面及/或实施例相关联的其它目标及优点。
附图说明
将易于获得对本发明的方面及其诸多伴随的优点的较完整了解，这是因为会在结合附图考量时通过参考以下详细描述来较好地理解本发明的方面及其诸多伴随的优点，仅仅出于说明本发明而非限制本发明的目的来呈现所述附图，且在所述附图中：
图1说明根据各种方面包含具有完整有效门控读取/写入电路及有效门控锁存器计时电路的阵列的例示性存储器。
图2说明根据各种方面用于图1中展示的存储器阵列中的例示性有效门控读取电路及有效门控输出锁存器计时电路。
图3说明根据各种方面用于图1中展示的存储器阵列中的例示性有效门控写入电路及有效门控输入锁存器计时电路。
图4说明根据各种方面可使用本文中所描述的存储器阵列、有效门控读取/写入电路、有效门控锁存器计时电路及方法的例示性的基于处理器的系统。
具体实施方式
在以下描述及相关图式中公开各种方面以展示关于特定例示性实施例的实例。对于所属领域技术人员而言，在阅读本发明后，替代实施例将显而易见，且可在不脱离本发明的范围或精神的情况下建构及实践所述替代实施例。另外，不会详细地描述或可省略熟知元件以免混淆本文中所公开的方面及实施例的相关细节。
词语“例示性”在本文中用以意谓“充当实例、例子或说明”。本文中被描述为“例示性”的任何实施例未必解释为比其它实施例优选或有利。同样，术语“实施例”并不要求所有实施例包含所论述特征、优势或操作模式。
本文所使用的术语仅描述特定实施例且应解释为限制本文中所公开的任何实施例。如本文中所使用，除非上下文另有清晰地指示，否则单数形式“一”以及“所述”打算同样包含复数形式。将进一步理解，术语“包括”及/或“包含”当在本文中使用中时指定所陈述特征、整体、步骤、操作、元件及/或组件的存在，但不排除一或多个其它特征、整体、步骤、操作、元件、组件及/或其群组的存在或添加。
此外，依据待由(例如)计算装置的元件执行的动作的序列描述诸多方面。应认识到，本文中所描述的各种动作可以由特定电路(例如专用集成电路(ASIC))、由被一或多个处理器执行的程序指令或由两者的组合来执行。另外，可认为本文中所描述的此等动作序列完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体存储有在执行时将使相关联处理器执行本文所描述的功能性的对应计算机指令集合。因此，本发明的各种方面可以诸多不同形式体现，其皆已被预期在所主张主题的范围内。此外，对于本文中所描述的每一方面及/或实施例，任何此类方面及/或实施例的对应形式可在本文中描述为(例如)“经配置以执行所描述动作的逻辑”。
根据各种方面，图1说明包含具有完整有效门控读取/写入电路及有效门控锁存器计时电路的阵列的例示性存储器100，其可实施于具有根据有效/无效状态限定每一项的阵列结构的任何适合存储器中。在各种实施例中，存储器100包含配置成具有行110-0至110-N(其大体上在本文中统称为阵列110且个别地称为阵列行110)的阵列的各个位胞元112。值得注意的是，尽管图1中的阵列110包含呈二维配置的阵列行110-0至110-N，但本文中所使用的术语“阵列”不受限于二维配置。确切而言，在各种实施例中，阵列110可具有其中特定阵列行110中的位胞元112存储数字数据字(其可包括(例如)八位、十六位、三十二位、六十四位、一百二十八位或类似者)的任何适合配置。此外，阵列行110可包含(例如)单阶层集成电路中的位胞元112或可包含多阶层集成电路中的处于多个阶层的位胞元112。
在各种实施例中，阵列行110-0至110-N各自包含编号为120-0至120-N的有效门控读取/写入电路，其大体上在本文中统称且个别地称为有效门控读取/写入电路120。此外，每一阵列行110可包含编号为<z>至<x>的经配置以存储一个(1)数据位的一或多个位胞元112(其共同地对应于数字数据字)，其中每一相应阵列行110中的有效门控读取/写入电路120包含存储一位值(例如0或1)以表示存储于对应阵列行110中的数字数据字是具有有效状态还是无效状态的有效位胞元(未示出)。举例而言，由于存储器100可在多个不同阵列行110中存储相同数字数据字，因此与每一阵列行110相关联的有效门控读取/写入电路120中的有效位胞元可用以标记存储正确数字数据字的特定阵列行120。然而，所属领域技术人员将了解，有效位胞元可用以根据任何适合准则指示存储于对应阵列行110中的数字数据字。
此外，在各种实施例中，每一阵列行110中的位胞元112可通过编号为146-0至146-N的读取字线(read_wl)(其大体上在本文中统称为读取字线146且个别地称为读取字线146)耦合到相应阵列行110中的有效门控读取/写入电路120，且每一阵列行110中的位胞元112可进一步通过编号为148-0至148-N的写入字线(write_wl)(其大体上在本文中统称为写入字线148且个别地称为写入字线148)耦合到相应阵列行110中的有效门控读取/写入电路120。另外，每一阵列行110中的位胞元112可通过相应读取位线(read_bl)耦合到一或多个输出锁存器132且通过相应写入位线(write_bl)耦合到一或多个输入锁存器132。在各种实施例中，存储器100可进一步包含耦合到输入/输出锁存器132且耦合到每一阵列行110中的有效门控读取/写入电路120的有效门控锁存器计时140。因而，阵列110可具有在每一行110中实质上相同的有效门控读取/写入电路120，而有效门控锁存器计时140可耦合到输入/输出锁存器132且耦合到提供于每一列110中的有效门控读取/写入电路120，以便控制取决于从阵列110读出的项是具有有效状态还是无效状态而开启输出锁存器132且允许输出锁存器132改变状态的读取启用时钟，且有效门控锁存器计时140可进一步控制写入启用时钟，所述写入启用时钟取决于将写入到阵列110中的项的输入数据是具有有效状态还是无效状态而启动写入位线且允许输入锁存器132将输入数据写入到阵列110中的项。
在各种实施例中，如下文将关于图2进一步详细地描述，有效门控读取/写入电路120可包含在读取操作中用以从经索引阵列项110读取数据的有效门控读取电路，其中有效门控读取电路可根据对应阵列行110是具有有效状态还是无效状态而有条件地门控读取字线146，且有效门控锁存器计时140可包含有效门控输出锁存器计时电路，所述有效门控输出锁存器计时电路可有条件地门控输出锁存器计时，以减少归因于可由将读取位线146上的预充电状态传播到对应输出锁存器132引起的输出切换的功率消耗。更特定言之，可根据存储于有效门控读取/写入电路120中的有效位状态而有条件地门控每一阵列行110中的读取字线146。因此，在存储具有无效状态的数据字的任何阵列行110中，读取字线将不双态切换。此外，有效门控输出锁存器计时140可有条件地阻止到其中位胞元110存储具有无效状态的数据字(除了存储于有效门控读取/写入电路120中的有效位以外)的任何阵列行110的输出锁存器132的读取时钟。举例而言，在各种实施例中，有效门控输出锁存器计时140可从有效门控读取电路120得到读取启用时钟信号，借此除非存储于对应阵列行110中的数据字具有有效状态，否则到输出锁存器132的读取启用时钟信号可保持断开且输出数据不切换。然而，可提供外部读取强制信号以撤销读取字线146上的有效门控阻止及到输出锁存器132的读取启用时钟信号，此可允许内建式自测试(BIST)侦错及测试/特征化。
举例而言，在读取操作中，到有效门控读取/写入电路120及有效门控锁存器计时140的输入信号可包含可经确证以起始读取操作且借此发起某一内部发信的读取启用信号。特定而言，内部发信可包括识别将读取的特定行110的输入索引。在各种实施例中，可将输入索引提供至有效门控读取/写入电路120，其可触发对应于输入索引的行110中的未限定内部读取字线，其中未限定内部读取字线可用以无条件地读取存储于有效门控读取/写入电路120中的经索引有效位以指示存储于对应行110中的数据字是具有有效状态还是无效状态。然而，有效门控读取/写入电路120可根据存储于有效位胞元中的有效状态限定到启动阵列行110中的读取结构的经索引读取字线146的路径。因而，在有效位胞元存储用以指示无效状态的0的情况下，除非外部读取强制信号经确证以撤销读取阻止，否则有效门控读取/写入电路120可阻止阵列行110中的读取电路双态切换。此外，有效门控读取/写入电路120可具有互补读取结构，其可包括到有效门控锁存器计时140的“真”及互补读取位线，有效门控锁存器计时140可包含在评估的读取位线指示存储于行110中的数据字具有有效状态的情况下无条件地确证读取时钟以开启输出锁存器132的电路。否则，如果存储于行110中的数据字具有无效状态使得另一(互补)读取位线评估，那么有效门控锁存器计时140可根据外部读取强制信号限定读取时钟，使得除非外部读取强制信号经确证，否则读取时钟将不被确证且输出锁存器132将不开启或以其它方式改变状态。
此外，如下文关于图3将进一步详细地描述，有效门控读取/写入电路120可包含在写入操作中用以将数据写入到阵行110中的经索引项的有效门控写入电路，其中有效门控写入电路可根据将写入到阵列110中的经索引项的输入数据是具有有效状态还是无效状态而有条件地门控写入字线148。另外，有效门控锁存器计时140可包含有效门控输入锁存器计时，所述有效门控输入锁存器计时可根据将写入到阵列110中的经索引项的输入数据是具有有效状态还是无效状态而有条件地门控写入启用时钟，此可提供相当大的功率节省，在阵列110具有其中写入电路处于高电压域上的电压岛(voltage island)的实施例中尤其如此。更特定言之，可根据指示将写入到阵列110的输入数据是具有有效状态还是无效状态的有效写入信号而有条件地门控每一阵列行110中的写入字线148，但是可提供外部写入强制信号以撤销写入字线148上的默认阻止。因而，除非有效写入信号指示将写入到阵列110的输入数据具有有效状态、外部写入强制信号经确证或二者皆有，否则写入字线148可保持不活动。此外，有效门控输入锁存器计时可有条件地阻止到输入锁存器132的写入启用时钟，借此除非有效写入信号指示将写入到阵列110的输入数据具有有效状态、外部写入强制信号经确证或二者皆有，否则不对输入锁存器132进行计时且不在写入位线上进行任何发信。
举例而言，尽管有效门控读取/写入电路120包含存储在读取操作期间使用的有效状态信息的有效位胞元，但在写入操作中使用的有效状态信息提供于输入数据(即，将写入到阵列110的数据)上。因此，当写入到阵列110时，可总是向提供于有效门控读取/写入电路120中的有效位胞元写入，这是因为仅根据写入启用信号门控有效写入字线及到有效门控写入电路的位线信号输入。然而，可有条件地门控用以启动对应行110中的写入电路的写入字线148，使得写入电路仅在输入数据具有有效状态且/或外部写入强制信号经确证时启动。否则，如果输入数据具有无效状态且外部写入强制信号未经确证，那么到阵列行110的写入字线148及至输入锁存器132的写入启用时钟保持不活动。因此，由于写入字线148、内部写入位线及输入锁存器132上的计时不在无效写入中双态切换(除非外部写入强制信号经确证)，因此可实现显著功率节省，在阵列110具有其中写入电路处于高电压域上的电压岛的实施例中尤其如此。
根据各种方面，图2说明可用于以有效/无效状态限定每一项的任何适合阵列210中的例示性有效门控读取电路220及有效门控输出锁存器计时电路240。一般而言，如图1中所示，有效门控读取电路220可提供于阵列210内的每一行中，其中阵列210中的每一行可包含经配置以存储数字数据字的一或多个位212。此外，每一行中的一或多个位212可通过读取字线(data_rwl)耦合到相应行中的有效门控读取电路220且通过相应读取位线(data_rbl<z>、data_rbl<y>、data_rbl<x>等)耦合到数据输入/输出部分230中的一或多个输出锁存器232。此外，在各种实施例中，有效门控输出锁存器计时电路240可耦合到数据输入/输出部分230中的一或多个输出锁存器232且耦合到阵列210内的每一行中的有效门控读取电路220。因而，尽管图2展示阵列210中的具有对应有效门控读取电路220的一个行(或项)，但所属领域技术人员将了解，这类说明仅打算简化本文中所提供的论述，这是因为阵列210可具有在每一行中实质上相同的有效门控读取电路220，而有效门控输出锁存器计时电路240可耦合到数据输入/输出部分230中的一或多个输出锁存器232且耦合到提供于每一行中的有效门控读取电路220以控制读取启用时钟，所述读取启用时钟取决于从阵列210读出的项是具有有效状态还是无效状态而开启输出锁存器232且允许输出锁存器232改变状态。
根据各种实施例，图2中展示的有效门控读取电路220及有效门控输出锁存器计时电路240通常可在读取操作中用以从阵列210中的经索引项读取数据。举例而言，如在图2中所示，到有效门控读取电路220及有效门控输出锁存器计时电路240的输入信号可包含读取启用(rd_en)信号242，其可经确证以起始读取操作且借此发起某一内部发信。特定而言，在各种实施例中，内部发信可包括与输入索引<x:0>相关联的索引时钟246，其可识别阵列210中的特定行(例如，图2中展示的行)。在各种实施例中，可将输入索引提供到有效门控读取电路220，有效门控读取电路220可包括内部解码逻辑222，内部解码逻辑222经配置以触发到对应于输入索引(例如，其中输入索引识别其中提供内部解码逻辑222的行)的经解码地址的未限定读取字线(valid_rwl)。此外，rd_en信号242可发起到数据输入/输出部分230中的一或多个输出锁存器232的读取启用时钟，所述一或多个输出锁存器232在所说明的实例中包含对应于三个位212的三个列，不过阵列210及数据输入/输出部分230中的输出锁存器232可包含多于或少于三个列。因此，图2展示其中rd_en时钟信号242允许输出锁存器232以新读取状态进行更新的时序图，其中从有效门控读取电路220到阵列210的输出信号包括启动阵列210中的读取结构的经索引读取字线(data_rwl)，且从有效门控输出锁存器计时电路240到数据输入/输出部分230的输出信号包括取决于从阵列210读出的数据而开启输出锁存器232且允许输出锁存器232改变状态的读取启用时钟(data_rden_clk)。
在各种实施例中，有效门控读取电路可包含有效位胞元224，有效位胞元224通常可存储指示存储于组成对应行的位212中的数据字是具有有效状态还是无效状态的经索引有效位，其中有效门控读取电路220可根据从解码逻辑222输出的valid_rwl信号而从有效位胞元224无条件地读取经索引有效位。然而，有效门控读取电路220可限定从valid_rwl到经索引读取字线data_rwl的阵列字线路径，所述经索引读取字线data_rwl根据存储于有效位胞元224中的有效状态使用条件性OR门226及AND门228来启动阵列210中的读取结构，其中到AND门228的输入可包括来自解码逻辑222的未限定valid_rwl输出以及来自条件性OR门226的输出。因而，在有效位胞元224存储用以指示无效状态的0的情况下，除非外部强制撤销信号rd_force_wl经确证以撤销读取阻止(例如，以允许内建式自测试(BIST)侦错及测试/特征化)，否则门226、228可阻止读取电路在对应行中双态切换。此外，有效门控读取电路220可具有互补读取结构，其包含离开有效位胞元224的“真”及互补读取位线valid_rbl及valid_rbl_l，其中valid_rbl将在有效位胞元224存储用以指示有效状态的1的情况下双态切换，且valid_rbl_l将在有效位胞元224存储用以指示无效状态的0的情况下双态切换。因此，可根据读取有效位胞元224的事件(即，取决于是valid_rbl还是valid_rbl_l双态切换)提供一时钟。在有效位胞元224存储1使得valid_rbl双态切换的情形下，可将valid_rbl提供到NAND门254，NAND门254无条件地确证data_rden_clk信号以开启输出锁存器232。否则，如果有效位胞元224存储0使得valid_rbl_l双态切换，那么OR门252可用外部强制撤销信号rd_force_l的反相来限定valid_rbl_l信号，所述反相可在耦合到OR门252的反相器250处产生。在所述意义上，在有效位胞元224存储用以指示存储于对应行中的数据字具有无效状态的0或其它数据的情况下，valid_rbl_l时钟信号将不传播到data_rden_clk信号，且除非外部强制撤销信号rd_force_wl经确证，否则输出锁存器232将不开启或以其它方式改变状态。另外，由于有效位胞元224具有真位线valid_rbl及互补位线valid_rbl_l，因此valid_out输出锁存器上可不需要计时，所述输出锁存器可使用自计时推挽式锁存器248实施。
因此，有效门控读取电路220总是可使用未限定valid_rwl信号从有效位胞元224读取经索引有效位，且使用存储于有效位胞元224中的有效位状态有条件地门控从valid_rwl到data_rwl的阵列字线路径以限定后续数据rwl。因而，有效门控读取电路220可在读取到无效项的情况下阻止data_rwl双态切换。针对除有效位224之外的数据位212，还使用有效门控输出锁存器计时电路240阻止到外部输出锁存器232的data_rden_clk信号，其中有效门控输出锁存器计时电路240可从有效门控读取电路220得到data_rd_en_clk。特定而言，对于有效存取，有效门控输出锁存器计时电路240可直接从valid_rbl得到data_rden_clk，其中data_rd_en_clk将在valid_rbl预充电状态中断开(或为低)。当valid_rbl评估(即，双态切换为低)时，data_rden_clk将双态切换为高且开启输出锁存器232透明度(transparency)。相比之下，对于无效存取，valid_rbl将不评估且data_rden_clk信号保持断开，借此输出数据不切换。此外，由于对于无效读取，valid_rbl不评估，因此对应于valid_rbl及valid_rbl_l信号的互补读取结构将在无效读取期间评估的额外时钟源提供到输出锁存器232。因而，在有效读取存取中valid_rbl评估且提供data_rden_clk信号的源，而在无效读取存取中valid_rbl_l评估且提供data_rden_clk信号的源。在后者的情形下，用rd_force_l限定从valid_rbl_l到data_rden_clk的路径，借此从valid_rbl_l到data_rden_clk的路径仅在rd_force_wl经确证时双态切换。
此外，可用用于侦错及测试/特征化之外部rd_force_wl信号撤销有效门控读取电路220及有效门控输出锁存器计时电路240。因而，外部rd_force_wl信号在存取原本无效项时允许data_rwl及data_rden_clk双态切换。因而，当存取无效项且rd_force_wl经确证时，经存取行上的data_rwl信号将归因于根据(valid||rd_force)限定valid_rwl的门控而双态切换。此外，由于互补读取结构提供于有效位胞元224上，因此valid_out输出锁存器可使用自计时推挽式锁存器248实施，借此来自有效位胞元224(即，valid_rbl或valid_rbl_l)的评估的读取位线将启动相关联的推挽式写入驱动器场效晶体管(FET)且还将门控自计时推挽式锁存器248中的争用回馈路径。因而，valid_out输出锁存器可无需额外读取启用计时。
为说明例示性使用情形，图2中展示的时序图说明有效门控读取电路220及有效门控输出锁存器计时电路240可如何在阵列210包含存储第一数据字DA的有效项A以及存储第二数据字DB的无效项B的情境中操作。在所述上下文中，在每一时钟循环中读取与有效项A及无效项B相关联的有效位，第一时钟循环从有效项A读取数据字DA，第二时钟循环归因于读取阻止而不从无效项B读取数据字DB，第三时钟循环再次从有效项A读取数据字DA，且尽管项B无效，但由于rd_force经确证以强制从无效项B读取，因此第四时钟循环仍从无效项B读取数据字DB。
根据各种方面，现参看图3，展示例示性有效门控写入电路320及有效门控输入锁存器计时电路340，其中有效门控写入电路320及有效门控输入锁存器计时电路340可用于用有效/无效状态限定每一项的任何适合阵列310中。一般而言，如图1中所示，有效门控写入电路320可提供于阵列310内的每一行中，其中阵列310中的每一行可包含经配置以存储数字数据字的一或多个位312。此外，每一行中的一或多个位312可通过写入字线(data_wwl)耦合到相应行中的有效门控写入电路320且通过相应写入位线(data_wbl<z>、data_wbl<y>、data_wbl<x>等)耦合到数据输入/输出部分330中的一或多个输入锁存器332。此外，在各种实施例中，有效门控输入锁存器计时电路340可耦合到数据输入/输出部分330中的一或多个输入锁存器332且耦合到阵列310内的每一行中的有效门控写入电路320。因而，尽管图3展示阵列310中的具有对应有效门控写入电路320的一个行(或项)，但所属领域技术人员将了解，此类说明仅意在简化本文中所提供的论述，这是因为阵列310可具有在每一行中实质上相同的有效门控写入电路320，而有效门控输入锁存器计时电路340可耦合到数据输入/输出部分330中的一或多个输入锁存器332且耦合到提供于每一行中的有效门控写入电路320以控制写入启用时钟，所述写入启用时钟取决于输入数据是具有有效状态还是无效状态而启动写入位线且允许输入锁存器332将输入数据写入到阵列310中的项。
根据各种实施例，图3中展示的有效门控写入电路320及有效门控输入锁存器计时电路340通常可用于写入操作中，其中有效门控写入电路320及有效门控输入锁存器计时电路340可不同于图2中展示的有效门控读取电路220及有效门控输出锁存器计时电路240，其不同之处在于图2中展示的有效位胞元224存储在读取操作期间使用的有效状态信息。另一方面，在图3中，用于写入操作中的有效状态信息提供于输入数据(即，将写入的数据)上。因此，在图3中，写入有效输入信号(wr_valid_in)对应于将写入到阵列310中的经索引项的有效数据，其还可用作写入启用信号(wr_en)。因而，当将项写入到阵列310时，可总是向经索引有效位胞元324写入，这是因为仅根据写入启用信号(wr_en)门控从解码逻辑322输出的valid_wwl信号及输入到有效门控写入电路340的互补有效写入位线信号(valid_wbl及valid_wblb)。然而，可使用OR门344有条件地门控阵列310中的数据位312，使得与数据位312相关联的写入电路仅在(wr_valid_in||wr_force_en＝1)时启动；否则，data_wwl及data_wr_clk保持不活动以节省功率(即，类似于读取操作，wr_force提供撤销以促进侦错及测试)。此外，由于在无效写入期间阻止阵列310中的写入计时，因此可保留与输入位相关联的状态，此可提供有价值的系统侦错资源。在各种实施例中，为有条件地阻止到阵列310的写入字线(data_wwl)，经索引valid_wwl可在(wr_valid_in||wr_force_en)作为输入的情况下与从输入时钟门控胞元(CGC)锁存器346产生的另一归零(RTZ)相位计时(wr_wwl_en_clk)组合。因此，所得的门控写入字线(data_rwl)将仅在输入wr_valid_in及wr_force_en的任一者或二者经确证的情况下双态切换，而wr_wwl_en_clk在wr_force_en为0的情况下对于无效写入保持为0。此外，还使用从上述输入CGC锁存器346得出的另一相位时钟(data_wr_clk)来有条件地门控到数据输入锁存器332的计时。因此，如果wr_valid_in为0(无效写入)且wr_force_en为0，那么不对输入锁存器332计时且在写入位线上将不存在任何发信，所述写入位线保持浮动。因此，由于写入字线、输入锁存器计时及内部写入位线不在无效写入中双态切换(除非wr_force_en信号经确证)，因此可实现显著功率节省，在阵列310具有其中写入电路处于高电压域上的电压岛的实施例中尤其如此。
为了说明例示性使用情形，图3中展示的时序图说明有效门控写入电路320及有效门控输入锁存器计时电路340可如何在各个写入操作中操作。特定而言，在第一时钟循环期间，发生有效写入使得将数据字A写入到数据位312。在第二时钟循环中，发生无效写入，借此不向数据位312写入。在第四时钟循环中，发生无效写入，但由于wr_force经确证而写入数据位312。然而，在每一时钟循环中无条件地向经索引有效位胞元324写入，尽管data_wr_clk及data_wwl不在涉及无效写入操作的时钟循环中双态切换，借此即使在无效写入操作中仍保留所述项以提供可用于侦错或其它目的的信息。
根据各种方面，可在任何电路(包含(但不限于)基于微处理器的电路或系统)中使用本文中所描述的存储器阵列结构、有效门控电路(例如有效门控读取电路220、有效门控输出锁存器计时电路240、有效门控写入电路320、有效门控输入锁存器计时电路340等)及对应方法。此外，可在用有效/无效状态限定存储于其中的每一项的任何存储器中使用本文中所描述的存储器阵列结构、有效门控电路及对应方法，其中这类存储器可包含(但不限于)系统存储器或高速缓冲存储器，其可进一步包含或使用于任何适合电子装置中。举例而言，可包含或以其它方式使用本文中所描述的存储器阵列结构、有效门控电路及对应方法的电子装置可包括(但不限于)移动电话、蜂窝电话、计算机、便携式计算机、桌上型计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、收音机、卫星收音机、数字音乐播放器、便携式音乐播放器、数字视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、或类似者。
根据各种方面，图4说明可使用先前关于图1至图3所描述的存储器阵列、有效门控读取/写入电路、有效门控锁存器计时电路及方法的例示性的基于处理器的系统400。举例而言，图4中展示的基于处理器的系统400包含具有微处理器412之中央处理单元(CPU)410，微处理器412可经配置以与存储器414通信以从如上文关于图1至图3所描述受制于有效门控电路418的阵列416读取数据及向所述阵列416写入数据。特定而言，如上文关于图2进一步详细地描述，有效门控电路418可包括：有效门控读取电路及有效门控输出锁存器计时，其经配置以阻止数据读取字线及输出锁存器计时在阵列416中的任何项上双态切换，除非所述项具有有效状态或信号经确证以强制数据读取字线及输出锁存器计时双态切换。类似地，如上文关于图3进一步详细地描述，有效门控电路418可包括：有效门控写入电路及有效门控输入锁存器计时，其经配置以阻止数据写入字线及输入锁存器计时在阵列416中的任何项上双态切换，除非将写入到阵列416中的所述项的输入数据具有有效状态，或外部信号经确证以强制数据写入字线及输入锁存器计时双态切换。
在各种实施例中，CPU 410耦合到系统总线420，系统总线420与包含于基于处理器的系统400中的其它装置互耦合。如所属领域技术人员将明了，CPU 410可通过系统总线420交换地址、控制及数据信息以与包含于基于处理器的系统400中的其它装置通信，基于处理器的系统400可包含合适的装置。举例而言，如在图4中所说明，包含于基于处理器的系统400中的装置可包含系统存储器430、一或多个输入装置422、一或多个输出装置424、网络接口装置426及显示控制器440。
输入装置422可包含任何适合的输入装置类型，包含(但不限于)输入键、开关、语音处理器等。输出装置424可类似地包含任何适合的输出装置类型，包含(但不限于)音频、视频、其它视觉指示物等。网络接口装置426可为经配置以允许与网络470的数据交换的任何装置，网络470可包括任何适合的网络类型，包含(但不限于)有线或无线网络、私用或公用网络、区域网络(LAN)、广区域网络(wide local area network；WLAN)及网际网络。网络接口装置426可支持任何类型的所要通信协议。CPU 410可通过系统总线420存取系统存储器430。系统存储器430可包含静态存储器432及/或动态存储器434。
CPU 410还可通过系统总线420存取显示控制器440以控制发送到显示器470的信息。显示控制器440可包含存储器控制器442及存储器444以存储待回应于与CPU 410的通信发送到显示器470的数据。显示控制器440通过视频处理器460将待显示的信息发送到显示器470，视频处理器460将待显示的信息处理成适用于显示器470的格式。显示器470可包含任何适合的显示器类型，包含(但不限于)阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
所属领域技术人员将进一步理解，结合本文中所公开的实施例描述的各个说明性逻辑块、模块、电路及算法步骤可实施为电子硬件、计算机软件、或两者的组合。为了清楚地说明硬件与软件的这种可互换性，各种说明性组件、块、模块、电路及步骤已在上文大体按其功能性加以描述。这种功能性实施为硬件还是软件取决于特定应用及强加于整个系统上的设计约束。所属领域技术人员可针对每一特定应用以多种方式实施所描述功能性，但不应将此等实施决策解释为导致脱离本发明的范围。
结合本文中所公开的实施例描述的多种说明性逻辑块、模块及电路可存储及比较任何类型的数据(包含(但不限于)标记数据)，且可与任何信号层级一起实施或执行以提供逻辑真及逻辑假。逻辑真可表示为逻辑高(“1”，VDD)且逻辑假可表示为逻辑低(“0”，VSS)，或反之亦然。还可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程化门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合来实施或执行结合本文中所公开的实施例描述的各种说明性逻辑块、模块及电路。通用处理器可为微处理器，但在替代方案中，处理器可为任何习知处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此配置。
描述了在本文中的例示性实施例中的任一者中描述的操作步骤以提供实例及论述。可以除了所说明的序列以外的众多不同序列来执行所描述的操作。此外，描述于单个操作步骤中的操作可实际上以多个不同步骤执行。另外，可组合论述于例示性实施例中的一或多个操作步骤。所属领域技术人员将进一步理解，在流程图图式中说明的操作步骤可受到大量的不同修改，如对所属领域技术人员将显而易见。所属领域技术人员还将理解，可使用多种不同技艺及技术中的任一者表示信息及信号。举例而言，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示贯穿以上描述可能提及的数据、指令、命令、信息、信号、位、符号及码片。
结合本文中所公开的实施例描述的方法或算法的步骤可直接实施于硬件中，由处理器执行的软件模块中或两者的组合中，且无需以任何特定次序执行。软件模块可驻留于随机存取存储器(RAM)、闪速存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可抹除可编程ROM(EEPROM)、暂存器、硬盘、可换磁盘、CD-ROM、或这项技术中已知的任何其它形式的存储媒体中。例示性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息及将信息写入到存储媒体。在替代方案中，存储媒体可整合到处理器。处理器及存储媒体可驻留于ASIC中。所述ASIC可驻留于远程站中。在替代方案中，处理器及存储媒体可作为离散组件而驻留于远程站、基站或服务器中。
提供先前描述以使所属领域技术人员能够进行或使用本发明。各种修改对于所属领域技术人员而言将为显而易见的，且可在不脱离本发明的范围的情况下将本文中所定义的一般原理应用于其它变体。因此，本发明并不打算限于本文中所描述的实例及设计，而应符合与本文中所公开的原理及新颖特征相一致的最广泛范围。

Claims (36)

1.一种存储器，其包括：
阵列，其具有经配置以存储数据字的一或多个行，其中所述一或多个行各自包含有效门控读取电路，所述有效门控读取电路经配置以存储指示存储于对应行中的所述数据字是否具有有效状态的数据，并至少根据所述所存储的数据有条件地门控所述对应行中的读取字线路径；
一或多个输出锁存器，其经配置以输出从所述阵列读取的数据；及
有效门控输出锁存器计时，其耦合到所述一或多个输出锁存器且耦合到每一行中的所述有效门控读取电路，其中所述有效门控输出锁存器计时包含经配置以至少根据指示存储于所述阵列中的经索引行中的所述数据字是否具有有效状态的所述所存储的数据有条件地门控读取时钟的电路，所述读取时钟经配置以开启所述一或多个输出锁存器。
2.根据权利要求1所述的存储器，其中每一行中的所述有效门控读取电路包括至少一个逻辑门，所述至少一个逻辑门经配置以根据指示存储于所述行中的所述数据字是否具有有效状态的所述所存储的数据以及在经确证时强制所述读取字线双态切换的读取强制信号，有条件地门控所述读取字线路径。
3.根据权利要求2所述的存储器，其中所述至少一个逻辑门经配置以除非所述所存储的数据指示存储于所述行中的所述数据字具有有效状态或所述读取强制信号经确证，否则阻止所述读取字线双态切换。
4.根据权利要求2所述的存储器，其中与所述有效门控输出锁存器计时相关联的所述电路包括至少一个逻辑门，所述至少一个逻辑门经配置以根据指示存储于所述经索引行中的所述数据字是否具有有效状态的所述所存储的数据以及所述读取强制信号，有条件地门控所述读取时钟。
5.根据权利要求4所述的存储器，其中所述至少一个逻辑门经配置以除非所述所存储的数据指示存储于所述行中的所述数据字具有有效状态或所述读取强制信号经确证，否则阻止所述读取时钟双态切换。
6.根据权利要求5所述的存储器，其中所述读取时钟具有低预充电状态且所述至少一个逻辑门包括：
反相器，其经配置以输出所述读取强制信号的反相；
OR门，其经配置以接收包括来自所述反相器的输出及来自所述经索引行中的所述有效门控读取电路的第一读取位线输出的输入，其中所述第一读取位线在存储于所述经索引行中的所述数据字具有无效状态的情况下双态切换为逻辑低；及
NAND门，其经配置以接收包括来自所述OR门的输出及来自所述经索引行中的所述有效门控读取电路的第二读取位线输出的输入，其中所述第二读取位线在存储于所述经索引行中的所述数据字具有有效状态的情况下双态切换为逻辑低，其中读取时钟信号包括来自所述NAND门的输出，使得在所述第二读取位线双态切换为所述逻辑低以指示存储于所述经索引行中的所述数据字具有有效状态或来自所述反相器的所述输出双态切换为低以指示所述读取强制信号经确证时，所述读取时钟双态切换为高。
7.根据权利要求6所述的存储器，其中所述有效门控输出锁存器计时进一步包括自计时推挽式锁存器，所述自计时推挽式锁存器耦合到来自所述经索引行中的所述有效门控读取电路的所述第一读取位线输出及所述第二读取位线输出。
8.一种用于阵列中的经限定读取存取的方法，其包括：
至少根据指示存储于阵列项中的数据字是具有有效状态还是无效状态的第一信号，有条件地门控与所述阵列项相关联的读取字线；及
至少根据指示存储于所述阵列项中的所述数据字是具有有效状态还是无效状态的所述第一信号，有条件地门控输出锁存器时钟信号。
9.根据权利要求8所述的方法，其进一步包括：
根据在经确证时强制所述读取字线双态切换的第二信号，有条件地门控与所述阵列项相关联的所述读取字线。
10.根据权利要求9所述的方法，其中除非所述第一信号指示所述阵列项具有有效状态，或所述第二信号经确证以强制所述读取字线双态切换，否则根据所述第一信号及所述第二信号有条件地门控与所述阵列项相关联的所述读取字线阻止所述读取字线双态切换。
11.根据权利要求9所述的方法，其进一步包括：
根据所述第二信号有条件地门控所述输出锁存器时钟信号。
12.根据权利要求11所述的方法，其中除非所述第一信号指示所述阵列项具有有效状态或所述第二信号经确证，否则根据所述第一信号及所述第二信号有条件地门控所述输出锁存器时钟信号阻止所述输出锁存器时钟信号双态切换。
13.根据权利要求12所述的方法，其中所述输出锁存器时钟信号具有低预充电状态，且使用NAND门根据所述第一信号的反相及所述第二信号的反相有条件地门控所述输出锁存器时钟信号，使得在所述第一信号的所述反相双态切换为低以指示所述阵列项具有有效状态或所述第二信号的所述反相双态切换为低以指示所述第二信号经确证时，所述输出锁存器时钟信号双态切换为高。
14.一种设备，其包括：
用于存储数据字的装置；
用于至少根据指示所述所存储的数据字是否具有有效状态的第一信号有条件地门控用以读取所述所存储的数据字的读取字线的装置；
用于至少根据指示所述所存储的数据字是否具有有效状态的所述第一信号有条件地门控输出锁存器时钟信号的装置。
15.根据权利要求14所述的设备，其中用于有条件地门控用以读取所述所存储的数据字的所述读取字线的所述装置包括用于根据指示所述所存储的数据字是否具有有效状态的所述第一信号以及在经确证时强制所述读取字线双态切换的第二信号有条件地门控所述读取字线的装置。
16.根据权利要求15所述的设备，其中用于有条件地门控所述读取字线的所述装置包括用于除非所述第一信号指示阵列项具有有效状态或所述第二信号经确证，否则阻止所述读取字线双态切换的装置。
17.根据权利要求15所述的设备，其中用于有条件地门控所述输出锁存器时钟信号的所述装置包括用于根据所述第二信号有条件地门控所述输出锁存器时钟信号的装置。
18.根据权利要求17所述的设备，其中用于有条件地门控所述输出锁存器时钟信号的所述装置包括用于除非所述第一信号指示阵列项具有有效状态或所述第二信号经确证，否则阻止所述输出锁存器时钟信号双态切换的装置。
19.一种存储器，其包括：
阵列，其具有经配置以存储数据字的一或多个行，其中所述一或多个行各自包含有效门控写入电路，所述有效门控写入电路经配置以至少根据指示待写入到对应行的输入数据是否具有有效状态的第一信号，有条件地门控所述对应行中的写入字线路径；
一或多个输入锁存器，其耦合到一或多个位线，经配置以启动所述阵列中的写入电路；及
有效门控输入锁存器计时，其耦合到所述一或多个输入锁存器且耦合到每一行中的所述有效门控写入电路，其中所述有效门控输入锁存器计时包含经配置以至少根据指示待写入的所述输入数据是否具有有效状态的所述第一信号有条件地门控到所述一或多个输入锁存器的写入时钟的电路。
20.根据权利要求19所述的存储器，其中每一行中的所述有效门控写入电路包括至少一个逻辑门，所述至少一个逻辑门经配置以根据指示待写入的所述输入数据是否具有有效状态的所述第一信号以及在经确证时强制所述写入字线双态切换的写入强制信号，有条件地门控所述写入字线路径。
21.根据权利要求20所述的存储器，其中所述至少一个逻辑门经配置以除非所述第一信号指示待写入的所述输入数据具有有效状态或所述第二信号经确证，否则阻止所述写入字线双态切换。
22.根据权利要求20所述的存储器，其中与所述有效门控输入锁存器计时相关联的所述电路包括至少一个逻辑门，所述至少一个逻辑门经配置以根据所述第一信号及所述写入强制信号，有条件地门控所述写入时钟。
23.根据权利要求22所述的存储器，其中所述至少一个逻辑门经配置以除非所述第一信号指示待写入的所述输入数据具有有效状态或所述第二信号经确证，否则阻止所述写入时钟双态切换。
24.根据权利要求22所述的存储器，其中与所述有效门控输入锁存器计时相关联的所述电路进一步经配置以无条件写入存储于所述对应行中的经索引有效位，以保留与所述输入数据相关联的状态。
25.一种用于阵列中的经限定写入存取的方法，其包括：
至少根据指示待写入到阵列项的输入数据是具有有效状态还是无效状态的第一信号，有条件地门控与所述阵列项相关联的写入字线；及
至少根据指示待写入的所述输入数据是具有有效状态还是无效状态的所述第一信号，有条件地门控输入锁存器时钟信号。
26.根据权利要求25所述的方法，其进一步包括：
根据在经确证时强制所述写入字线双态切换的第二信号，有条件地门控与所述阵列项相关联的所述写入字线。
27.根据权利要求26所述的方法，其中除非所述第一信号指示待写入到所述阵列项的所述输入数据具有有效状态或所述第二信号经确证，否则根据所述第一信号及所述第二信号有条件地门控与所述阵列项相关联的所述写入字线阻止所述写入字线上的写入计时双态切换。
28.根据权利要求26所述的方法，其进一步包括：
根据所述第二信号有条件地门控所述输入锁存器时钟信号。
29.根据权利要求28所述的方法，其中除非所述第一信号指示待写入到所述阵列项的所述输入数据具有有效状态或所述第二信号经确证，否则根据所述第一信号及所述第二信号有条件地门控所述输入锁存器时钟信号阻止所述输入锁存器时钟信号双态切换。
30.根据权利要求28所述的方法，其进一步包括：
无条件写入与所述阵列项相关联的经索引有效位，以保留与待写入到所述阵列项的所述输入数据相关联的状态。
31.一种设备，其包括：
用于至少根据指示待写入到阵列项的输入数据是具有有效状态还是无效状态的第一信号有条件地门控用以将所述输入数据写入到所述阵列项的写入字线的装置；及
用于至少根据指示待写入的所述输入数据是具有有效状态还是无效状态的所述第一信号有条件地门控输入锁存器时钟信号的装置。
32.根据权利要求31所述的设备，其中用于有条件地门控所述写入字线的所述装置包括用于根据在经确证时强制所述写入字线双态切换的第二信号有条件地门控所述写入字线的装置。
33.根据权利要求32所述的设备，其中用于有条件地门控所述写入字线的所述装置包括用于除非所述第一信号指示待写入到所述阵列项的所述输入数据具有有效状态或所述第二信号经确证，否则阻止所述写入字线上的写入计时双态切换的装置。
34.根据权利要求32所述的设备，其中用于有条件地门控所述输入锁存器时钟信号的所述装置包括用于根据所述第二信号有条件地门控所述输入锁存器时钟信号的装置。
35.根据权利要求34所述的设备，其中用于有条件地门控所述输入锁存器时钟信号的所述装置包括用于除非所述第一信号指示待写入到所述阵列项的所述输入数据具有有效状态或所述第二信号经确证，否则阻止所述输入锁存器时钟信号双态切换的装置。
36.根据权利要求34所述的设备，其进一步包括：
用于无条件写入与所述阵列项相关联的经索引有效位以保留与待写入到所述阵列项的所述输入数据相关联的状态的装置。
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