TW201706987A - 用於低功率陣列之完整有效閘極讀取及寫入 - Google Patents

用於低功率陣列之完整有效閘極讀取及寫入 Download PDF

Info

Publication number
TW201706987A
TW201706987A TW105112982A TW105112982A TW201706987A TW 201706987 A TW201706987 A TW 201706987A TW 105112982 A TW105112982 A TW 105112982A TW 105112982 A TW105112982 A TW 105112982A TW 201706987 A TW201706987 A TW 201706987A
Authority
TW
Taiwan
Prior art keywords
signal
read
active
write
data
Prior art date
Application number
TW105112982A
Other languages
English (en)
Inventor
大衛 保羅 霍夫
傑森 菲利浦 馬爾茲洛夫
羅伯特 安德森 史維哲
Original Assignee
高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 高通公司 filed Critical 高通公司
Publication of TW201706987A publication Critical patent/TW201706987A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Storage Device Security (AREA)

Abstract

在根據一有效/無效狀態限定(qualify)每一列的陣列中，每一列可各自包括有效閘控讀取電路，該有效閘控讀取電路有條件地阻止一讀取字線雙態切換，除非該列儲存具有一有效狀態之一資料字或一讀取強制信號經確證。此外，在一寫入操作中，每一列可具有有效閘控寫入電路，該有效閘控寫入電路有條件地阻止一寫入字線雙態切換，除非待寫入至該列之輸入資料具有一有效狀態或一寫入強制信號經確證。此外，除非待讀取之一列儲存具有一有效狀態之一資料字或該讀取強制信號經確證，否則可阻止輸出鎖存器時脈雙態切換，且除非待寫入之該輸入資料具有一有效狀態或該寫入強制信號經確證，否則亦可阻止輸入鎖存器時脈。

Description

用於低功率陣列之完整有效閘極讀取及寫入
本發明大體上係關於陣列結構功率最佳化，且特定而言，係關於低功率陣列中之完整有效閘控讀取及寫入電路。
具有與每一項相關聯之有效狀態的陣列結構在讀取無效項或寫入無效資料時歸因於不必要地雙態切換(toggle)與對應於無效項之資料位元相關聯之網路(例如比較電路)而不必要地消耗功率。舉例而言，在讀取操作期間，與陣列結構中之每一列相關聯之比較電路將雙態切換，儘管陣列結構中之儲存無效資料字的任何列不提供可使用的輸出。類似地，在有效位元被寫入至無效狀態的無效寫入期間，即使由於該項無效將從不使用該等資料位元，仍會寫入該等資料位元。舉例而言，在將一或多個執行緒用以寫入無效資料(例如出於偵錯目的)的多執行緒應用程式中，即使將不使用無效輸入資料，寫入字線、輸入鎖存器時脈及內部寫入位元線(對於雙軌巨集，其可在高電壓域上)仍將不必要地雙態切換。因此，當在陣列結構中讀取或寫入無效項時，可發生不必要功率消耗，此係因為無效存取可雙態切換字線、位元線、高電容輸出及/或其他電路(或網路)，此可在低功率陣列結構(諸如通常用於電池供電之電子裝置中之彼等低功率陣列結構)中係尤其非所要的。特定而言，功率消耗增加可導致較快電池耗用及較短電 池壽命，此往往會是對諸多(若非所有)電池供電之電子裝置的重要考量因素。因而，需要減少低功率陣列結構中之在執行無效讀取及/或寫入操作時可發生的不必要功率消耗。
以下內容呈現與本文中所揭示之一或多個態樣及/或實施例相關的簡化總結。因而，不應將以下總結視為關於所有所預期態樣及/或實施例的詳盡概述，亦不應認為以下總結識別關於所有所預期態樣及/或實施例的關鍵或至關重要之要素，或描繪與任何特定態樣及/或實施例相關聯之範疇。因此，以下總結之唯一目的在於在下文呈現之詳細描述之前，以簡化形式呈現關於本文中所揭示之一或多個態樣及/或實施例的某些概念。
根據各種態樣，一種記憶體可包含：一陣列，其具有經組態以儲存一資料字之一或多個列，其中該一或多個列可各自包括有效閘控讀取電路，該有效閘控讀取電路經組態以儲存指示儲存於對應列中之該資料字是否具有一有效狀態的資料，並至少根據該所儲存之資料有條件地閘控該對應列中之一讀取字線路徑。另外，該記憶體可包括：一或多個輸出鎖存器，其經組態以輸出自該陣列讀取之資料；及有效閘控輸出鎖存器時脈，其耦接至該一或多個輸出鎖存器且耦接至每一列中之該有效閘控讀取電路，其中該有效閘控輸出鎖存器時脈可包括經組態以至少根據指示儲存於該陣列之一經索引列中之該資料字是否具有一有效狀態的該所儲存之資料有條件地閘控一讀取時脈之電路，該讀取時脈經組態以開啟該一或多個輸出鎖存器。此外，在各種實施例中，該有效閘控讀取電路及該有效閘控輸出鎖存器時脈可各自包括一或多個邏輯閘，該一或多個邏輯閘分別經組態以除非該所儲存之資料指示儲存於該列中之該資料字具有一有效狀態或該讀取強制信號經確證，否則阻止該讀取字線雙態切換以及阻止該讀取時脈雙態切換。
根據各種態樣，一種用於一陣列中之經限定讀取存取的方法可包含：至少根據指示儲存於一陣列項中之一資料字是具有一有效狀態還是無效狀態的一第一信號，有條件地閘控與該陣列項相關聯之一讀取字線；及至少根據指示儲存於該陣列項中之該資料字是具有一有效狀態還是無效狀態的該第一信號，有條件地閘控一輸出鎖存器時脈信號。另外，在各種實施例中，該方法可進一步包含根據在經確證時強制該讀取字線雙態切換的一第二信號，有條件地閘控與該陣列項相關聯之該讀取字線。舉例而言，除非該第一信號指示該陣列項具有一有效狀態及/或該第二信號經確證以強制該讀取字線雙態切換，否則根據該第一信號及該第二信號有條件地閘控與該陣列項相關聯之該讀取字線可阻止該讀取字線雙態切換。此外，在各種實施例中，該方法可包含根據該第二信號有條件地閘控該輸出鎖存器時脈信號，其可類似地阻止該輸出鎖存器時脈信號雙態切換，除非該第一信號指示該陣列項具有一有效狀態及/或該第二信號經確證。
根據各種實施例，一種設備可包含：用於儲存一資料字的構件；用於至少根據指示該所儲存之資料字是否具有一有效狀態的一第一信號有條件地閘控用以讀取該所儲存之資料字之一讀取字線的構件；及用於至少根據指示該所儲存之資料字是否具有一有效狀態的該第一信號有條件地閘控一輸出鎖存器時脈信號的構件。
根據各種實施例，一種記憶體可包含：一陣列，其具有經組態以儲存一資料字之一或多個列，其中該一或多個列各自包括有效閘控寫入電路，該有效閘控寫入電路經組態以至少根據指示待寫入至對應列之輸入資料是否具有一有效狀態的一第一信號，有條件地閘控該對應列中之一寫入字線路徑；一或多個輸入鎖存器，其耦接至一或多個位元線，經組態以啟動該陣列中之寫入電路；及有效閘控輸入鎖存器時脈，其耦接至該一或多個輸入鎖存器且耦接至每一列中之該有效閘控 寫入電路，其中該有效閘控輸入鎖存器時脈包括經組態以至少根據指示待寫入之該輸入資料是否具有一有效狀態的該第一信號有條件地閘控至該一或多個輸入鎖存器之一寫入時脈的電路。此外，在各種實施例中，每一列中之該有效閘控寫入電路以及與該有效閘控輸入鎖存器時脈相關聯之該電路可各自包括至少一個邏輯閘，該至少一個邏輯閘分別經組態以根據該第一信號以及在經確證時強制該寫入字線雙態切換的一寫入強制信號，有條件地閘控該寫入字線路徑以及該寫入時脈。因而，除非該第一信號指示待寫入之該輸入資料具有一有效狀態或該第二信號經確證，否則可阻止該寫入字線及該寫入時脈雙態切換。
根據各種態樣，一種用於一陣列中之經限定寫入存取的方法可包含：至少根據指示待寫入至一陣列項之輸入資料是具有一有效狀態還是無效狀態的一第一信號，有條件地閘控與該陣列項相關聯之一寫入字線；及至少根據指示待寫入之該輸入資料是具有一有效狀態還是無效狀態的該第一信號，有條件地閘控一輸入鎖存器時脈信號。另外，在各種實施例中，該方法可進一步包含：根據在經確證時強制該寫入字線雙態切換的一第二信號，有條件地閘控與該陣列項相關聯之該寫入字線。舉例而言，除非該第一信號指示待寫入至該陣列項之該輸入資料具有一有效狀態及/或該第二信號經確證，否則根據該第一信號及該第二信號有條件地閘控與該陣列項相關聯之該寫入字線可阻止該寫入字線上之寫入時脈雙態切換。此外，在各種實施例中，該方法可另外包含：根據該第二信號有條件地閘控該輸入鎖存器時脈信號，其可類似地阻止該輸入鎖存器時脈信號雙態切換，除非該第一信號指示待寫入至該陣列項之該輸入資料具有一有效狀態及/或該第二信號經確證。然而，在經限定寫入存取方法中，可無條件寫入與該陣列項相關聯之一經索引有效位元，以保留與待寫入至該陣列項之該輸入資料 相關聯之狀態。
根據各種態樣，一種設備可包含：用於至少根據指示待寫入至一陣列項之輸入資料是具有一有效狀態還是無效狀態的一第一信號有條件地閘控用以將該輸入資料寫入至該陣列項之一寫入字線的構件；及用於至少根據指示待寫入之該輸入資料是具有一有效狀態還是無效狀態的該第一信號有條件地閘控一輸入鎖存器時脈信號的構件。因而，除非該第一信號指示待寫入至該陣列項之該輸入資料具有一有效狀態或強制該寫入字線雙態切換之一第二信號經確證，否則用於有條件地閘控該寫入字線的該構件及用於有條件地閘控該輸入鎖存器時脈信號的該構件可分別阻止該寫入字線及該輸入鎖存器時脈信號雙態切換。
熟習此項技術者將基於附圖及詳細描述而明白與本文中所揭示之各種態樣及/或實施例相關聯之其他目標及優點。
100‧‧‧記憶體
110-0至110-N‧‧‧陣列列/列
112‧‧‧位元胞元
132‧‧‧輸出鎖存器/輸入鎖存器
146-0至146-N‧‧‧讀取字線
210‧‧‧陣列
212‧‧‧位元
220‧‧‧有效閘控讀取電路
222‧‧‧解碼邏輯
224‧‧‧有效位元胞元
226‧‧‧OR閘/閘
228‧‧‧AND閘/閘
230‧‧‧資料輸入/輸出部分
232‧‧‧輸出鎖存器
240‧‧‧有效閘控輸出鎖存器時脈電路
242‧‧‧讀取啟用信號
246‧‧‧索引時脈
248‧‧‧自計時推挽式鎖存器
250‧‧‧反相器
252‧‧‧OR閘
254‧‧‧NAND閘
310‧‧‧陣列
312‧‧‧位元
320‧‧‧有效閘控寫入電路
322‧‧‧解碼邏輯
324‧‧‧經索引有效位元胞元
330‧‧‧資料輸入/輸出部分
332‧‧‧輸入鎖存器
340‧‧‧有效閘控輸入鎖存器時脈電路
344‧‧‧OR閘
346‧‧‧輸入時脈閘控胞元鎖存器
400‧‧‧基於處理器之系統
410‧‧‧中央處理單元
412‧‧‧微處理器
414‧‧‧記憶體
416‧‧‧陣列
418‧‧‧有效閘控電路
420‧‧‧系統匯流排
422‧‧‧輸入裝置
424‧‧‧輸出裝置
426‧‧‧網路介面裝置
430‧‧‧系統記憶體
432‧‧‧靜態記憶體
434‧‧‧動態記憶體
440‧‧‧顯示控制器
442‧‧‧記憶體控制器
444‧‧‧記憶體
460‧‧‧視訊處理器
470‧‧‧網路/顯示器
data_rden_clk‧‧‧讀取啟用時脈
data_rwl‧‧‧讀取字線/經索引讀取字線
data_rbl<x>‧‧‧讀取位元線
data_rbl<y>‧‧‧讀取位元線
data_rbl<z>‧‧‧讀取位元線
data_wbl<x>‧‧‧寫入位元線
data_wbl<y>‧‧‧寫入位元線
data_wbl<z>‧‧‧寫入位元線
data_wwl‧‧‧寫入字線
data_wr_clk‧‧‧另一相位時脈
rd_en‧‧‧讀取啟用
rd_force_wl‧‧‧外部強制撤銷信號
valid_rwl‧‧‧未限定讀取字線/真位元線/真讀取位元線
valid_rbl_l‧‧‧互補位元線/互補讀取位元線
valid_wbl‧‧‧互補有效寫入位元線信號
valid_wblb‧‧‧互補有效寫入位元線信號
wr_valid_in‧‧‧寫入有效輸入信號
wr_en‧‧‧寫入啟用信號
wr_wwl_en_clk‧‧‧另一歸零相位時脈
將易於獲得對本發明之態樣及其諸多伴隨之優點之較完整瞭解，此係因為會在結合隨附圖式考量時藉由參考以下詳細描述來較好地理解本發明之態樣，僅僅出於說明本發明而非限制本發明的目的來呈現該等隨附圖式，且在該等隨附圖式中：圖1說明根據各種態樣包括具有完整有效閘控讀取/寫入電路及有效閘控鎖存器時脈電路之陣列的例示性記憶體。
圖2說明根據各種態樣用於圖1中展示之記憶體陣列中之例示性有效閘控讀取電路及有效閘控輸出鎖存器時脈電路。
圖3說明根據各種態樣用於圖1中展示之記憶體陣列中之例示性有效閘控寫入電路及有效閘控輸入鎖存器時脈電路。
圖4說明根據各種態樣可使用本文中所描述之記憶體陣列、有效閘控讀取/寫入電路、有效閘控鎖存器時脈電路及方法的例示性基於處理器之系統。
在以下描述及相關圖式中揭示各種態樣以展示關於特定例示性實施例之實例。對於熟習此項技術者而言，在閱讀本發明後，替代實施例就將顯而易見，且可在不脫離本發明之範疇或精神的情況下建構及實踐該等替代實施例。另外，將不詳細地描述或可省略熟知元素以免混淆本文中所揭示之態樣及實施例之相關細節。
詞語「例示性」在本文中用以意謂「充當實例、例子或說明」。本文中被描述為「例示性」的任何實施例未必解釋為比其他實施例較佳或有利。同樣，術語「實施例」並不要求所有實施例包括所論述特徵、優勢或操作模式。
本文所使用的術語僅描述特定實施例且應解釋為限制本文中所揭示之任何實施例。如本文中所使用，除非上下文另有清晰地指示，否則單數形式「一」以及「該」意欲亦包括複數形式。將進一步理解，術語「包含」及/或「包括」當在本文中使用中時指定所陳述特徵、整體、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。
此外，依據待由(例如)計算裝置之一元件執行的動作的序列描述諸多態樣。應認識到，本文中所描述之各種動作可以由特定電路(例如特殊應用積體電路(ASIC))、由被一或多個處理器執行之程式指令或由兩者之組合來執行。另外，可認為本文中所描述之此等動作序列完全體現於任何形式之電腦可讀儲存媒體內，該電腦可讀儲存媒體儲存有在執行時將使相關聯處理器執行本文所描述之功能性的電腦指令之對應集合。因此，本發明之各種態樣可以諸多不同形式體現，其皆已被預期在所主張標的物之範疇內。此外，對於本文中所描述的每一態樣及/或實施例，任何此類態樣及/或實施例之對應形式可在本文中描述為(例如)「經組態以」執行所描述動作「之邏輯」。
根據各種態樣，圖1說明包括具有完整有效閘控讀取/寫入電路及有效閘控鎖存器時脈電路之一陣列的例示性記憶體100，其可實施於具有根據有效/無效狀態限定每一項之陣列結構的任何適合記憶體中。在各種實施例中，記憶體100包括配置成具有列110-0至110-N(其大體上在本文中統稱為陣列110且個別地稱為陣列列110)之陣列的各個位元胞元112。值得注意的是，儘管圖1中之陣列110包括呈二維配置之陣列列110-0至110-N，但本文中所使用之術語「陣列」不受限於二維配置。確切而言，在各種實施例中，陣列110可具有其中特定陣列列110中之位元胞元112儲存數位資料字(其可包含(例如)八位元、十六位元、三十二位元、六十四位元、一百二十八位元或類似者)之任何適合組態。此外，陣列列110可包括(例如)單階層積體電路中之位元胞元112或可包括多階層積體電路中之處於多個階層的位元胞元112。
在各種實施例中，陣列列110-0至110-N各自包括編號為120-0至120-N的有效閘控讀取/寫入電路，其大體上在本文中統稱且個別地稱為有效閘控讀取/寫入電路120。此外，每一陣列列110可包括編號為<z>至<x>的經組態以儲存一(1)資料位元的一或多個位元胞元112(其共同地對應於數位資料字)，其中每一各別陣列列110中之有效閘控讀取/寫入電路120包括儲存一位元值(例如0或1)以表示儲存於對應陣列列110中之數位資料字是具有有效狀態還是無效狀態的有效位元胞元(未示出)。舉例而言，由於記憶體100可在多個不同陣列列110中儲存相同數位資料字，因此與每一陣列列110相關聯之有效閘控讀取/寫入電路120中之有效位元胞元可用以標記儲存正確數位資料字之特定陣列列120。然而，熟習此項技術者將瞭解，有效位元胞元可用以根據任何適合準則指示儲存於對應陣列列110中之數位資料字。
此外，在各種實施例中，每一陣列列110中之位元胞元112可經由 編號為146-0至146-N的讀取字線(read_wl)(其大體上在本文中統稱為讀取字線146且個別地稱為讀取字線146)耦接至各別陣列列110中之有效閘控讀取/寫入電路120，且每一陣列列110中之位元胞元112可進一步經由編號為148-0至148-N的寫入字線(write_wl)(其大體上在本文中統稱為寫入字線148且個別地稱為寫入字線148)耦接至各別陣列列110中之有效閘控讀取/寫入電路120。另外，每一陣列列110中之位元胞元112可經由各別讀取位元線(read_bl)耦接至一或多個輸出鎖存器132且經由各別寫入位元線(write_bl)耦接至一或多個輸入鎖存器132。在各種實施例中，記憶體100可進一步包括耦接至輸入/輸出鎖存器132且耦接至每一陣列列110中之有效閘控讀取/寫入電路120的有效閘控鎖存器時脈140。因而，陣列110可具有在每一列110中實質上相同的有效閘控讀取/寫入電路120，而有效閘控鎖存器時脈140可耦接至輸入/輸出鎖存器132且耦接至提供於每一列110中之有效閘控讀取/寫入電路120，以便控制取決於自陣列110讀出之項是具有有效狀態還是無效狀態而開啟輸出鎖存器132且允許輸出鎖存器132改變狀態之讀取啟用時脈，且有效閘控鎖存器時脈140可進一步控制寫入啟用時脈，該寫入啟用時脈取決於將寫入至陣列110中之項的輸入資料是具有有效狀態還是無效狀態而啟動寫入位元線且允許輸入鎖存器132將輸入資料寫入至陣列110中之項。
在各種實施例中，如下文將關於圖2進一步詳細地描述，有效閘控讀取/寫入電路120可包括在讀取操作中用以自經索引陣列項110讀取資料的有效閘控讀取電路，其中有效閘控讀取電路可根據對應陣列列110是具有有效狀態還是無效狀態而有條件地閘控讀取字線146，且有效閘控鎖存器時脈140可包括有效閘控輸出鎖存器時脈電路，該有效閘控輸出鎖存器時脈電路可有條件地閘控輸出鎖存器時脈，以減少歸因於可由傳播讀取位元線146上之預充電狀態至對應輸出鎖存器132 引起之輸出切換的功率消耗。更特定言之，可根據儲存於有效閘控讀取/寫入電路120中之有效位元狀態而有條件地閘控每一陣列列110中之讀取字線146。因此，在儲存具有無效狀態之資料字的任何陣列列110中，讀取字線將不雙態切換。此外，有效閘控輸出鎖存器時脈140可有條件地阻止至其中位元胞元110儲存具有無效狀態之資料字(除了儲存於有效閘控讀取/寫入電路120中之有效位元以外)之任何陣列列110之輸出鎖存器132的讀取時脈。舉例而言，在各種實施例中，有效閘控輸出鎖存器時脈140可自有效閘控讀取電路120得到讀取啟用時脈信號，藉此除非儲存於對應陣列列110中之資料字具有有效狀態，否則至輸出鎖存器132之讀取啟用時脈信號可保持斷開且輸出資料不切換。然而，可提供外部讀取強制信號以撤銷讀取字線146上之有效閘控阻止及至輸出鎖存器132之讀取啟用時脈信號，此可允許內建式自測試(BIST)偵錯及測試/特徵化。
舉例而言，在讀取操作中，至有效閘控讀取/寫入電路120及有效閘控鎖存器時脈140之輸入信號可包括可經確證以起始讀取操作且藉此發起某一內部發信之讀取啟用信號。特定而言，內部發信可包含識別將讀取之特定列110的輸入索引。在各種實施例中，可將輸入索引提供至有效閘控讀取/寫入電路120，其可觸發對應於輸入索引之列110中之未限定內部讀取字線，其中未限定內部讀取字線可用以無條件地讀取儲存於有效閘控讀取/寫入電路120中之經索引有效位元以指示儲存於對應列110中之資料字是具有有效狀態還是無效狀態。然而，有效閘控讀取/寫入電路120可根據儲存於有效位元胞元中之有效狀態限定至啟動陣列列110中之讀取結構的經索引讀取字線146之路徑。因而，在有效位元胞元儲存用以指示無效狀態之0的情況下，除非外部讀取強制信號經確證以撤銷讀取阻止，否則有效閘控讀取/寫入電路120可阻止陣列列110中之讀取電路雙態切換。此外，有效閘控 讀取/寫入電路120可具有互補讀取結構，其可包含至有效閘控鎖存器時脈140之「真」及互補讀取位元線，有效閘控鎖存器時脈140可包括在評估之讀取位元線指示儲存於列110中之資料字具有有效狀態的情況下無條件地確證讀取時脈以開啟輸出鎖存器132的電路。否則，若儲存於列110中之資料字具有無效狀態以使得另一(互補)讀取位元線評估，則有效閘控鎖存器時脈140可根據外部讀取強制信號限定讀取時脈，以使得除非外部讀取強制信號經確證，否則讀取時脈將不被確證且輸出鎖存器132將不開啟或以其他方式改變狀態。
此外，如下文關於圖3將進一步詳細地描述，有效閘控讀取/寫入電路120可包括在寫入操作中用以將資料寫入至陣列110中之經索引項的有效閘控寫入電路，其中有效閘控寫入電路可根據將寫入至陣列110中之經索引項的輸入資料是具有有效狀態還是無效狀態而有條件地閘控寫入字線148。另外，有效閘控鎖存器時脈140可包括有效閘控輸入鎖存器時脈，該有效閘控輸入鎖存器時脈可根據將寫入至陣列110中之經索引項的輸入資料是具有有效狀態還是無效狀態而有條件地閘控寫入啟用時脈，此可提供相當大的功率節省，在陣列110具有其中寫入電路處於高電壓域上之電壓島(voltage island)之實施例中尤其如此。更特定言之，可根據指示將寫入至陣列110之輸入資料是具有有效狀態還是無效狀態的有效寫入信號而有條件地閘控每一陣列列110中之寫入字線148，但是可提供外部寫入強制信號以撤銷寫入字線148上之預設阻止。因而，除非有效寫入信號指示將寫入至陣列110之輸入資料具有有效狀態、外部寫入強制信號經確證或二者皆有，否則寫入字線148可保持於非作用中。此外，有效閘控輸入鎖存器時脈可有條件地阻止至輸入鎖存器132之寫入啟用時脈，藉此除非有效寫入信號指示將寫入至陣列110之輸入資料具有有效狀態、外部寫入強制信號經確證或二者皆有，否則不對輸入鎖存器132進行計時且不在寫 入位元線上進行任何發信。
舉例而言，儘管有效閘控讀取/寫入電路120包括儲存在讀取操作期間使用之有效狀態資訊的有效位元胞元，但在寫入操作中使用之有效狀態資訊係提供於輸入資料(亦即，將寫入至陣列110之資料)上。因此，當寫入至陣列110時，可總是向提供於有效閘控讀取/寫入電路120中之有效位元胞元寫入，此係因為僅根據寫入啟用信號閘控有效寫入字線及至有效閘控寫入電路之位元線信號輸入。然而，可有條件地閘控用以啟動對應列110中之寫入電路的寫入字線148，使得寫入電路僅在輸入資料具有有效狀態且/或外部寫入強制信號經確證時啟動。否則，若輸入資料具有無效狀態且外部寫入強制信號未經確證，則至陣列列110之寫入字線148及至輸入鎖存器132之寫入啟用時脈保持於非作用中。因此，由於寫入字線148、內部寫入位元線及輸入鎖存器132上之時脈不在無效寫入中雙態切換(除非外部寫入強制信號經確證)，因此可實現顯著功率節省，在陣列110具有其中寫入電路處於高電壓域上之電壓島的實施例中尤其如此。
根據各種態樣，圖2說明可用於以有效/無效狀態限定每一項之任何適合陣列210中之例示性有效閘控讀取電路220及有效閘控輸出鎖存器時脈電路240。一般而言，如圖1中所示，有效閘控讀取電路220可提供於陣列210內之每一列中，其中陣列210中之每一列可包括經組態以儲存數位資料字之一或多個位元212。此外，每一列中之一或多個位元212可經由讀取字線(data_rwl)耦接至各別列中之有效閘控讀取電路220且經由各別讀取位元線(data_rbl<z>、data_rbl<y>、data_rbl<x>等)耦接至資料輸入/輸出部分230中之一或多個輸出鎖存器232。此外，在各種實施例中，有效閘控輸出鎖存器時脈電路240可耦接至資料輸入/輸出部分230中之一或多個輸出鎖存器232且耦接至陣列210內之每一列中之有效閘控讀取電路220。因而，儘管圖2展示陣列210中 之具有對應有效閘控讀取電路220之一個列(或項)，但熟習此項技術者將瞭解，此類說明僅意在簡化本文中所提供之論述，此係因為陣列210可具有在每一列中實質上相同的有效閘控讀取電路220，而有效閘控輸出鎖存器時脈電路240可耦接至資料輸入/輸出部分230中之一或多個輸出鎖存器232且耦接至提供於每一列中的有效閘控讀取電路220以控制讀取啟用時脈，該讀取啟用時脈取決於自陣列210讀出之項是具有有效狀態還是無效狀態而開啟輸出鎖存器232且允許輸出鎖存器232改變狀態。
根據各種實施例，圖2中展示之有效閘控讀取電路220及有效閘控輸出鎖存器時脈電路240通常可在讀取操作中用以自陣列210中之經索引項讀取資料。舉例而言，如在圖2中所示，至有效閘控讀取電路220及有效閘控輸出鎖存器時脈電路240之輸入信號可包括讀取啟用(rd_en)信號242，其可經確證以起始讀取操作且藉此發起某一內部發信。特定而言，在各種實施例中，內部發信可包含與輸入索引<x：0>相關聯之索引時脈246，其可識別陣列210中之特定列(例如，圖2中展示之列)。在各種實施例中，可將輸入索引提供至有效閘控讀取電路220，有效閘控讀取電路220可包含內部解碼邏輯222，內部解碼邏輯222經組態以觸發至對應於輸入索引(例如，其中輸入索引識別其中提供內部解碼邏輯222之列)之經解碼位址的未限定讀取字線(valid_rwl)。此外，rd_en信號242可發起至資料輸入/輸出部分230中之一或多個輸出鎖存器232的讀取啟用時脈，該一或多個輸出鎖存器232在所說明的實例中包括對應於三個位元212的三個行，不過陣列210及資料輸入/輸出部分230中之輸出鎖存器232可包括多於或少於三個行。因此，圖2展示其中rd_en時脈信號242允許輸出鎖存器232以新讀取狀態進行更新之時序圖，其中自有效閘控讀取電路220至陣列210之輸出信號包含啟動陣列210中之讀取結構的經索引讀取字線 (data_rwl)，且自有效閘控輸出鎖存器時脈電路240至資料輸入/輸出部分230之輸出信號包含取決於自陣列210讀出之資料而開啟輸出鎖存器232且允許輸出鎖存器232改變狀態的讀取啟用時脈(data_rden_clk)。
在各種實施例中，有效閘控讀取電路可包括有效位元胞元224，有效位元胞元224通常可儲存指示儲存於組成對應列之位元212中的資料字是具有有效狀態還是無效狀態的經索引有效位元，其中有效閘控讀取電路220可根據自解碼邏輯222輸出之valid_rwl信號而自有效位元胞元224無條件地讀取經索引有效位元。然而，有效閘控讀取電路220可限定自valid_rwl至經索引讀取字線data_rwl的陣列字線路徑，該經索引讀取字線data_rwl根據儲存於有效位元胞元224中之有效狀態使用一條件性OR閘226及一AND閘228來啟動陣列210中之讀取結構，其中至AND閘228之輸入可包含來自解碼邏輯222之未限定valid_rwl輸出以及來自條件性OR閘226之輸出。因而，在有效位元胞元224儲存用以指示無效狀態之0的情況下，除非外部強制撤銷信號rd_force_wl經確證以撤銷讀取阻止(例如，以允許內建式自測試(BIST)偵錯及測試/特徵化)，否則閘226、228可阻止讀取電路在對應列中雙態切換。此外，有效閘控讀取電路220可具有一互補讀取結構，其包括離開有效位元胞元224之「真」及互補讀取位元線valid_rbl及valid_rbl_l，其中valid_rbl將在有效位元胞元224儲存用以指示有效狀態之1的情況下雙態切換，且valid_rbl_l將在有效位元胞元224儲存用以指示無效狀態之0的情況下雙態切換。因此，可根據讀取有效位元胞元224之事件(亦即，取決於是valid_rbl還是valid_rbl_l雙態切換)提供一時脈。在有效位元胞元224儲存1以使得valid_rbl雙態切換的情形下，可將valid_rbl提供至NAND閘254，NAND閘254無條件地確證data_rden_clk信號以開啟輸出鎖存器232。否則，若有效位元胞元224儲存0以使得valid_rbl_l雙態切換，則OR閘252可用外部強制撤銷信號rd_force_l之 倒轉來限定valid_rbl_l信號，該倒轉可在耦接至OR閘252之反相器250處產生。在彼意義上，在有效位元胞元224儲存用以指示儲存於對應列中之資料字具有無效狀態之0或其他資料的情況下，valid_rbl_l時脈信號將不傳播至data_rden_clk信號，且除非外部強制撤銷信號rd_force_wl經確證，否則輸出鎖存器232將不開啟或以其他方式改變狀態。另外，由於有效位元胞元224具有一真位元線valid_rbl及一互補位元線valid_rbl_l，因此valid_out輸出鎖存器上可不需要時脈，該輸出鎖存器可使用自計時推挽式鎖存器248實施。
因此，有效閘控讀取電路220總是可使用未限定valid_rwl信號自有效位元胞元224讀取經索引有效位元，且使用儲存於有效位元胞元224中之有效位元狀態有條件地閘控自valid_rwl至data_rwl之陣列字線路徑以限定後續資料rwl。因而，有效閘控讀取電路220可在讀取到一無效項之情況下阻止data_rwl雙態切換。針對除有效位元224之外的資料位元212，亦使用有效閘控輸出鎖存器時脈電路240阻止至外部輸出鎖存器232之data_rden_clk信號，其中有效閘控輸出鎖存器時脈電路240可自有效閘控讀取電路220得到data_rd_en_clk。特定而言，對於有效存取，有效閘控輸出鎖存器時脈電路240可直接自valid_rbl得到data_rden_clk，其中data_rd_en_clk將在valid_rbl預充電狀態中斷開(或為低)。當valid_rbl評估(亦即，雙態切換為低)時，data_rden_clk將雙態切換為高且開啟輸出鎖存器232透明度(transparency)。相比之下，對於無效存取，valid_rbl將不評估且data_rden_clk信號保持斷開，藉此輸出資料不切換。此外，由於對於無效讀取，valid_rbl不評估，因此對應於valid_rbl及valid_rbl_l信號之互補讀取結構將在無效讀取期間評估之額外時脈源提供至輸出鎖存器232。因而，在有效讀取存取中valid_rbl評估且提供data_rden_clk信號之源，而在無效讀取存取中valid_rbl_l評估且提供data_rden_clk信號的源。在後者之情形下，用 rd_force_l限定自valid_rbl_l至data_rden_clk之路徑，藉此自valid_rbl_l至data_rden_clk之路徑僅在rd_force_wl經確證時雙態切換。
此外，可用用於偵錯及測試/特徵化之外部rd_force_wl信號撤銷有效閘控讀取電路220及有效閘控輸出鎖存器時脈電路240。因而，外部rd_force_wl信號允許在存取原本無效項時data_rwl及data_rden_clk雙態切換。因而，當存取無效項且rd_force_wl經確證時，經存取列上之data_rwl信號將歸因於根據(valid∥rd_force)限定valid_rwl之閘控而雙態切換。此外，由於互補讀取結構提供於有效位元胞元224上，因此valid_out輸出鎖存器可使用自計時推挽式鎖存器248實施，藉此來自有效位元胞元224(亦即，valid_rbl或valid_rbl_l)的評估的讀取位元線將啟動相關聯的推挽式寫入驅動器場效電晶體(FET)且亦將閘控自計時推挽式鎖存器248中之爭用回饋路徑。因而，valid_out輸出鎖存器可無需額外讀取啟用時脈。
為說明例示性使用情形，圖2中展示之時序圖說明有效閘控讀取電路220及有效閘控輸出鎖存器時脈電路240可如何在陣列210包括儲存第一資料字DA之有效項A以及儲存第二資料字DB之無效項B的情境中操作。在彼內容脈絡中，在每一時脈循環中讀取與有效項A及無效項B相關聯之有效位元，第一時脈循環自有效項A讀取資料字DA，第二時脈循環歸因於讀取阻止而不自無效項B讀取資料字DB，第三時脈循環再次自有效項A讀取資料字DA，且儘管項B無效，但由於rd_force經確證以強制自無效項B讀取，因此第四時脈循環仍自無效項B讀取資料字DB。
根據各種態樣，現參看圖3，展示例示性有效閘控寫入電路320及有效閘控輸入鎖存器時脈電路340，其中有效閘控寫入電路320及有效閘控輸入鎖存器時脈電路340可用於用有效/無效狀態限定每一項之任何適合陣列310中。一般而言，如圖1中所示，有效閘控寫入電路320 可提供於陣列310內之每一列中，其中陣列310中之每一列可包括經組態以儲存數位資料字之一或多個位元312。此外，每一列中之一或多個位元312可經由寫入字線(data_wwl)耦接至各別列中之有效閘控寫入電路320且經由各別寫入位元線(data_wbl<z>、data_wbl<y>、data_wbl<x>等)耦接至資料輸入/輸出部分330中之一或多個輸入鎖存器332。此外，在各種實施例中，有效閘控輸入鎖存器時脈電路340可耦接至資料輸入/輸出部分330中之一或多個輸入鎖存器332且耦接至陣列310內之每一列中之有效閘控寫入電路320。因而，儘管圖3展示陣列310中之具有對應有效閘控寫入電路320之一個列(或項)，但熟習此項技術者將瞭解，此類說明僅意在簡化本文中所提供之論述，此係因為陣列310可具有在每一列中實質上相同的有效閘控寫入電路320，而有效閘控輸入鎖存器時脈電路340可耦接至資料輸入/輸出部分330中之一或多個輸入鎖存器332且耦接至提供於每一列中的有效閘控寫入電路320以控制寫入啟用時脈，該寫入啟用時脈取決於輸入資料是具有有效狀態還是無效狀態而啟動寫入位元線且允許輸入鎖存器332將輸入資料寫入至陣列310中之項。
根據各種實施例，圖3中展示之有效閘控寫入電路320及有效閘控輸入鎖存器時脈電路340通常可用於寫入操作中，其中有效閘控寫入電路320及有效閘控輸入鎖存器時脈電路340可不同於圖2中展示之有效閘控讀取電路220及有效閘控輸出鎖存器時脈電路240，其不同之處在於圖2中展示之有效位元胞元224儲存在讀取操作期間使用之有效狀態資訊。另一方面，在圖3中，用於寫入操作中之有效狀態資訊係提供於輸入資料(亦即，將寫入之資料)上。因此，在圖3中，寫入有效輸入信號(wr_valid_in)對應於將寫入至陣列310中之經索引項之有效資料，其亦可用作寫入啟用信號(wr_en)。因而，當將項寫入至陣列310時，可總是向經索引有效位元胞元324寫入，此係因為僅根據寫入 啟用信號(wr_en)閘控自解碼邏輯322輸出之valid_wwl信號及輸入至有效閘控寫入電路340之互補有效寫入位元線信號(valid_wbl及valid_wblb)。然而，可使用OR閘344有條件地閘控陣列310中之資料位元312，使得與資料位元312相關聯之寫入電路僅在(wr_valid_in∥wr_force_en=1)時啟動；否則，data_wwl及data_wr_clk二者保持在非作用中以節省功率(亦即，類似於讀取操作，wr_force提供撤銷以促進偵錯及測試)。此外，由於在無效寫入期間阻止陣列310中之寫入時脈，因此可保留與輸入位元相關聯之狀態，此可提供有價值的系統偵錯資源。在各種實施例中，為有條件地阻止至陣列310之寫入字線(data_wwl)，經索引valid_wwl可在(wr_valid_in∥wr_force_en)作為輸入之情況下與自輸入時脈閘控胞元(CGC)鎖存器346產生之另一歸零(RTZ)相位時脈(wr_wwl_en_clk)組合。因此，所得之閘控寫入字線(data_rwl)將僅在輸入wr_valid_in及wr_force_en之任一者或二者經確證之情況下雙態切換，而wr_wwl_en_clk在wr_force_en為0之情況下對於無效寫入保持為0。此外，亦使用自上述輸入CGC鎖存器346得出之另一相位時脈(data_wr_clk)來有條件地閘控至資料輸入鎖存器332之時脈。因此，若wr_valid_in為0(無效寫入)且wr_force_en為0，則不對輸入鎖存器332計時且在寫入位元線上將不存在任何發信，該等寫入位元線保持浮動。因此，由於寫入字線、輸入鎖存器時脈及內部寫入位元線不在無效寫入中雙態切換(除非wr_force_en信號經確證)，因此可實現顯著功率節省，在陣列310具有其中寫入電路處於高電壓域上之電壓島的實施例中尤其如此。
為了說明例示性使用情形，圖3中展示之時序圖說明有效閘控寫入電路320及有效閘控輸入鎖存器時脈電路340可如何在各個寫入操作中操作。特定而言，在第一時脈循環期間，發生有效寫入以使得將資料字A寫入至資料位元312。在第二時脈循環中，發生無效寫入，藉 此不向資料位元312寫入。在第四時脈循環中，發生無效寫入，但由於wr_force經確證而寫入資料位元312。然而，在每一時脈循環中無條件地向經索引有效位元胞元324寫入，儘管data_wr_clk及data_wwl不在涉及無效寫入操作之時脈循環中雙態切換，藉此即使在無效寫入操作中仍保留該等項以提供可用於偵錯或其他目的的資訊。
根據各種態樣，可在任何電路(包括(但不限於)基於微處理器之電路或系統)中使用本文中所描述之記憶體陣列結構、有效閘控電路(例如有效閘控讀取電路220、有效閘控輸出鎖存器時脈電路240、有效閘控寫入電路320、有效閘控輸入鎖存器時脈電路340等)及對應方法。此外，可在用有效/無效狀態限定儲存於其中之每一項的任何記憶體中使用本文中所描述之記憶體陣列結構、有效閘控電路及對應方法，其中此類記憶體可包括(但不限於)系統記憶體或快取記憶體，其可進一步包括或使用於任何適合電子裝置中。舉例而言，可包括或以其他方式使用本文中所描述之記憶體陣列結構、有效閘控電路及對應方法的電子裝置可包含(但不限於)行動電話、蜂巢式電話、電腦、攜帶型電腦、桌上型電腦、個人數位助理(PDA)、監視器、電腦監視器、電視、調諧器、收音機、衛星收音機、數位音樂播放器、攜帶型音樂播放器、數位視訊播放器、數位視訊光碟(DVD)播放器、攜帶型數位視訊播放器、或類似者。
根據各種態樣，圖4說明可使用先前關於圖1至圖3所描述之記憶體陣列、有效閘控讀取/寫入電路、有效閘控鎖存器時脈電路及方法的例示性之基於處理器之系統400。舉例而言，圖4中展示之基於處理器之系統400包括具有微處理器412之中央處理單元(CPU)410，微處理器412可經組態以與記憶體414通信以自如上文關於圖1至圖3所描述受制於有效閘控電路418的陣列416讀取資料及向該陣列416寫入資料。特定而言，如上文關於圖2進一步詳細地描述，有效閘控電路418可包 含：有效閘控讀取電路及有效閘控輸出鎖存器時脈，其經組態以阻止資料讀取字線及輸出鎖存器時脈在陣列416中之任何項上雙態切換，除非該等項具有有效狀態或信號經確證以強制資料讀取字線及輸出鎖存器時脈雙態切換。類似地，如上文關於圖3進一步詳細地描述，有效閘控電路418可包含：有效閘控寫入電路及有效閘控輸入鎖存器時脈，其經組態以阻止資料寫入字線及輸入鎖存器時脈在陣列416中之任何項上雙態切換，除非將寫入至陣列416中之該等項的輸入資料具有有效狀態，或外部信號經確證以強制資料寫入字線及輸入鎖存器時脈雙態切換。
在各種實施例中，CPU 410耦接至系統匯流排420，系統匯流排420與包括於基於處理器之系統400中之其他裝置互耦接。如熟習此項技術者將明瞭，CPU 410可經由系統匯流排420交換位址、控制及資料資訊以與包括於基於處理器之系統400中的其他裝置通信，基於處理器之系統400可包括合適的裝置。舉例而言，如在圖4中所說明，包括於基於處理器之系統400中的裝置可包括系統記憶體430、一或多個輸入裝置422、一或多個輸出裝置424、網路介面裝置426及顯示控制器440。
輸入裝置422可包括任何適合的輸入裝置類型，包括(但不限於)輸入鍵、開關、語音處理器等。輸出裝置424可類似地包括任何適合的輸出裝置類型，包括(但不限於)音訊、視訊、其他視覺指示物等。網路介面裝置426可為經組態以允許與網路470之資料交換的任何裝置，網路470可包含任何適合的網路類型，包括(但不限於)有線或無線網路、私用或公用網路、區域網路(LAN)、廣區域網路(wide local area network；WLAN)及網際網路。網路介面裝置426可支援任何類型之所要通信協定。CPU 410可經由系統匯流排420存取系統記憶體430。系統記憶體430可包括靜態記憶體432及/或動態記憶體434。
CPU 410亦可經由系統匯流排420存取顯示控制器440以控制發送至顯示器470的資訊。顯示控制器440可包括記憶體控制器442及記憶體444以儲存待回應於與CPU 410之通信發送至顯示器470之資料。顯示控制器440經由視訊處理器460將待顯示之資訊發送至顯示器470，視訊處理器460將待顯示之資訊處理成適用於顯示器470之格式。顯示器470可包括任何適合的顯示器類型，包括(但不限於)陰極射線管(CRT)、液晶顯示器(LCD)、電漿顯示器等。
熟習此項技術者將進一步理解，結合本文中所揭示之實施例描述之各個說明性邏輯區塊、模組、電路及演算法步驟可實施為電子硬體、電腦軟體、或兩者的組合。為了清楚地說明硬體與軟體之此可互換性，各種說明性組件、區塊、模組、電路及步驟已在上文大體按其功能性加以描述。此功能性實施為硬體抑或軟體取決於特定應用及強加於整個系統上之設計約束。熟習此項技術者可針對每一特定應用以多種方式實施所描述功能性，但不應將此等實施決策解釋為導致脫離本發明之範疇。
結合本文中所揭示之實施例描述之多種說明性邏輯區塊、模組及電路可儲存及比較任何類型之資料(包括(但不限於)標記資料)，且可與任何信號位準一起實施或執行以提供邏輯真及邏輯假。邏輯真可表示為邏輯高(「1」，VDD)且邏輯假可表示為邏輯低(「0」，VSS)，或反之亦然。亦可藉由通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件，或其經設計以執行本文中所描述之功能的任何組合來實施或執行結合本文中所揭示之實施例描述之各種說明性邏輯區塊、模組及電路。通用處理器可為微處理器，但在替代方案中，處理器可為任何習知處理器、控制器、微控制器或狀態機。處理器亦可實施為計算裝置之組合，例如DSP與微處理器之 組合、複數個微處理器、一或多個微處理器結合DSP核心，或任何其他此組態。
描述了在本文中之例示性實施例中的任一者中描述之操作步驟以提供實例及論述。可以除了所說明之序列以外的眾多不同序列來執行所描述之操作。此外，描述於單個操作步驟中之操作可實際上以多個不同步驟執行。另外，可組合論述於例示性實施例中之一或多個操作步驟。熟習此項技術者將進一步理解，在流程圖圖式中說明之操作步驟可受到大量的不同修改，如對熟習此項技術者將顯而易見。熟習此項技術者亦將理解，可使用多種不同技藝及技術中之任一者表示資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其任何組合表示貫穿以上描述可能提及之資料、指令、命令、資訊、信號、位元、符號及碼片。
結合本文中所揭示之實施例描述之方法或演算法的步驟可直接實施於硬體中，由處理器執行之軟體模組中或兩者之組合中，且無需以任何特定次序執行。軟體模組可駐留於隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、電可程式化ROM(EPROM)、電可抹除可程式化ROM(EEPROM)、暫存器、硬碟、抽取式磁碟、CD-ROM、或此項技術中已知的任何其他形式之儲存媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊及將資訊寫入至儲存媒體。在替代方案中，儲存媒體可整合至處理器。處理器及儲存媒體可駐留於ASIC中。該ASIC可駐留於遠端台中。在替代方案中，處理器及儲存媒體可作為離散組件而駐留於遠端台、基地台或伺服器中。
先前描述以使熟習此項技術者能夠進行或使用本發明。各種修改對於熟習此項技術者而言將為顯而易見的，且可在不脫離本發明之範疇的情況下將本文中所定義之一般原理應用於其他變體。因此，本發明並不意欲限於本文中所描述之實例及設計，而應符合與本文中所揭 示之原理及新穎特徵相一致的最廣泛範疇。
210‧‧‧陣列
212‧‧‧位元
220‧‧‧有效閘控讀取電路
222‧‧‧解碼邏輯
224‧‧‧有效位元胞元
226‧‧‧OR閘/閘
228‧‧‧AND閘/閘
230‧‧‧資料輸入/輸出部分
232‧‧‧輸出鎖存器
240‧‧‧有效閘控輸出鎖存器時脈電路
242‧‧‧讀取啟用信號
246‧‧‧索引時脈
248‧‧‧自計時推挽式鎖存器
250‧‧‧反相器
252‧‧‧OR閘
254‧‧‧NAND閘
data_rden_clk‧‧‧讀取啟用時脈
data_rwl‧‧‧讀取字線/經索引讀取字線
data_rbl<x>‧‧‧讀取位元線
data_rbl<y>‧‧‧讀取位元線
data_rbl<z>‧‧‧讀取位元線
rd_en‧‧‧讀取啟用
rd_force_wl‧‧‧外部強制撤銷信號
valid_rwl‧‧‧未限定讀取字線/真位元線/真讀取位元線
valid_rbl_l‧‧‧互補位元線/互補讀取位元線

Claims (36)

  1. 一種記憶體，其包含：一陣列，其具有經組態以儲存一資料字之一或多個列，其中該一或多個列各自包括有效閘控讀取電路，該有效閘控讀取電路經組態以儲存指示儲存於對應列中之該資料字是否具有一有效狀態的資料，並至少根據該所儲存之資料有條件地閘控該對應列中之一讀取字線路徑；一或多個輸出鎖存器，其經組態以輸出自該陣列讀取之資料；及有效閘控輸出鎖存器時脈，其耦接至該一或多個輸出鎖存器且耦接至每一列中之該有效閘控讀取電路，其中該有效閘控輸出鎖存器時脈包括經組態以至少根據指示儲存於該陣列中之一經索引列中之該資料字是否具有一有效狀態的該所儲存之資料有條件地閘控一讀取時脈的電路，該讀取時脈經組態以開啟該一或多個輸出鎖存器。
  2. 如請求項1之記憶體，其中每一列中之該有效閘控讀取電路包含至少一個邏輯閘，該至少一個邏輯閘經組態以根據指示儲存於該列中之該資料字是否具有一有效狀態的該所儲存之資料以及在經確證時強制該讀取字線雙態切換的一讀取強制信號，有條件地閘控該讀取字線路徑。
  3. 如請求項2之記憶體，其中該至少一個邏輯閘經組態以除非該所儲存之資料指示儲存於該列中之該資料字具有一有效狀態或該讀取強制信號經確證，否則阻止該讀取字線雙態切換。
  4. 如請求項2之記憶體，其中與該有效閘控輸出鎖存器時脈相關聯之該電路包含至少一個邏輯閘，該至少一個邏輯閘經組態以根 據指示儲存於該經索引列中之該資料字是否具有一有效狀態的該所儲存之資料以及該讀取強制信號，有條件地閘控該讀取時脈。
  5. 如請求項4之記憶體，其中該至少一個邏輯閘經組態以除非該所儲存之資料指示儲存於該列中之該資料字具有一有效狀態或該讀取強制信號經確證，否則阻止該讀取時脈雙態切換。
  6. 如請求項5之記憶體，其中該讀取時脈具有一低預充電狀態且該至少一個邏輯閘包含：一反相器，其經組態以輸出該讀取強制信號之一倒轉；一OR閘，其經組態以接收包含來自該反相器之輸出及來自該經索引列中之該有效閘控讀取電路之一第一讀取位元線輸出的輸入，其中該第一讀取位元線在儲存於該經索引列中之該資料字具有一無效狀態的情況下雙態切換為一邏輯低；及一NAND閘，其經組態以接收包含來自該OR閘之輸出及來自該經索引列中之該有效閘控讀取電路之一第二讀取位元線輸出的輸入，其中該第二讀取位元線在儲存於該經索引列中之該資料字具有一有效狀態的情況下雙態切換為一邏輯低，其中讀取時脈信號包含來自該NAND閘之一輸出，以使得在該第二讀取位元線雙態切換為該邏輯低以指示儲存於該經索引列中之該資料字具有一有效狀態或來自該反相器之該輸出雙態切換為低以指示該讀取強制信號經確證時，該讀取時脈雙態切換為高。
  7. 如請求項6之記憶體，其中該有效閘控輸出鎖存器時脈進一步包含一自計時推挽式鎖存器，該自計時推挽式鎖存器耦接至來自該經索引列中之該有效閘控讀取電路之該第一讀取位元線輸出及該第二讀取位元線輸出。
  8. 一種用於一陣列中之經限定讀取存取的方法，其包含： 至少根據指示儲存於一陣列項中之一資料字是具有一有效狀態還是無效狀態的一第一信號，有條件地閘控與該陣列項相關聯之一讀取字線；及至少根據指示儲存於該陣列項中之該資料字是具有一有效狀態還是無效狀態的該第一信號，有條件地閘控一輸出鎖存器時脈信號。
  9. 如請求項8之方法，其進一步包含：根據在經確證時強制該讀取字線雙態切換的一第二信號，有條件地閘控與該陣列項相關聯之該讀取字線。
  10. 如請求項9之方法，其中除非該第一信號指示該陣列項具有一有效狀態，或該第二信號經確證以強制該讀取字線雙態切換，否則根據該第一信號及該第二信號有條件地閘控與該陣列項相關聯之該讀取字線阻止該讀取字線雙態切換。
  11. 如請求項9之方法，其進一步包含：根據該第二信號有條件地閘控該輸出鎖存器時脈信號。
  12. 如請求項11之方法，其中除非該第一信號指示該陣列項具有一有效狀態或該第二信號經確證，否則根據該第一信號及該第二信號有條件地閘控該輸出鎖存器時脈信號阻止該輸出鎖存器時脈信號雙態切換。
  13. 如請求項12之方法，其中該輸出鎖存器時脈信號具有一低預充電狀態，且使用一NAND閘根據該第一信號之一倒轉及該第二信號之一倒轉有條件地閘控該輸出鎖存器時脈信號，使得在該第一信號之該倒轉雙態切換為低以指示該陣列項具有一有效狀態或該第二信號之該倒轉雙態切換為低以指示該第二信號經確證時，該輸出鎖存器時脈信號雙態切換為高。
  14. 一種設備，其包含： 用於儲存一資料字的構件；用於至少根據指示該所儲存之資料字是否具有一有效狀態的一第一信號有條件地閘控用以讀取該所儲存之資料字之一讀取字線的構件；用於至少根據指示該所儲存之資料字是否具有一有效狀態的該第一信號有條件地閘控一輸出鎖存器時脈信號的構件。
  15. 如請求項14之設備，其中用於有條件地閘控用以讀取該所儲存之資料字之該讀取字線的該構件包含用於根據指示該所儲存之資料字是否具有一有效狀態的該第一信號以及在經確證時強制該讀取字線雙態切換的一第二信號有條件地閘控該讀取字線的構件。
  16. 如請求項15之設備，其中用於有條件地閘控該讀取字線的該構件包含用於除非該第一信號指示該陣列項具有一有效狀態或該第二信號經確證，否則阻止該讀取字線雙態切換的構件。
  17. 如請求項15之設備，其中用於有條件地閘控該輸出鎖存器時脈信號的該構件包含用於根據該第二信號有條件地閘控該輸出鎖存器時脈信號的構件。
  18. 如請求項17之設備，其中用於有條件地閘控該輸出鎖存器時脈信號的該構件包含用於除非該第一信號指示該陣列項具有一有效狀態或該第二信號經確證，否則阻止該輸出鎖存器時脈信號雙態切換的構件。
  19. 一種記憶體，其包含：一陣列，其具有經組態以儲存一資料字之一或多個列，其中該一或多個列各自包括有效閘控寫入電路，該有效閘控寫入電路經組態以至少根據指示待寫入至對應列之輸入資料是否具有一有效狀態的一第一信號，有條件地閘控該對應列中之一寫入 字線路徑；一或多個輸入鎖存器，其耦接至一或多個位元線，經組態以啟動該陣列中之寫入電路；及有效閘控輸入鎖存器時脈，其耦接至該一或多個輸入鎖存器且耦接至每一列中之該有效閘控寫入電路，其中該有效閘控輸入鎖存器時脈包括經組態以至少根據指示待寫入之該輸入資料是否具有一有效狀態的該第一信號有條件地閘控至該一或多個輸入鎖存器之一寫入時脈的電路。
  20. 如請求項19之記憶體，其中每一列中之該有效閘控寫入電路包含至少一個邏輯閘，該至少一個邏輯閘經組態以根據指示待寫入之該輸入資料是否具有一有效狀態的該第一信號以及在經確證時強制該寫入字線雙態切換的一寫入強制信號，有條件地閘控該寫入字線路徑。
  21. 如請求項20之記憶體，其中該至少一個邏輯閘經組態以除非該第一信號指示待寫入之該輸入資料具有一有效狀態或該第二信號經確證，否則阻止該寫入字線雙態切換。
  22. 如請求項20之記憶體，其中與該有效閘控輸入鎖存器時脈相關聯之該電路包含至少一個邏輯閘，該至少一個邏輯閘經組態以根據該第一信號及該寫入強制信號，有條件地閘控該寫入時脈。
  23. 如請求項22之記憶體，其中該至少一個邏輯閘經組態以除非該第一信號指示待寫入之該輸入資料具有一有效狀態或該第二信號經確證，否則阻止該寫入時脈雙態切換。
  24. 如請求項22之記憶體，其中與該有效閘控輸入鎖存器時脈相關聯之該電路進一步經組態以無條件寫入儲存於該對應列中之一經索引有效位元，以保留與該輸入資料相關聯之狀態。
  25. 一種用於一陣列中之經限定寫入存取的方法，其包含：至少根據指示待寫入至一陣列項之輸入資料是具有一有效狀態還是無效狀態的一第一信號，有條件地閘控與該陣列項相關聯之一寫入字線；及至少根據指示待寫入之該輸入資料是具有一有效狀態還是無效狀態的該第一信號，有條件地閘控一輸入鎖存器時脈信號。
  26. 如請求項25之方法，其進一步包含：根據在經確證時強制該寫入字線雙態切換的一第二信號，有條件地閘控與該陣列項相關聯之該寫入字線。
  27. 如請求項26之方法，其中除非該第一信號指示待寫入至該陣列項之該輸入資料具有一有效狀態或該第二信號經確證，否則根據該第一信號及該第二信號有條件地閘控與該陣列項相關聯之該寫入字線阻止該寫入字線上之寫入時脈雙態切換。
  28. 如請求項26之方法，其進一步包含：根據該第二信號有條件地閘控該輸入鎖存器時脈信號。
  29. 如請求項28之方法，其中除非該第一信號指示待寫入至該陣列項之該輸入資料具有一有效狀態或該第二信號經確證，否則根據該第一信號及該第二信號有條件地閘控該輸入鎖存器時脈信號阻止該輸入鎖存器時脈信號雙態切換。
  30. 如請求項28之方法，其進一步包含：無條件寫入與該陣列項相關聯之一經索引有效位元，以保留與待寫入至該陣列項之該輸入資料相關聯之狀態。
  31. 一種設備，其包含：用於至少根據指示待寫入至一陣列項之輸入資料是具有一有效狀態還是無效狀態的一第一信號有條件地閘控用以將該輸入資料寫入至該陣列項之一寫入字線的構件；及 用於至少根據指示待寫入之該輸入資料是具有一有效狀態還是無效狀態的該第一信號有條件地閘控一輸入鎖存器時脈信號的構件。
  32. 如請求項31之設備，其中用於有條件地閘控該寫入字線的該構件包含用於根據在經確證時強制該寫入字線雙態切換之一第二信號有條件地閘控該寫入字線的構件。
  33. 如請求項32之設備，其中用於有條件地閘控該寫入字線的該構件包含用於除非該第一信號指示待寫入至該陣列項之該輸入資料具有一有效狀態或該第二信號經確證，否則阻止該寫入字線上之寫入時脈雙態切換的構件。
  34. 如請求項32之設備，其中用於有條件地閘控該輸入鎖存器時脈信號的該構件包含用於根據該第二信號有條件地閘控該輸入鎖存器時脈信號的構件。
  35. 如請求項34之設備，其中用於有條件地閘控該輸入鎖存器時脈信號的該構件包含用於除非該第一信號指示待寫入至該陣列項之該輸入資料具有一有效狀態或該第二信號經確證，否則阻止該輸入鎖存器時脈信號雙態切換的構件。
  36. 如請求項34之設備，其進一步包含：用於無條件寫入與該陣列項相關聯之一經索引有效位元以保留與待寫入至該陣列項之該輸入資料相關聯之狀態的構件。
TW105112982A 2015-04-29 2016-04-26 用於低功率陣列之完整有效閘極讀取及寫入 TW201706987A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/698,843 US9384795B1 (en) 2015-04-29 2015-04-29 Fully valid-gated read and write for low power array

Publications (1)

Publication Number Publication Date
TW201706987A true TW201706987A (zh) 2017-02-16

Family

ID=55750460

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105112982A TW201706987A (zh) 2015-04-29 2016-04-26 用於低功率陣列之完整有效閘極讀取及寫入

Country Status (6)

Country Link
US (1) US9384795B1 (zh)
EP (1) EP3289590B1 (zh)
JP (1) JP2018514894A (zh)
CN (1) CN107533857B (zh)
TW (1) TW201706987A (zh)
WO (1) WO2016175958A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI676181B (zh) * 2018-01-12 2019-11-01 台灣積體電路製造股份有限公司 記憶體裝置及其操作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180062511A (ko) * 2016-11-30 2018-06-11 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법, 메모리 시스템의 동작 방법
US10877900B1 (en) * 2019-06-26 2020-12-29 Western Digital Technologies, Inc. Enabling faster and regulated device initialization times
US12033687B2 (en) * 2022-06-02 2024-07-09 Microsoft Technology Licensing, Llc Computer memory systems employing localized generation of global bit line (GBL) clock signal to reduce clock signal read path divergence for improved signal tracking, and related methods

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6609209B1 (en) 1999-12-29 2003-08-19 Intel Corporation Method and apparatus for reducing the power consumed by a processor by gating the clock signal to pipeline stages
US6160743A (en) 2000-03-21 2000-12-12 Mosel Vitelic, Inc. Self-timed data amplifier and method for an integrated circuit memory device
US7043673B1 (en) * 2001-08-03 2006-05-09 Netlogic Microsystems, Inc. Content addressable memory with priority-biased error detection sequencing
US6597595B1 (en) * 2001-08-03 2003-07-22 Netlogic Microsystems, Inc. Content addressable memory with error detection signaling
US6714430B1 (en) * 2002-05-10 2004-03-30 Netlogic Microsystems, Inc. Content addressable memory having column redundancy
JP2004348790A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
KR100574989B1 (ko) 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
US7379348B2 (en) * 2006-01-26 2008-05-27 Internatioanl Business Machines Corporation System and method of selective row energization based on write data
US7826280B2 (en) * 2008-03-28 2010-11-02 Qimonda Ag Integrated circuit and method for reading the content of a memory cell
WO2011067795A1 (en) * 2009-12-02 2011-06-09 Ferdinando Bedeschi Refresh architecture and algorithm for non-volatile memories
US8014215B2 (en) * 2009-12-10 2011-09-06 International Business Machines Corporation Cache array power savings through a design structure for valid bit detection
CN102792380B (zh) * 2009-12-30 2015-11-25 美光科技公司 控制时钟输入缓冲器
US9875788B2 (en) * 2010-03-25 2018-01-23 Qualcomm Incorporated Low-power 5T SRAM with improved stability and reduced bitcell size
US9830954B2 (en) 2011-03-23 2017-11-28 Intel Corporation Method and system for dynamic power management of memories
WO2014018038A1 (en) 2012-07-26 2014-01-30 Empire Technology Development Llc Energy conservation in a multicore chip

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI676181B (zh) * 2018-01-12 2019-11-01 台灣積體電路製造股份有限公司 記憶體裝置及其操作方法

Also Published As

Publication number Publication date
EP3289590A2 (en) 2018-03-07
CN107533857A (zh) 2018-01-02
WO2016175958A3 (en) 2016-12-15
JP2018514894A (ja) 2018-06-07
CN107533857B (zh) 2020-11-06
US9384795B1 (en) 2016-07-05
WO2016175958A2 (en) 2016-11-03
EP3289590B1 (en) 2019-11-27

Similar Documents

Publication Publication Date Title
JP5914671B2 (ja) 複数ポートのｓｒａｍメモリセルにおける漏れ電力を低減する方法および装置
US20210043252A1 (en) Low voltage memory device
US8570788B2 (en) Method and apparatus for power domain isolation during power down
US8014215B2 (en) Cache array power savings through a design structure for valid bit detection
CN107533857B (zh) 用于低功率阵列的完整有效门控读取及写入
CN108885889B (zh) 用于智能位线预充电的写驱动器和方法
US8811109B2 (en) Memory pre-decoder circuits employing pulse latch(es) for reducing memory access times, and related systems and methods
US8988107B2 (en) Integrated circuit including pulse control logic having shared gating control
US9129706B2 (en) Dummy read to prevent crowbar current during read-write collisions in memory arrays with crosscoupled keepers
KR20080106414A (ko) 임베딩된 메모리에서 비트 라인 프리차지
KR20090013797A (ko) 내장 메모리의 비경쟁 계층 비트 라인 및 그 방법
Duan et al. Energy-efficient reconfigurable SRAM: Reducing read power through data statistics
JP5599820B2 (ja) 電力節約スタティックベースコンパレータ回路および方法ならびにそれらを採用する連想メモリ（ｃａｍ）回路
US20110194370A1 (en) Memory Having Asynchronous Read With Fast Read Output
Shen et al. TS cache: A fast cache with timing-speculation mechanism under low supply voltages
US20140201547A1 (en) Selective Precharge for Power Savings
Hsiao et al. Design of low-leakage multi-port SRAM for register file in graphics processing unit
Xue et al. ODESY: A novel 3T-3MTJ cell design with optimized area density, scalability and latency
US7884649B1 (en) Selection of optimal clock gating elements
US20100309731A1 (en) Keeperless fully complementary static selection circuit
US11763882B2 (en) Low voltage memory device
US10156887B2 (en) Cache memory clock generation circuits for reducing power consumption and read errors in cache memory
US20140129884A1 (en) Register file write ring oscillator
Ebrahimi et al. Timing speculative SRAM
US20230410905A1 (en) Split footer topology to improve vmin and leakage power for register file and read only memory designs