CN107808684A - 基于静态随机存取存储器的验证电路 - Google Patents

基于静态随机存取存储器的验证电路 Download PDF

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Abstract

本揭露涉及一种基于静态随机存取存储器的验证电路。一种存储器装置包括：存储器块，其包含多个位，其中每当所述多个位中的至少一第一位被通电时，所述至少第一位呈现初始逻辑状态；起动电路，其经配置以给所述存储器块通电并断电N次，其中N是大于1的奇数，且其中在所述存储器块的每一相应电力循环之后所述至少第一位呈现初始状态；及验证电路，其耦合到所述存储器块且包含选取引擎，所述选取引擎经配置以选取在由所述起动电路执行的N个电力循环之后出现(N+l)/2次或多于(N+l)/2次的初始状态作为所述第一位的多数初始逻辑状态。

Description

基于静态随机存取存储器的验证电路
技术领域
本发明的实施例涉及一种基于静态随机存取存储器的验证电路。
背景技术
随着在为各种不同应用提供不同类型信息的电子装置中越来越多地用到集成电路，越来越需要充分保护敏感及/或关键信息，可将信息存储于电子装置中以将对这些信息的存取限制于仅具有存取信息权限的其它装置。应用的某些实例包括：验证装置、保护装置内的机密信息且确保两个或多于两个装置之间的通信。
物理不可复制功能(PUF)是物理结构，通常其位于集成电路内、响应于到PUF的输入(例如，查问/请求)而提供若干个对应输出(例如，响应)。每一PUF提供一或多组请求-响应对。可通过由PUF提供的这些请求-响应对来建立集成电路的身份识别。在身份识别建立的情况下，可在装置之间提供安全通信。PUF还可用于现有验证目的以替换将身份识别分配到电子装置的当前方法。由于PUF是基于制造工艺的固有性质，因此PUF具有优于常规验证方法的各种优势，常规验证方法在装置上刻写可较容易模仿及/或逆向设计的身份识别。
发明内容
根据本发明的实施例，一种存储器装置包含：存储器块，其包含多个位，其中每当所述多个位中的至少一第一位被通电时，所述至少第一位呈现初始逻辑状态；起动电路，其经配置以给所述存储器块通电并断电N次，其中N是大于1的奇数，且其中在所述存储器块的每一相应电力循环之后所述至少第一位呈现初始状态；及验证电路，其耦合到所述存储器块且包含选取引擎，所述选取引擎经配置以选取在由所述起动电路执行的N个电力循环之后出现(N+l)/2次或多于(N+l)/2次的初始状态作为所述第一位的多数初始逻辑状态。
根据本发明的另一实施例，一种存储器装置包含：存储器块，其包含多个位，其中所述存储器块经配置以被通电N次，且其中在所述N次内，所述多个位中的至少一第一位呈现第一初始逻辑状态N1次且呈现不同于所述第一初始逻辑状态的第二初始逻辑状态N2次，其中N是大于1的奇数且N＝N1+N2；及验证电路，其耦合到所述存储器块且包含选取引擎，所述选取引擎经配置以当N1大于N2时选取所述第一初始逻辑状态作为所述第一位的多数初始状态。
根据本发明的又一实施例，一种产生物理不可复制功能(PUF)签名以用于存储器装置的方法包含：给所述存储器装置的存储器块通电并断电N次，其中所述存储器块包括多个位，且其中N是大于1的奇数；在所述存储器块的每一相应通电并断电之后提供呈现初始状态的至少一第一位；及选取出现(N+l)/2次或多于(N+l)/2次的初始状态作为所述第一位的多数初始逻辑状态。
附图说明
当搭配附图阅读时，依据以下详细说明最佳地理解本发明的方面。注意，各种装置未必按比例绘制。实际上，为论述清晰起见，可任意地增大或减小各种装置的尺寸。
图1图解说明根据某些实施例的包括选取引擎的存储器装置的例示性框图。
图2图解说明图1中的根据某些实施例的存储器装置的静态随机存取存储器(SRAM)块的例示性示意图。
图3是图解说明根据某些实施例的图1的选取引擎的操作的例示性示意图。
图4A图解说明例示性示意图，所述示意图图解说明静态随机存取存储器(SRAM)块的一部分及根据某些实施例的图1的存储器装置的起动电路的一部分。
图4B图解说明用以操作根据某些实施例的图4A的起动电路的信号的例示性波形。
图5图解说明根据各种实施例为图1的存储器装置产生物理不可复制功能(PUF)签名的方法的例示性流程图。
具体实施方式
以下揭露内容阐述各种例示性实施例以用于实施标的物的不同特征。下文阐述组件及布置的特定实例以简化本揭露。当然，这些特定实例仅为实例且并不意图为限制性的。举例来说，将理解当一元件被称为“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到另一元件或可存在一或多个介入元件。
物理不可复制功能(PUF)通常用于验证及秘密金钥存储而不需要安全电可擦除可编程只读存储器(EEPROM)及/或其它昂贵硬件(例如，以电池支持的静态随机存取存储器)。PUF从集成电路(IC)的物理特性衍生出密码而非在数字存储器中存储密码。PUF基于以下观点：即使使用相同制造工艺来制作多个IC，每一IC可由于制造变化性而仍稍微不同。PUF利用此变化性来衍生出为IC中的每一者所独有的“密码”信息(例如，硅“生物特征”)。通常，此密码信息被称为IC的“签名”。另外，由于定义签名的制造变化性，因此甚至在完全了解IC设计的情况下也不能制造两个相同IC。IC的各种类型的变化性可用于定义此签名，例如(举例来说)静态随机存取存储器(SRAM)装置的门延迟、阈值电压、通电状态及/或IC的各种物理特性中的任一者。
在使用上文提供的静态随机存取存储器(SRAM)装置的通电状态的实例中，即使SRAM装置包括对称单元(位)，每当SRAM装置被通电时，制造变化性仍可使得SRAM装置的每一位趋向处于高状态(即，逻辑“1”)或处于低状态(即，逻辑“0”)。在下文中，此通电状态被称为位的“初始状态”。
位的这些初始状态跨越整个SRAM装置随机分布，此达成可由PUF定义的变化性以产生为SRAM装置所独有的签名。通常，通过使用SRAM装置的初始状态来产生PUF签名被称为“通电的基于SRAM的PUF”。
根据本揭露的各种实施例,SRAM装置的位通常由相当数量的稳定位及互补量的不稳定位构成。即使SRAM装置被通电并断电多次，稳定位通常仍呈现始终如一的初始状态。即，稳定位的初始状态是可重复的。另一方面，每当SRAM装置被通电时，不稳定位通常呈现不同初始状态。举例来说，当SRAM装置最初被通电时，不稳定位呈现逻辑0，且当SRAM装置被断电且随后再次被通电时，不稳定位可呈现逻辑1。即，不稳定位的初始状态是不可重复的。
通常，通电的基于SRAM的PUF旨在使用SRAM装置中的稳定位的初始状态以便获得可靠且可重复PUF签名。然而，由于稳定位及不稳定位跨越整个SRAM装置随机分布，因此通常使用一或多个其它工艺(及对应电路)来筛除SRAM装置中的不稳定位以产生可靠PUF签名，不利的是此可导致各种问题，例如(举例来说)制作SRAM装置的占用面积(realestate)、用以操作SRAM装置的电力消耗等。
本揭露的实施例提供各种系统及方法以“选取”或“投票”来分配SRAM装置中的每一不稳定位的多数初始状态以产生PUF签名而不损害所产生PUF签名的可靠性及可重复性。更具体来说，在当前实施例中，所揭露系统及方法使用验证电路的选取引擎来选取每一不稳定位的多数初始状态，下文将更详细地阐述验证电路。此外，在当前实施例中，所揭露系统及方法提供起动电路，所述起动电路可与选取引擎结合使用以确保SRAM装置在被再次通电之前被完全放电以便加强所产生PUF签名的可靠性及可重复性。
图1图解说明根据各种实施例的存储器装置100。在图1所图解说明实施例中，存储器装置100包括：SRAM块102；验证电路104，其耦合到SRAM块102且包括选取引擎106；起动电路108，其耦合于SRAM块102与验证电路104之间；及一或多个再生SRAM块(112、122、132等)。尽管在图1所图解说明实施例中，验证电路104被图解说明为与SRAM块102分离的组件，但在某些实施例中，验证电路104可被集成或嵌入于SRAM块102中但仍在本揭露的范围内。
如图1中所展示，选取引擎106耦合到SRAM块102及一或多个再生SRAM块(112、122、132等)。根据某些实施例，验证电路104的选取引擎106经配置以通过比较存在于SRAM块102中的每一位的初始状态来选择SRAM块102的每一位的多数初始状态，并将其复制到一或多个再生SRAM块(112、122、132等)中，下文将对此进行更详细地论述。根据本揭露的某些实施例,验证电路104经配置以通过使用SRAM块102的每一位的多数初始状态来产生用于SRAM块102的PUF签名。在某些实施例中，验证电路104包括经配置以接收请求/查问的输入端口101及经配置以响应于请求而提供响应(例如，PUF签名)的输出端口151。请求/查问的某些实例可包括但不限于：给经耦合SRAM块102通电的请求、存取SRAM块102的机密信息的请求等。在某些实施例中，输出端口151可直接耦合到选取引擎106。
根据各种实施例，一或多个再生SRAM块112、122及132中的每一者具有大体上类似于SRAM块102的配置。举例来说，再生SRAM块112、122及132中的每一者与SRAM块102具有相同数目个位以及位的相同布局(即，一个一对一映射)，下文将关于图3进行更详细地阐述。
仍参考图1，起动电路108经配置以反复地给SRAM块102通电并断电多次，以便允许验证电路104产生多组初始状态以分别呈现/存储于多个再生SRAM块(112、122、132等)中。在所揭露实施例中，起动电路108提供一或多个放电路径以确保针对通电及断电的每一反复SRAM块102的寄生电容器上的电荷将被完全放电。下文将关于图4更详地论述起动电路108的操作。
图2图解说明SRAM块102的实施例的例示性示意图。如所图解说明，SRAM块102包括多个位201、202、203、204、205、206、207、208及直到209、解码器290以及输入/输出(I/O)电路292。为清晰起见，在图2所图解说明实施例中，仅展示9个位。每一位可包括多个晶体管(例如，针对6T SRAM六个MOSFET，针对8T SRAM八个MOSFET等)以存储或呈现逻辑状态(例如，初始逻辑状态)。在图2所图解说明实施例中，SRAM块102进一步包括多个字线(WL)、位线(BL)及反位线(BBL)。SRAM块102的WL包括250、260及直到270。每一WL沿着SRAM块102的一行布置，且所述行包括耦合到相应WL的多个位。举例来说，WL 250沿着行“a”布置，且行a包括耦合到WL 250的位201、202及直到203；WL 260沿着行“b”布置，且行b包括耦合到WL 260的位204、205及直到206；WL 270沿着行“c”布置，且行c包括耦合到WL 270的位207、208及直到209。SRAM块102的BL包括220、230及直到240。SRAM块102的BBL包括222、232及直到242。BL及BBL的每一对沿着SRAM块102的一列布置且所述列包括耦合到BL及BBL的相应对的多个位。举例来说，BL 220及BBL 222沿着列“A”布置，且列A包括耦合到BL 220及BBL 222两者的位201、204及直到207；BL 230及BBL 232沿着列“B”布置，且列B包括耦合到BL 230及BBL 232两者的位202、205及直到208；BL 240及BBL 242沿着列“C”布置，且列C包括耦合到BL 240及BBL 242两者的位203、206及直到209。此外，如图2中所展示，SRAM块102的位中的每一者耦合到供应电压(即下文的“Vcc”)且由所述供应电压供电。在某些实施例中，起动电路108响应于从输入端口101(图1)接收的请求而反复地为SRAM块102的每一位提供Vcc并从其撤回以便分别给SRAM块102通电并断电，下文将对此进行进一步论述。
如上文所阐述，SRAM块102的每一位经配置以呈现/存储数据状态。在某些实施例中，每当SRAM块102被开启电源时，每一位呈现初始状态。仍参考图2，在某些实施例中，SRAM块102的位的初始状态可由I/O电路292读出。更具体来说，解码器290经配置以通过确证对应WL来选择待读取的(SRAM块102的)第一行位，且然后I/O电路292透过其对应BL及BBL沿着所述第一行读出位的初始状态。随后，解码器290经配置以通过确证对应WL(不同WL)来选择待读取的(SRAM块102的)第二行位，且然后I/O电路292透过其对应BL及BBL沿着所述第二行读出位的初始状态。在某些实施例中，行解码器290可继续通过确证一或多个对应(不同)WL来选择将由I/O电路292读取一或多个其它行位，直到跨越SRAM块102的所有位的初始状态皆透过相应BL及BBL被读出为止。
在某些实施例中，SRAM块102的解码器290及I/O电路292可遵循上述过程以将数据状态“写入”到SRAM块102的位。举例来说，解码器290通过确证对应WL来选择待写入的第一行位，且I/O电路292透过与位耦合的每一BL及/或BBL沿着所述第一行将逻辑1或逻辑0写入到位中的每一者。随后，解码器290通过确证对应WL来选择待写入的第二行位，且I/O电路292透过与位耦合的每一BL及/或BBL沿着所述第二行将逻辑1或逻辑0写入到位中的每一者。
如上文所阐述，不稳定位的初始状态是不可重复的。换句话说，SRAM块(例如，102)的不稳定位的初始状态有时呈现为逻辑1且有时呈现为逻辑0。即使每当SRAM块被通电时，不稳定位的初始状态可改变，在给SRAM块通电(及断电)数次之后，不稳定位的初始状态仍可展示趋势，即，变为逻辑1的趋势或变为逻辑0的趋势。在其中SRAM块被通电及断电五次的实例中，SRAM块中的不稳定位可五次中有三次呈现逻辑0，且可五次中有两次呈现逻辑1。如此，SRAM块中的不稳定位可被称为具有变为逻辑0的趋势，其可被视为其“多数”初始状态。另一方面，由于稳定位的初始状态是可重复且始终如一的，因此需要选取稳定位的“多数”初始状态。根据各种实施例，验证电路104的选取引擎106利用上述原则来确定SRAM块102中的每一不稳定位的趋势以便确定不稳定位的“多数”初始状态且然后使用不稳定位的多数初始状态及稳定位的初始状态来产生PUF签名。下文将关于图3更详细地阐述选取引擎106(及验证电路104)的例示性操作。
图3是根据各种实施例图解说明操作存储器装置100以使用SRAM块102中的稳定位的初始状态及不稳定位的多数初始状态来产生PUF签名的例示性示意图。图3中所论述的一或多个操作是由图1及2中的组件执行，且因此图1及2中的组件编号可与图3中的互换使用。图3所图解说明实施例仅为实例，因此各种操作中的任一者可被省略、重新排序及/或添加但仍在本揭露的范围内。
如图3所图解说明实施例中所展示，验证电路104接收请求101。响应于请求101的接收，验证电路104使起动电路108给SRAM块102开启电源。如上文所阐述，对SRAM块102的每一位施加Vcc(即，通电)，使得SRAM块的每一位呈现初始状态(下文称为SRAM块102的“第一组初始状态”)。
为清晰起见，在图3所图解说明的SRAM块102的实施例中仅展示位201、202、203、204、205、206、207、208及209、解码器290以及I/O电路292，即为图解说明的清晰起见省略了WL(250、260、270等)、BBL(220、230、240等)及BBL(222、232、242等)。如上文所阐述，再生SRAM块(112、122及132)中的每一者等同于SRAM块102。以再生SRAM块112及122为例，再生SRAM块112还包括位301、302、303、304、305、306、307、308及309,其中位301、302、303沿着行a而分别布置于列A、B及C处；位304、305、306沿着行b而分别布置于列A、B及C处；位307、308、309沿着行c而分别布置于列A、B及C处。此外,再生SRAM块112还包括分别具有类似于SRAM块102的解码器290及I/O电路292的功能的解码器390及I/O电路392。再生SRAM块122还包括位401、402、403、404、405、406、407、408及409，其中位401、402、403沿着行a而分别布置于列A、B及C处；位404、405、406沿着行b而分别布置于列A、B及C处；且位407、408、409沿着行c而分别布置于列A、B及C处。此外,再生SRAM块122还包括分别具有类似于SRAM块102的解码器290及I/O电路292的功能的解码器490及I/O电路492。还出于清晰目的，在图3中所图解说明的再生SRAM块112及122的实施例中，仅分别展示：位301、302、303、304、305、306、307、308及309，解码器390以及I/O电路392；及位401、402、403、404、405、406、407、408及409，解码器490以及I/O电路492。
在某些实施例中，由I/O电路292读出SRAM块102的位的初始状态(即，第一组初始状态)，且由SRAM块112的I/O电路392将第一组初始状态写入到SRAM块112。更具体来说，在某些实施例中，验证电路104使解码器290选择SRAM块102的一行来读取，I/O电路292因此读取SRAM块102的选定行中的位的初始状态，验证电路104接收位的初始状态且此后使SRAM块112的解码器390在SRAM块112中选择对应于SRAM块102的选定行的行。然后验证电路104将SRAM块102的选定行的位的初始状态提供到SRAM块112的对应行中的相应位中的每一者。举例来说，验证电路104使解码器290选择行“a”来读取。因此，由I/O电路292读出沿着行“a”的位(201、203、203等)的初始状态。验证电路104从SRAM块102的I/O电路292接收沿着行a的位(201、203、203等)的读出初始状态，且然后将这些读出初始状态提供到SRAM块112的I/O电路392。验证电路104使解码器390选择SRAM块112的行a(即，SRAM块112中对应于SRAM块102中的行a的行，即，位301、302及直到303)来写入。在选定SRAM块112的行a之后，旋即将数据状态写入沿着SRAM块112的行a的位中的每一者(位301、302及303)，所述数据状态等同于沿着SRAM块102的行a的对应位(即，位201、202及203)的读出初始状态。换句话说，经写入到位301的数据状态等同于位201处的(读出/目前)初始状态；经写入到位302的数据状态等同于位202处的(读出/目前)初始状态；经写入到位303的数据状态等同于位203处的(读出/目前)初始状态；等
遵循上述操作，读出(即，复制)沿着SRAM块102的其它行的位的初始状态并将其写入到SRAM块112的对应位(即，对应行上的位)。因此，在某些实施例中，SRAM块102的第一组初始状态被复制到再生SRAM块112。举例来说，沿着SRAM块102的行b的位(位204、205及直到206)的初始状态分别被复制到沿着SRAM块112的行b的位(位304、305及直到306)；沿着SRAM块102的行c的位(位207、208及直到209)的初始状态被分别复制到沿着SRAM块112的行c的位(位307、308及直到309)。
为了选取SRAM块102的每一位的多数初始状态，根据本揭露的某些实施例，选取引擎106将使用被分别复制到两个再生SRAM块的SRAM块102的所有位的至少两组初始状态以达成选取。就此来说，验证电路104可使起动电路108给SRAM块102断电，且随后再次给SRAM块102通电。在SRAM块102被重新通电之后，在某些实施例中，SRAM块102的位(例如，不稳定位)的至少一部分可各自呈现另一初始状态。因此，在第二次通电之后，在SRAM块102的所有位处所呈现的初始状态被称为SRAM块102的“第二组初始状态”。第二组初始状态以类似于上文关于第一再生SRAM块112所阐述的操作的方式被复制到第二再生SRAM块122。
在某些实施例中，验证电路104可使起动电路108又一次给SRAM块102断电，且随后给SRAM块102通电。在SRAM块102被重新通电之后，SRAM块102的位的至少一部分可各自呈现另一初始状态。因此，在第三次通电之后，在SRAM块102的所有位处所呈现的初始状态被称为SRAM块102的“第三组初始状态”。在某些实施例中，验证电路104不需要将第三组初始状态复制到另一再生SRAM块，此乃因第三组初始状态存留于SRAM块102内，且选取引擎106将所述三组初始状态(在SRAM块102、再生SRAM块112及122中)用作选取项来确定SRAM块102的多数初始状态。在某些其它实施中，验证电路104可将第三组初始状态复制到另一再生SRAM块(例如，图1中的132)且选取引擎106将所述三组初始状态(在再生SRAM块112、122及132中)用作选取项来确定SRAM块102的多数初始状态。仍在某些其它实施例中，验证电路104可使起动电路108反复地通电并断电以使SRAM块102呈现一或多组初始状态。如此，存储器装置100可包括一或多个额外再生SRAM块，一或多组初始状态被复制到所述再生SRAM块以便为选取引擎106提供更多选取项。
在分别存在于SRAM块102、再生SRAM块112及122中的三组初始状态的特定实施例中，选取引擎106从三组初始状态读取每一位的初始状态，且然后将出现多于两次的逻辑状态选取为所述位的多数初始状态。举例来说，如果在SRAM块102的位201处所呈现的初始状态(第三组)是逻辑1，在SRAM块112的位301处所呈现/经写入的初始状态(第一组)是逻辑1，且在SRAM块122的位401处所呈现/经写入的初始状态(第二组)是逻辑0，那么选取引擎106可选取逻辑1作为位201的多数初始状态。在产生总共五组初始状态的实例中，选取引擎106可从所述五组初始状态读取每一位的初始状态并选取出现三次或多于三次的逻辑状态作为所述位的多数初始状态。通常，选取引擎106可从N组初始状态读取每一位的初始状态，其中N是大于1的奇数，且从所述N组初始状态选取出现(N+l)/2次或多于(N+l)/2次(即，多于半数)的逻辑状态作为位的多数初始状态。
如上文所阐述，在某些实施例中，每当一组新初始状态被复制时，起动电路108可给SRAM块102反复地通电并断电(下文称为“电力循环”)。就此来说，在本揭露中，存储器装置100提供可提供反复电力循环的起动电路108的某些实施例。
现在参考图4A及4B，图4A是根据各种实施例图解说明SRAM块102(图1)的一部分及起动电路108(图1)的一部分的例示性示意图。由于图4A是出于图解说明目的而提供，因此在图4A中仅图解说明SRAM块102(1列及2行)的一部分及起动电路108(对应于经部分展示的SRAM块102)的一部分。图4B图解说明用以操作根据各种实施例的图4A的SRAM块102及起动电路108的信号的例示性波形。
在图4A所图解说明实施例中，SRAM块102包括预充电电路412、第一位(或单元)414及第二位(或单元)416。仍在某些实施例中，图4A中SRAM块102的实施例大体上类似于关于图2的实施例。即，位被布置成列-行配置；每一列具有耦合到布置于所述列中的位的位线(BL)及/或反位线(BBL)；每一行具有耦合到布置于所述行中的位的字线(WL)。如上文所阐述，图4A中，仅展示两个行及一个列且因此仅展示两个位414及416。图4A的SRAM块102可包括任何期望数目个列及行，且每一列/行可包括任何期望数目个位但仍在本揭露的范围内。更具体来说，在图4A的实施例中，第一位414及第二位416被布置于同一列(列A)处，列A包括分别耦合到位414及416的BL 413及BBL 415。此外，在图4A的此特定实施例中，预充电电路412也安置于列A处。预充电电路412透过BL 403及BBL 405耦合到位414及416。预充电电路412经配置以接收预充电控制信号425以便在从位读出逻辑状态(例如，初始逻辑状态)之前将BL 413及BBL 415预充电到供应电压411(例如，Vcc)的电压电平，下文将对此进行更详细地论述。在某些替代实施例中，预充电电路412可被实施为“放电”电路，其经配置以在从位读出逻辑状态(例如，初始逻辑状态)之前将BL 413及BBL 415放电到接地。
仍参考图4A，起动电路108包括第一晶体管420、第二晶体管422、第一逻辑门424、第二逻辑门426及第三逻辑门428。在某些实施例中，第一逻辑门424经配置以控制预充电电路412；第二逻辑门426经配置以控制位414；第三逻辑门428经配置以控制位416，且因此相应地图4A中仅展示三个逻辑门。根据其中SRAM块102包括较多列/行(即，2行及1列)的实施例，起动电路108可包括任何对应数目个逻辑门但仍在本揭露的范围内。在某些实施例中，第一晶体管420是p型金属氧化物半导体(PMOS)晶体管，第二晶体管422是n型金属氧化物半导体(NMOS)晶体管，且第一、第二及第三逻辑门是OR门。在某些其它实施例中，第一晶体管420及第二晶体管422可分别是适合于执行切换功能的各种晶体管(举例来说，双极接面晶体管(BJT)、高电子迁移率晶体管(HEMT)、绝缘体上硅(SOI)晶体管等)中的任一者，如下文所阐述。
在图4A中所图解说明的实施例中，第一晶体管420的源极耦合到供应电压411，第一晶体管420的栅极耦合到经配置以接收电力信号421的电力信号线，第一晶体管420的漏极在共享节点441处耦合到第二晶体管422的漏极，第二晶体管422的栅极还耦合到经配置以接收电力信号421的电力信号线，且第二晶体管422的源极耦合到接地。共享节点441耦合到至少两个虚拟供应电压(VSV)线443及445。VSV线443及445分别耦合到位404及406。在某些实施例中，OR逻辑门424、426及428中的每一者经配置以接收两个输入信号，并对相应两个输入信号执行OR功能以提供输出信号，如表1中所展示。
输入1 输入2 输出
0 0 0
1 1 1
0 1 1
1 0 1
表1
在图4A所图解说明的实施例中，OR逻辑门424经配置以对预充电信号423及电力信号421执行OR运算(即，执行OR功能)以便将预充电控制信号425(即，经OR运算信号)提供到预充电电路412；OR逻辑门426经配置以对WL信号427及电力信号421执行OR运算以便将WL确证信号429(即，经OR运算信号)提供到位414；OR逻辑门428经配置以对WL信号431及电力信号421执行OR运算以便将WL确证信号433(即，经OR运算信号)提供到位416。在某些实施例中，可从验证电路104接收电力信号421及预充电信号423。
现在参考图4B，根据各种实施例分别图解说明电力信号421、预充电信号423、预充电控制信号425、WL信号427及WL确证信号429的波形。在图4B所图解说明实施例中，波形(信号)中的每一者随时间(沿着图4B中的X轴)在逻辑高状态(下文称为“高”)与逻辑低状态(下文称为“低”)(沿着图4B中的Y轴)之间变化。
从“t0”开始，电力信号421处于低；WL信号427及431处于低；预充电信号423处于高。因此，使用表2中的OR功能真值表，预充电控制信号425(即，OR运算信号421及423)处于高；WL确证信号429及433(即，分别是OR运算信号421及427以及OR运算信号421及431)处于低。当电力信号421处于低时，第一晶体管420是接通的且第二晶体管422是关断的。如此，第一晶体管420将供应电压411(Vcc)耦合到VSV线443及445以便将Vcc(即，电力)提供到位414及416。即，位414及416被通电。当预充电控制信号425处于高时，在此特定实施例中，预充电电路412被撤销启动。因此，预充电电路412不将供应电压(Vcc)耦合(预充电)到BL 413及BBL 415。即，BL 413及BBL 415未被预充电。当WL确证信号429处于低时WL 417未被确证，此意味着位414未被选择(尽管被通电)。类似地，当WL确证信号433处于低时，WL 419未被确证，此意味着位406未被选择(尽管被通电)。因此，在t0处，位414及416为ON。如上文所阐述，当(SRAM块的)位被通电时，位可呈现逻辑状态，所述逻辑状态是初始逻辑状态。在某些实施例中，位414及416可分别呈现初始逻辑状态。
继续到时间“t1”，电力信号421保持低；预充电信号423从高转变到低；WL信号427从低转变到高。因此，使用表2中的OR功能真值表，预充电控制信号425(即，OR运算信号421及423)从高转变到低；WL确证信号429(即OR运算信号421及427)从低转变到高；WL确证信号433(即，OR运算信号421及431)保持低。当预充电控制信号425从高转变到低时，预充电电路412被启动。因此，预充电电路412经配置以将BL 413及BBL 415预充电到Vcc(即，供应电压411)。当WL确证信号429从低转变到高时，WL 417处于高，此意味着行a被选择且沿着行a的位(即，位414)被选择。因此，在t1处，位414的初始逻辑状态可由I/O电路292读取(图2)。且位414的此经读取初始逻辑状态可进一步由验证电路104复制且由选取引擎106选取，如上文所阐述。
继续到“t2”，电力信号421保持低；预充电信号423从低转变到高；WL信号427从高转变到低；WL信号431保持低。因此，使用表2中的OR功能真值表，预充电控制信号425(即，OR运算信号421及423)从低转变到高；WL确证信号429(即，OR运算信号421及427)从高转变到低；WL确证信号433(即，OR运算信号421及431)保持低。当预充电控制信号425从低转变到高时，预充电电路412再次被撤销启动。因此，预充电电路412经配置以将BL 413及BBL 415与Vcc解耦合。当WL确证信号429从高转变到低时，WL 417再次转变到低，此意味着行a未被选择且沿着行a的位(即，位414)也未被选择。因此，I/O电路292不能读取位414的初始逻辑状态。
继续到“t3”，电力信号421从低转变到高；预充电信号423保持高；WL信号427及431保持低。因此，使用表1中的OR功能真值表，预充电控制信号425(即，OR运算信号421及423)保持低；WL确证信号429(即，OR运算信号421及427)从低转变到高；WL确证信号433(即，OR运算信号421及431)从低转变到高。当电力信号421从低转变到高时，第一晶体管420被关断且第二晶体管422被接通。如此，VSV线443及445与Vcc(即，电力)解耦合且耦合到接地。即，位414及416被断电。此外，如上文所阐述，当WL确证信号429及433处于高时，WL 417及419分别被确证。
由于在SRAM块102中存在一或多个寄生电容，因此在SRAM块102的位被完全放电(被断电)之前所述位可再次被通电，此可对位的初始状态的可靠性及可重复性产生不利影响。更具体来说，当所述一或多个寄生电容未被完全放电时，存在于寄生电容内的电荷可在SRAM块102再次被通电时不利地流回到SRAM块102的位。经解耦合VSV线443及445、经撤销启动预充电电路412以及经确证WL 417及419(在t3处)可确保在断电阶段(从t3到t4)期间一或多个寄生电容被完全放电，因此所揭露存储器装置100不经受上文所识别的问题。当VSV线443及445与Vcc解耦合且耦合到接地时，不仅位414及416被关断而且SRAM块102中的一或多个寄生电容被放电。当预充电电路412被撤销启动时，SRAM块102中的一或多个寄生电容与Vcc之间的导电路径(泄漏路径)也被切断连接。当WL 417及419被确证(启动)时，经启动WL可充当放电路径以将存在于寄生电容内的电荷放电。
继续到“t4”，电力信号421从高转变到低；预充电信号423保持高；WL信号427及431保持低。因此，使用表2中的OR功能真值表，预充电控制信号425(即，OR运算信号421及423)保持高；WL确证信号429(即，OR运算信号421及427)从高转变到低；WL确证信号433(即，OR运算信号421及431)从高转变到低。因此，位414及416再次被通电但预充电电路412、WL 417及419被撤销启动，类似于t2。
在某些实施例中，在t5处，WL信号431从低转变到高且预充电信号423从高转变到低而电力信号421保持低且WL信号427保持低。如此，WL确证信号433从低转变到高，且预充电控制信号425从高转变到低，此可使预充电电路412给待确证的BL 413及BBL 415以及WL419预充电，由此使验证电路104能够读取在位416(及图4A中未展示的沿着行b的其它位)处所呈现的初始逻辑状态。
图5图解说明根据某些实施例通过验证电路104为SRAM块102产生物理不可复制功能(PUF)签名的方法500的例示性流程图。在各种实施例中，方法500是通过图1到4中所阐述的组件中的至少一者来执行。出于论述目的，方法500的以下实施例将结合图1到4阐述。方法500的所图解说明实施例仅为实例，因此各种操作中的任一者可被省略、重新排序及/或添加但仍在本揭露的范围内。
方法500开始于操作502，在操作502中提供第一组初始状态。更具体来说，给包括多个位的SRAM块通电且所述位中的每一者呈现初始状态。SRAM块的所有位的初始状态被称为“第一组初始状态”。举例来说，再次参考图1及2，当给SRAM块102通电时，每一位(例如，201、202、203、204、205、206、207、208、209等)呈现初始状态。
方法500继续到操作504，在操作504中将第一组初始状态复制到第一再生SRAM块。继续以上实例但参考图3，将在SRAM块102处所呈现的第一组初始状态复制到再生SRAM块112。更具体来说，在某些实施例中，第一组初始状态可首先由验证电路104读出第一组初始状态并将其写入到再生SRAM块112。
方法500继续到操作506，在操作506中提供SRAM块的第二组初始状态。使用同一实例，在某些实施例中，由起动电路108将SRAM块102关闭电源且然后通电。如此，SRAM块102的位的至少一部分可呈现另一初始状态。在第一次断电并通电之后，SRAM块102的所有位的初始状态被称为“第二组初始状态”。
然后方法500继续进行到操作508，在操作508中将第二组初始状态复制到第二再生SRAM块。继续以上实例，再次参考图3，将在SRAM块102处所呈现的第二组初始状态(在第一次断电并通电之后)复制到再生SRAM块122。更具体来说，在某些实施例中，可首先由验证电路104读出第二组初始状态并将其写入到再生SRAM块122。
方法500继续到操作510，在操作510中提供SRAM块的第三组初始状态。在以上实例中，由起动电路108将SRAM块102关闭电源且然后通电。如此，SRAM块102的位的至少一部分可呈现又一初始状态。在第二次断电并通电之后，SRAM块102的所有位的初始状态被称为“第三组初始状态”。方法500可任选地继续到操作512，在操作512中将第三组初始状态复制到又一再生SRAM块(例如，图1中的132)。
在某些实施例中，在至少三组初始状态分别呈现/存储于三个不同SRAM块或再生SRAM块之后，方法500旋即继续到操作514，在操作514中验证电路104的选取引擎106通过检查每一位的趋势来选取SRAM块102的每一位的多数初始状态，如上文所阐述。在确定了SRAM块102的每一位的多数初始状态之后，方法500继续到操作516，在操作516中验证电路104使用位的多数初始状态来产生PUF签名。
在实施例中，揭露存储器装置。所述存储器装置包括：存储器块，其包含多个位，其中每当所述多个位中的至少一第一位被通电时，所述第一位呈现初始逻辑状态；起动电路，其经配置以给存储器块通电并断电N次，其中N是大于1的奇数，且其中在存储器块的每一相应电力循环之后所述至少第一位呈现初始状态；及验证电路，其耦合到所述存储器块且包含选取引擎，所述选取引擎经配置以选取在由起动电路执行的N个电力循环之后出现(N+l)/2次或多于(N+l)/2次的初始状态作为第一位的多数初始逻辑状态。
在另一实施例中，存储器装置包括：存储器块，其包含多个位，其中所述存储器块经配置以被通电N次，且其中在所述N次内，所述多个位中的至少一第一位呈现第一初始逻辑状态N1次且呈现不同于所述第一初始逻辑状态的第二初始逻辑状态N2次，其中N是大于1的奇数且N＝N1+N2；及验证电路，其耦合到所述存储器块且包含选取引擎，所述选取引擎经配置以当N1大于N2时选取第一初始逻辑状态作为第一位的多数初始状态。
在又一实施例中，揭露一种产生物理不可复制功能(PUF)签名以用于存储器装置的方法。所述方法包括：给存储器装置的存储器块通电并断电N次，其中所述存储器块包括多个位，且其中N是大于1的奇数；在存储器块的每一相应通电并断电之后提供呈现初始状态的至少一第一位；及选取出现(N+l)/2次或多于(N+l)/2次的初始状态作为第一位的多数初始逻辑状态。
上述内容概述数项实施例的特征，使得所属领域的技术人员可优选地理解本揭露的方面。所属领域的技术人员应了解，其可容易地将本揭露用作用于设计或修改其它工艺及结构以实现本文中所引入实施例的相同目的及/或达成相同优势的基础。所属领域的技术人员还应意识到，这些等效构造并不脱离本揭露的精神及范围，且应意识到其可在不脱离本揭露的精神及范围的情况下在本文中作出各种改变、替代及更改。
符号说明
100 存储器装置
101 输入端口/请求
102 静态随机存取存储器块/经耦合静态随机存取存储器块
104 验证电路
106 选取引擎
108 起动电路
112 再生静态随机存取存储器块/静态随机存取存储器块/第一再生静态随机存取存储器块
122 再生静态随机存取存储器块/第二再生静态随机存取存储器块/静态随机存取存储器块
132 再生静态随机存取存储器块
151 输出端口
201 位
202 位
203 位
204 位
205 位
206 位
207 位
208 位
209 位
220 位线
222 反位线
230 位线
232 反位线
240 位线
242 反位线
250 字线
260 字线
290 解码器/行解码器
292 输入/输出电路
301 位
302 位
303 位
304 位
305 位
306 位
307 位
308 位
309 位
390 解码器
392 输入/输出电路
401 位
402 位
403 位
404 位
405 位
406 位
406 位
407 位
408 位
409 位
411 供应电压
412 预充电电路
413 位线
414 第一位/位
415 反位线
416 第二位/位
417 字线
419 字线
420 第一晶体管
421 电力信号/OR运算信号
422 第二晶体管
423 预充电信号/OR运算信号
424 第一逻辑门/OR逻辑门
425 预充电控制信号
426 第二逻辑门/OR逻辑门
427 字线信号/OR运算信号
428 第三逻辑门/OR逻辑门
429 字线确证信号
431 字线信号/OR运算信号
433 字线确证信号
441 共享节点
443 虚拟供应电压线/经解耦合供应电压线
445 虚拟供应电压线/经解耦合供应电压线
490 解码器
492 输入/输出电路
a 行
A 列
b 行
B 列
c 行
C 列
VCC 供应电压
t0 时间
t1 时间
t2 时间
t3 时间
t4 时间
t5 时间

Claims (1)

1.一种存储器装置，其包含：
存储器块，其包含多个位，其中每当所述多个位中的至少一第一位被通电时，所述至少第一位呈现初始逻辑状态；
起动电路，其经配置以给所述存储器块通电并断电N次，其中N是大于1的奇数，且其中在所述存储器块的每一相应电力循环之后所述至少第一位呈现初始状态；以及
验证电路，其耦合到所述存储器块且包含选取引擎，所述选取引擎经配置以选取在由所述起动电路执行的N个电力循环之后出现(N+l)/2次或多于(N+l)/2次的初始状态作为所述第一位的多数初始逻辑状态。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6106043B2 (ja) * 2013-07-25 2017-03-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US11196574B2 (en) * 2017-08-17 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Physically unclonable function (PUF) generation
US10880101B2 (en) 2018-04-11 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method and circuit for de-biasing PUF bits
US10770146B2 (en) 2018-06-08 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for PUF generator characterization
TWI678892B (zh) * 2018-11-06 2019-12-01 華邦電子股份有限公司 物理不可複製功能碼產生方法及其提供裝置
US11528151B2 (en) * 2020-04-01 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Physically unclonable function (PUF) generation

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519334B2 (ja) * 2000-02-14 2004-04-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
KR100682173B1 (ko) * 2005-05-30 2007-02-12 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
GB2437989B (en) * 2006-05-09 2009-09-09 Micron Technology Inc Method, apparatus, and system for providing initial state random access memory
US8219857B2 (en) * 2008-06-26 2012-07-10 International Business Machines Corporation Temperature-profiled device fingerprint generation and authentication from power-up states of static cells
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US20130147511A1 (en) * 2011-12-07 2013-06-13 Patrick Koeberl Offline Device Authentication and Anti-Counterfeiting Using Physically Unclonable Functions
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
JP5624578B2 (ja) * 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9048834B2 (en) * 2013-01-16 2015-06-02 Intel Corporation Grouping of physically unclonable functions
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9787480B2 (en) * 2013-08-23 2017-10-10 Qualcomm Incorporated Applying circuit delay-based physically unclonable functions (PUFs) for masking operation of memory-based PUFs to resist invasive and clone attacks
US9129707B2 (en) 2013-10-02 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM with dummy read recovery
CN105849809B (zh) * 2013-12-06 2018-08-28 英派尔科技开发有限公司 具有多个存储状态的非易失性sram
US9755831B2 (en) * 2014-01-22 2017-09-05 Qualcomm Incorporated Key extraction during secure boot
US10431295B2 (en) 2014-05-30 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9281056B2 (en) 2014-06-18 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of using the same
US9218872B1 (en) 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same
US9455025B2 (en) 2014-06-27 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9564211B2 (en) 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same
US9584329B1 (en) * 2014-11-25 2017-02-28 Xilinx, Inc. Physically unclonable function and helper data indicating unstable bits
JP6419614B2 (ja) * 2015-03-17 2018-11-07 株式会社東芝 データ生成装置および認証システム
US9569601B2 (en) * 2015-05-19 2017-02-14 Anvaya Solutions, Inc. System and method for authenticating and enabling functioning of a manufactured electronic device
US9934411B2 (en) * 2015-07-13 2018-04-03 Texas Instruments Incorporated Apparatus for physically unclonable function (PUF) for a memory array
US9608827B1 (en) * 2016-01-18 2017-03-28 Xilinx, Inc. Memory cell with de-initialization circuitry
US11309018B2 (en) * 2018-01-18 2022-04-19 Regents Of The University Of Minnesota Stable memory cell identification for hardware security

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