JP2019510333A - ワード線調整スキーム - Google Patents

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Abstract

メモリおよびメモリを動作させるための方法が提供される。メモリは、トランジスタを有するメモリセルと、メモリセルに結合されたワード線を出力するワード線ドライバとを含む。ワード線ドライバは、トランジスタのパラメータを補償するために、ワード線の電圧レベルを調整する。方法は、トランジスタを有するメモリセルにアクセスするために、ワード線電圧をアサートすることと、トランジスタのパラメータを補償するために、ワード線電圧を調整することとを含む。別のメモリが提供される。メモリは、メモリセルと、メモリセルに結合されたワード線を出力するワード線ドライバとを含む。ワード線ドライバは、ワード線のフィードバックに基づいて、ワード線の電圧レベルを調整する。

Description

［関連出願の相互参照］
[0001] 本出願は、「WORDLINE ADJUSTMENT SCHEME」と題されて２０１６年３月３０日に出願された米国特許出願第１５／０８５，９４２号の利益を主張し、それは参照によって全体がここに明示的に組み込まれる。
［技術分野］
[0002] 本開示は、一般に電子回路に関し、より具体的には、改善されたワード線調整スキームを用いたメモリに関する。
[0003] メモリは、ワイヤレス通信デバイスのために不可欠なコンポーネントである。例えば、メモリは、セルフォンにおいて、アプリケーションプロセッサの一部として統合され得る。これらのワイヤレス通信デバイスにおけるより高い処理能力に関する増え続ける需要により、低い電力消費が共通設計要件となった。そのようなデバイスにおいて電力消費を削減するために、様々な技法が現在用いられている。１つのそのような技法は、メモリの動作電圧を低下させることに関わる。
[0004] しかしながら、メモリを低い電圧で動作させることは、スタティックノイズマージン（ＳＮＭ：static noise margin）の問題を悪化させ得る。ＳＮＭは、メモリセルが記憶されたデータを侵害（disturb）することなく耐える（withstand）ことができる電圧ノイズの最大量であると理解されている。よって、最小動作電圧はＳＮＭによって制限され得る。したがって、１つの設計課題は、より一層低いメモリ動作電圧を可能にするためにＳＮＭの問題に対処することである。
[0005] メモリの態様が開示される。メモリは、トランジスタを有するメモリセルと、メモリセルに結合されたワード線を出力するワード線ドライバとを含む。ワード線ドライバは、トランジスタのパラメータを補償（compensate for）するためにワード線の電圧レベルを調整するように構成される。
[0006] メモリを動作させるための態様が開示される、方法は、トランジスタを有するメモリセルにアクセスするために、ワード線電圧をアサートすることと、トランジスタのパラメータを補償するために、ワード線電圧を調整することとを含む。
[0007] メモリのさらなる態様が開示される。メモリは、メモリセルと、メモリセルに結合されたワード線を出力するワード線ドライバとを含む。ワード線ドライバは、ワード線のフィードバックに基づいて、ワード線の電圧レベルを調整するように構成される。
[0008] 装置および方法の他の態様は、装置および方法の様々な態様が例示として示されるおよび説明される以下の詳細な説明から当業者に容易に明らかとなるであろうことは、理解される。理解されることになるように、これらの態様は、他のおよび異なる形式でインプリメントされることができ、それのいくつかの詳細は、様々な他の点において修正が可能である。したがって、図面および詳細な説明は、制限を与えるものではなく、本質的には例示的なものであると見なされるべきである。
[0009] 装置および方法の様々な態様がこれより添付の図面を参照して、限定ではなく例として、詳細な説明において提示されることとなる。
[0010]図１は、メモリの例示的な実施形態のブロック図である。 [0011]図２は、図１のメモリを組み込んだアプリケーションプロセッサの例示的な実施形態のブロック図である。 [0012]図３は、ＳＲＡＭのためのメモリセルの例示的な実施形態の概略図である。 [0013]図４は、ＳＲＡＭの例示的な実施形態の機能ブロック図である。 [0014]図５は、ワード線の電圧レベルを出力および調整する書き込みドライバの例示的な実施形態の回路図である。 [0015]図６は、メモリセルのトランジスタの、種々のケースのパラメータについてのワード線電圧レベルの図である。 [0016]図７は、例示的なトランジスタの物理的インプリメンテーションの透視図の図である。 [0017]図８は、図４のＳＲＡＭの動作のフローチャートである。
詳細な説明
[0018] 添付の図面に関連して以下に記載される詳細な説明は、本発明の様々な例示的な実施形態の説明として意図されており、本発明が実施され得るのはこれらの実施形態においてのみであることを表すようには意図されていない。詳細な説明は、本発明の完全な理解を提供することを目的として特定の詳細を含む。しかしながら、本発明がこれらの特定の詳細なしに実施され得ることは、当業者に明らかであろう。いくつかの事例では、周知の構造およびコンポーネントは、本発明の概念を不明瞭にすることを避けるために、ブロック図の形式で示される。頭文字および他の記述的な用語（descriptive terminology）は、単に便宜上および明瞭さのために使用されている可能性があり、本発明の適用範囲を限定するように意図されているわけではない。
[0019] 本開示を通して提示される様々なメモリおよびメモリから読み出しするおよび／またはメモリに書き込みするための方法は、様々な装置内に組み込まれ得る。例として、ここに開示されるメモリの様々な態様は、スタンドアロンメモリとして、またはスタンドアロンメモリにおいて、インプリメントされ得る。そのような態様はまた、いかなる集積回路（ＩＣ）またはシステムにも、あるいは集積回路またはシステムのいかなる部分（例えば、モジュール、コンポーネント、回路、あるいは集積回路または集積回路の一部に存在する同様のもの）にも、あるいは集積回路またはシステムが他の集積回路またはシステムと組み合わせられるいかなる中間製品（intermediate product）（例えば、ビデオカード、マザーボード等）にも、あるいはいかなるエンド製品（例えば、携帯電話、携帯情報端末（ＰＤＡ）、デスクトップコンピュータ、ラップトップコンピュータ、手のひらサイズのコンピュータ、タブレットコンピュータ、ワークステーション、ゲームコンソール、メディアプレーヤ、コンピュータベースのシミュレータ、ラップトップのためのワイヤレス通信アタッチメント、または同様のもの）にも、含まれ得る。ここに開示される方法の様々な態様は、同様に、スタンドアロンメモリにおいてインプリメントされる、または、いかなる集積回路またはシステムにも、あるいは集積回路またはシステムのいかなる部分にも、あるいはいかなる中間製品またはエンド製品にも、あるいは、そのようなスタンドアロンメモリ、集積回路またはシステム（またはその一部）、中間製品、またはエンド製品によって実施されるいかなるステップ、処理、アルゴリズムまたは同様のもの、またはそれらの任意の組合せにも、含まれるものとする。
[0020] 「例示的な（exemplary）」という用語は、ここで「例、事例、または例示としての役割を果たす」という意味で使用される。「例示的」としてここに説明されるいずれの実施形態も、必ずしも他の実施形態よりも有利であるまたは好ましいと解釈されるべきではない。同様に、装置または方法の「実施形態」という用語は、本発明のすべての実施形態が、説明されたコンポーネント、構造、特徴、機能性、処理、利点、利益、または動作モードを含むことを必要としない。
[0021] 「接続される」、「結合される」という用語またはそれらのいかなる変形も、２つ以上の要素間の、直接か間接のいずれかの、いかなる接続または結合も意味し、共に「接続された」または「結合された」２つの要素間の１つまたは複数の中間要素の存在を包含することができる。要素間の結合または接続は、物理的、論理的、またはそれらの組合せであることができる。ここで使用される場合、２つの要素は、いくつかの非限定的および非網羅的な例として、１つまたは複数のワイヤ、ケーブル、および／またはプリントされた電気的接続を使用して、ならびに無線周波数領域、マイクロ波領域、および光（可視と不可視の両方の）領域における波長を有する電磁気エネルギのような電磁気エネルギを使用して、共に「接続されている」または「結合されている」と考えられることができる。
[0022] 「第１の」、「第２の」等のような指定を使用した本明細書における要素へのいずれの言及も、一般にそれらの要素の数量または順序を限定しない。むしろ、これらの指定は、本明細書では、２つ以上の要素またはある要素のインスタンス間での区別の便利な方法として使用される。したがって、第１の要素および第２の要素への言及は、２つの要素のみが用いられることができる、ということも、または第１の要素が第２の要素より優先されなければならない、ということも、意味していない。
[0023] ここで使用される場合、単数形の「a」、「an」および「the」は、文脈上明確にそうでないことを示していない限り、複数形も含むように意図している。ここで使用されるとき、「備える（comprises）」、「備える（comprising）」、「含む（includes）」、および／または「含む（including）」という用語は、示される特徴、整数、ステップ、動作（operations）、要素、および／またはコンポーネントの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、および／またはそれらのグループの存在または追加を排除（preclude）しないことは、さらに理解されるだろう。
[0024] メモリの様々な態様が、これよりスタティックランダムアクセスメモリ（ＳＲＡＭ）の文脈で提示される。ＳＲＡＭは、データを保持するために電力を必要とする揮発性メモリである。しかしながら、当業者が容易に認識することになるように、そのような態様は、他のメモリおよび／または回路構成（circuit configurations）に拡張され得る。したがって、ＳＲＡＭへのすべての言及は、単にメモリの例示的な態様を例示することのみを、そのような態様が幅広いアプリケーションに拡張され得るという理解の下で、意図したものである。いくつかの例では、説明されるＳＲＡＭは、基板上の、プロセッサのような他の集積回路（ＩＣ）ブロックに埋め込まれ得る。埋め込まれるＳＲＡＭの１つのそのような例は、ワイヤレス通信アプリケーションのためのアプリケーションプロセッサである。
[0025] 図１は、メモリ１００の例示的な実施形態のブロック図である。メモリ１００は、データ（例えば、命令によって動作されるデータおよびプログラム命令）を書き込むおよび読み出すための媒体を、周辺回路に提供する。以下で使用される場合、「データ」という用語は、プログラム命令、データ、およびメモリ１００に記憶され得るいかなる他の情報も含むように理解されることとなる。メモリ１００は、メモリ１００の動作を制御するための動作制御１０２に関する入力を含む。例えば、メモリ１００は、読み出し、書き込み、または様々なテストモードで動作し得る。メモリ１００はまた、（例えば、アドレス入力１０４を介した）アドレスに関する、および指定されたアドレスにおいてメモリ１００に書き込まれるべき（例えば、読み出しデータ／書き込みデータ１０６を介した）書き込みデータに関する、入力を含む。メモリはさらに、指定されたアドレスにおいてメモリ１００から読み出される（例えば、読み出しデータ／書き込みデータ１０６を介した）読み出しデータに関する出力を含む。メモリ１００にデータを書き込むとき、周辺回路は、動作制御１０２を書き込みモードに設定し、メモリ１００に、アドレスと、そのアドレスにおいてメモリ１００に書き込まれるべき書き込みデータとを、併せて送る。メモリ１００からデータを読み出すとき、周辺回路は、読み出し／書き込みイネーブル制御を読み出しモードに設定し、メモリ１００にアドレスを送る。それに応じて、メモリ１００は、そのアドレスにおける読み出しデータを周辺回路に送る。
[0026] 図２は、図１のメモリを組み込んだアプリケーションプロセッサの例示的な実施形態のブロック図である。アプリケーションプロセッサ２０２は、図１のメモリ１００をそこに組み込んだＩＣ基板の例として提供される。当業者に知られているように、メモリ１００のアプリケーションは、それに限定されない。いくつかの例では、アプリケーションプロセッサ２０２は、メモリ１００および様々なプロセッサコアが組み込まれたＩＣ基板に組み込まれ得る。プロセッサコアは、回路の集まり（a collection of circuits）であり得、命令実行ユニットを含み得る。プロセッサコアのうちの１つは、周辺回路２０６として動作し得るか、または周辺回路２０６を含み得る。いくつかの例では、周辺回路２０６は、メモリ１００の周辺にありかつメモリ１００にアクセスすることができる、いかなる好適な回路も含むように広く解釈され得る。図１で説明されたように、周辺回路２０６は、動作制御１０２およびアドレス入力１０４を介して、読み出しまたは書き込み動作を実行するようにメモリ１００に命令し得る。周辺回路２０６はさらに、読み出しデータ／書き込みデータ１０６を介して、メモリ１００から読み出しデータを受け取り得る、またはメモリ１００に書き込みデータを提供し得る。
[0027] メモリ１００は、例としてＳＲＡＭのような、任意の好適な記憶媒体であり得る。しかしながら、当業者が容易に認識することになるように、メモリ１００は、必ずしもＳＲＡＭに限定されない。ＳＲＡＭは、「セル」、「メモリセル」、または「ビットセル」として知られる記憶要素のアレイを含む。各メモリセルは、１ビットのデータ（例えば、論理１または論理０）を記憶するように構成される。図３は、ＳＲＡＭのためのメモリセルの例示的な実施形態の回路図である。メモリセル３００は、６トランジスタ（６Ｔ）構成でインプリメントされる。しかしながら、当業者が容易に認識することになるように、セルは、４トランジスタ（４Ｔ）またはいかなる他の好適なトランジスタ構成でも、インプリメントされ得る。
[0028] ２つのインバータ３０２、３０４を有するメモリセル３００が示される。第１のインバータ３０２は、ｐチャネルトランジスタ３０６およびｎチャネルトランジスタ３０８を含む。第２のインバータ３０４は、ｐチャネルトランジスタ３１０およびｎチャネルトランジスタ３１２を含む。説明される実施形態では、インバータ３０２および３０４はＶＤＤによって電力供給され、リターンＶＳＳ（例えば、接地）を有する。第１のおよび第２のインバータ３０２、３０４は、相互接続されて、クロスカップルされたラッチを形成する。第１のｎチャネルアクセストランジスタ３１４は、第１のインバータ３０２からの出力ノード３１６をビット線ＢＬに結合し、第２のｎチャネルアクセストランジスタ３１８は、第２のインバータ３０４からの出力ノード３２０をビット線ＢＬＢ（それの値は、ビット線ＢＬの逆（opposite）または反転（inverse）である）に結合する。アクセストランジスタ３１４、３１８のゲートは、ワード線ＷＬに結合される。
[0029] 読み出し動作は、メモリセル３００内に記憶されたデータを侵害しないように決定された事前決定されたレベルに、ビット線ＢＬおよびＢＬＢを事前充電または充電することによって、開始され得る。（充電回路は明瞭さのために示されていない）。次いでワード線ＷＬがアサートされ、それぞれアクセストランジスタ３１４および３１８を介して、クロスカップルされたインバータ３０２、３０４をビット線ＢＬおよびＢＬＢに接続する。例として、メモリセル３００は、出力ノード３１６にｌｏｗレベル（例えば、接地）を、出力ノード３２０にｈｉｇｈレベル（例えば、ＶＤＤ）を記憶することによって、論理１を記憶し得る。これらの状態は、クロスカップルされたインバータ３０２、３０４によって維持される。ワード線ＷＬをアサートする際、インバータ３０２は、アクセストランジスタ３１４および出力ノード３１６を通してビット線ＢＬを放電する。ビット線ＢＬＢは、アクセストランジスタ３１８および出力ノード３２０を通してインバータ３０４によってｈｉｇｈレベルに維持される。したがってビット線ペアＢＬおよびＢＬＢ上の電圧差が、ビット線ＢＬのプルダウンによって確立される。
[0030] ビット線ＢＬおよびＢＬＢは、センスアンプ（ＳＡ）に供給（fed to）され、それは、それ上の（carried thereon）データ（例えば、電圧差）を検知（senses）し、読み出しデータとして論理レベル（例えば、論理１）を周辺回路２０６に出力する。本開示においては、書き込み動作が例として使用される（が、本開示のスコア（the score）はもちろんそれに限定されない）。したがって、ＳＡは明瞭さのために示されない。
[0031] 書き込み動作は、ビット線ＢＬおよびＢＬＢを、メモリセル３００に書き込まれるべき値に設定し、ワード線ＷＬをアサートすることによって、開始され得る。つまり、書き込みデータがビット線ＢＬおよびＢＬＢ上へと駆動される。ワード線ＷＬは、書き込まれるべき値（例えば、書き込みデータ）がビット線ＢＬおよびＢＬＢに提供される前にまたは後に、アサートされ得る。例として、ビット線ＢＬを論理レベル０に、およびビット線ＢＬＢを論理１に設定することによって、論理１がメモリセル３００に書き込まれ得る。ビット線ＢＬにおける論理レベル０は、アクセストランジスタ３１４を通して第２のインバータ３０４の入力に印加（applied）され、それは次に第２のインバータ３０４の出力ノード３２０をＶＤＤにする（forces）。第２のインバータ３０４の出力ノード３２０は、第１のインバータ３０２の入力に印加され、それは次に第１のインバータ３０２の出力ノード３１６をＶＳＳにする（forces）。論理レベル０は、ビット線ＢＬおよびＢＬＢの値を反転（inverting）させることによって、メモリセル３００に書き込まれ得る。書き込みドライバは、書き込みデータがクロスカップルされたインバータ３０２、３０４の前の状態をオーバーライドすることができるように、メモリセル３００中のプルアップトランジスタ（３０６および３１０）よりも強いように設計される。
[0032] ひとたび読み出しまたは書き込み動作が完了すると、ワード線はデアサート（de-asserted）され、それによりアクセストランジスタ３１４および３１８がビット線ＢＬおよびＢＬＢを２つのインバータ３０２、３０４から切断（disconnect）するようにする。２つのインバータ３０２、３０４間のクロスカップリングは、メモリセル３００に電力が印加されている限り、インバータ出力の状態を維持する。
[0033] ワード線の電圧レベルを調整するための方法および装置の様々な態様が、ＳＲＡＭの書き込み動作に関して提示されることになる。しかしながら、当業者が容易に認識することとなるように、本開示を通して提示されるワード線の電圧レベルを調整するための装置および方法の様々な態様、およびそれらの多数のアプリケーションは、それに限定されない。例えば、提示される態様は、ＳＲＡＭの範囲を超えて（beyond）、および書き込み動作の範囲を超えて、メモリに適用され得る。したがって、提示される装置または方法に関する特定のアプリケーションについてのすべての参照は、装置または方法の例示的な態様を例示することのみを、そのような態様が異なる幅広いアプリケーションを有し得るという理解の下で、意図したものである。
[0034] 図４は、ＳＲＡＭの例示的な実施形態の機能ブロック図である。ＳＲＡＭの様々な態様が、これより書き込み動作の文脈で提示されることとなる。したがって、提示の明確さのために、書き込み動作のための接続のみが示される。当業者は、読み出し動作をサポートするために追加的な接続が必要とされることを容易に認識することとなる。
[0035] ＳＲＡＭ４００は、例えばＳＮＭを改善するために、ワード線上の電圧レベルを調整するための改善されたスキームをインプリメントするように構成される。ＳＲＡＭ４００は、アドレスを復号し、および読み出しおよび書き込み動作を実施するためのサポーティング回路構成（supporting circuitry）を伴うコア４０２を含む。コア４０２は、横の行（horizontal rows）と縦の列（vertical columns）で接続を共有するように配置されたメモリセル３００を含む。具体的には、メモリセル３００の各横の行はワード線ＷＬを共有し、メモリセル３００の各縦の列はビット線ＢＬおよびＢＬＢのペアを共有する。コア４０２のサイズ（すなわち、セルの数）は、特定のアプリケーション、速度要件、レイアウトおよびテスト要件、およびシステムに課せられた全体的な設計制約を含む多様な要因に応じて変わり得る。典型的には、コア４０２は、数千または数百万のメモリセルを含むことになる。
[0036] 図４に示されるＳＲＡＭの例示的な実施形態では、コア４０２は、２ｎ個の横の行と２ｍ（ｘ）個の縦の列に配列された（２ｎｘ２ｍ（ｘ））個のメモリセル３００から成り、ここで２ｍは１行当たりのワードの数であり、ｘは、１ワード当たりのビットの数である。周辺デバイス（示されていない）は、（ｎ＋ｍ）ビット幅のアドレスを使用して、コア４０２内の任意のワード（すなわち、ｘ個のセル）にランダムにアクセスし得る。言い換えれば、ＳＲＡＭ４００は読み出し動作に関してｘビットの読み出しデータを出力し、書き込み動作に関してｘビット書き込みデータをコア４０２に書き込む。
[0037] この例では、ｎビットのアドレスが行デコーダ４０４の入力に提供され、ｍビットのアドレスが列デコーダ４０６の入力に提供される。行デコーダ４０４は、ｎビットアドレスを２ｎ個のワード線出力に変換する。異なるｎビットの行アドレスごとに異なるワード線ＷＬが行デコーダ４０４によってアサートされる。その結果、アサートされたワード線ＷＬを有する横の行における２ｍ（ｘ）個のメモリセル３００の各々は、図３に関連して上述したように、それのアクセストランジスタを通して、２ｍ（ｘ）個のビット線（ＢＬおよびＢＬＢ）のうちの１つのペアに接続される。行デコーダ４０４は、ＷＬワード線の各々上へと電圧レベルを出力するワード線ドライバ４０５（１：２ｎ）を含み得る。ワード線ドライバ４０５（１：２ｎ）に関連する特徴は、図５を用いて提供される。書き込みデータは、ｘ個のマルチプレクサ４０８を通して、ビット線（ＢＬおよびＢＬＢ）の選択されたペア上へと駆動され、図３で説明されたように、アサートされたワード線ＷＬを有するメモリセルに書き込まれる。
[0038] 列デコーダ４０６は、２ｍ個の出力（ＷＭ１〜ＷＭ２ｍ）を提供するとともに、これら出力のうちの異なるものが、アドレス入力の各異なる組合せについてアサートされる。これら出力は、ｘ個のマルチプレクサ４０８に提供される。各マルチプレクサは、列デコーダ４０６からの出力に基づいて、２ｍ個のビット線ペアの間で、書き込みドライバ４１０からのｘ個の入力のうちの１つを切り替える２ｍ：１マルチプレクサである。例として、１行当たり４つの１２８ビットワードを記憶するコアは、１２８個の４：１マルチプレクサ（例えば、ｘはこの例では４）を必要とる。各マルチプレクサの入力は、書き込みドライバ４１０からの１２８個の出力のうちの１つに結合される。復号されたｍビットアドレスに基づいて、各マルチプレクサは、書き込みドライバ４１０からのそれの入力を、４つのビット線ペアのうちの１つに結合する。４つのビット線ペアは、４つのメモリセルに結合され、それらの各々は、行における異なるワードについて対応するビットを記憶する。例えば、４つのメモリセルのうちの第１のものは、第１のワードの最下位ビット（ＬＳＢ：least significant bit）を記憶し得、４つのメモリセルのうちの第２のものは、第２のワードのＬＳＢを記憶し得、４つのメモリセルのうちの第３のものは、第３のワードのＬＳＢを記憶し得、４つのメモリセルのうちの第４のものは、第４のワードのＬＳＢを記憶し得る。したがって、書き込みドライバ４１０は、周辺デバイス（示されていない）から受け取られた書き込みデータをビット線ＢＬおよびＢＬＢのｘ個のペア上へと駆動し、ここでｘ個のマルチプレクサの各々がビット線ＢＬおよびＢＬＢの１つのペアを提供する。
[0039] 図５は、ワード線の電圧レベルを出力および調整する書き込みドライバの例示的な実施形態の回路図である。ＳＮＭを改善する（よってメモリの最小動作電圧をさらに低める）ための１つのスキームは、ワード線電圧を調整することである。例えば、ワード線電圧（例えば、メモリセル３００にアクセスするためにワード線ＷＬがアサートされるときの電圧レベル）は、書き込みについてのＳＮＭを改善するためにより低く調整され得る。いくつかの例では、図４で説明されたように、アサートされるワード線は２ｍ（ｘ）個のメモリセル３００に結合され、そのうちのｘ個のメモリセル３００が、書き込みのために選択され得る。したがって、選択されたｘ個のメモリセル３００が、書き込みデータを供給される。選択されないメモリセル３００は、疑似読み出し状態（pseudo-read condition）に置かれ得る。例えば、選択されないメモリセル３００に関するビット線ペアＢＬおよびＢＬ＿Ｂは、ワード線ＷＬのアサーションの際に記憶されたデータを侵害しないＶＤＤのような電圧レベルに事前充電され得る。スキームは、ある特定の条件下でノイズの影響をより受けやすい（susceptible to noise）。例えば、選択されないメモリセル３００は、ノード３１６において論理０を記憶し得る。書き込み動作では、選択されないメモリセル３００に関するビット線ペアＢＬおよびＢＬ＿Ｂは、ＶＤＤに充電される。より速いｎタイプトランジスタのような、いくつかの条件下では、アクセストランジスタ３１４は、通常よりも強い可能性があり、ノイズにより、ビット線ＢＬ上のＶＤＤレベルが、強いアクセストランジスタ３１４を介してノード３１６に記憶された論理０を上書きし得る。したがって、いくつかの例（例えば書き込みに関する）では、ＳＲＡＭ４００は、より遅いｎタイプトランジスタのケースに比べて、より速いｎタイプトランジスタのケースの場合に、ノイズの影響をより受けやすい。
[0040] したがって、ワード線電圧を調整するまたは低めることは、ＳＮＭを改善し得る。ワード線の電圧レベルが低められると、より速いｎタイプトランジスタの影響は緩和され得る。例えば、アクセストランジスタ３１４の駆動はより低いワード線ＷＬによって弱められることになる（diminished）ので、ビット線ＢＬ上のＶＤＤは、低められたワード線ＷＬではノード３１６に記憶された論理０を誤って上書きすることが可能ではないだろう。しかしながら、他の問題が生じ得る。例えば、より遅いｎタイプトランジスタ（およびより速いｐタイプトランジスタ）の条件の下では、選択されたメモリセル３００に記憶されたデータを上書きすることはより困難であり得る。したがって、ワード線を調整するまたは低めることは、書き込みパフォーマンスに影響し得る。
[0041] 回路図５００は、同じレベルで、他の条件（例えば、より遅いｎタイプトランジスタ）に関するメモリセルの書き込み能力を低下させることなく、いくつかの条件（例えば、より速いｎタイプトランジスタ）に関してＳＮＭを改善する書き込みドライバ４０５の例示的な実施形態を示す。ワード線ドライバ４０５は、電圧調整回路４０５＿１および電圧源ＶＤＤによって電力供給されるバッファ５０２を含む。いくつかの例では、バッファ５０２は、インバータを含み得る。復号されたｎビットアドレスに応答して、バッファ５０２は、ＶＤＤにおけるワード線電圧をワード線ＷＬ上へと出力する。
[0042] 電圧調整回路４０５＿１は、メモリセル３００中の（基準）トランジスタのパラメータを補償するために、調整量ＶＡＤＪ分ワード線電圧を調整するように構成される。したがって、いくつかの例では、調整量ＶＡＤＪは、メモリセル３００中の（基準）トランジスタのパラメータに従ってまたは応答して変わり得る。いくつかの例では、（基準）トランジスタは、アクセストランジスタ３１４または３１８であり得る。いくつかの例では、パラメータは、（基準）トランジスタの速度を含み得る。例えば、より速い速度のケースは、より低速のケースに比べて、より低いしきい値電圧ＶＴＨおよび／またはより高い相互コンダクタンスを有する（基準）トランジスタを含み得る。いくつかの例では、（基準）トランジスタのパラメータは、さらに温度を考慮に入れ得る。
[0043] 電圧調整回路４０５＿１は、ワード線ＷＬに結合されたｎタイププルダウントランジスタ５１４を含む。プルダウントランジスタ５１４は、ワード線ＷＬ上のワード線電圧を調整またはプルダウンするように構成される。いくつかの例では、プルダウントランジスタ５１４は、より遅い速度の（基準）トランジスタのケースに比べて、より速いスリープ（sleep）のｎタイプトランジスタのケースにおいては、ワード線ＷＬ上の電圧レベルをより多くプルダウンする（およびより遅いｎタイプトランジスタのケースにおいてはワード線電圧をより少なくプルダウンする）ように構成される。電圧調整回路４０５＿１はさらに、プルダウントランジスタ５１４をバイアスするためのｎタイプパスゲートトランジスタ５１２を含む。パスゲートトランジスタ５１２は、ワード線電圧の調整またはプルダウンを制御するために、プルダウントランジスタ５１４のゲートとワード線ＷＬとを結合する。パスゲートトランジスタ５１２がオンにされるとき、ワード線のフィードバック５５０が、パスゲートトランジスタ５１２およびプルダウントランジスタ５１４を介してワード線電圧レベルをフィードバックする。そのような状態で、ワード線ＷＬはプルダウントランジスタのゲートに電気的に接続される。よって調整量ＶＡＤＪは、ワード線ＷＬの現在の電圧レベルに基づく。したがって、ワード線ドライバは、ワード線のフィードバックに基づいて、ワード線ＷＬの電圧レベルを調整するように構成される。
[0044] 調整量ＶＡＤＪは、メモリセル３００の（基準）トランジスタのパラメータに従って変わる。いくつかの例では、電圧調整回路４０５＿１は、より遅い速度の（基準）トランジスタのケースに比べて、より速い速度のケースにおいて、調整量ＶＡＤＪがより多いように構成される。そのようにして、ワード線電圧を調整するまたは低めることの影響は、より遅い速度の（基準）トランジスタのケースでは減らさせる。
[0045] 例えば、メモリセル３００の（基準）トランジスタは、メモリセル３００の、アクセストランジスタ３１４または３１８のようなｎタイプトランジスタであり得る。より速い速度のｎタイプトランジスタのケースでは、（例えば書き込みに関して）ＳＮＭを改善するために、より多くの調整量ＶＡＤＪが必要とされ得る。上に提示されたように、より多くの調整量ＶＡＤＪ分ワード線ＷＬを低めることによって、選択されないメモリセル３００は、（さもなければより速い速度のｎタイプアクセストランジスタ３１４または３１８に起因して記憶されたデータの侵害（disturbance）を引き起こす可能性がある）ノイズの影響を、より受けにくい。
[0046] より遅い速度のｎタイプトランジスタのケースでは、より少ない調整量ＶＡＤＪが適用され得る。メモリセル３００に書き込むために、ビット線ペアＢＬおよびＢＬ＿Ｂ上の書き込みデータは、メモリセル３００に記憶されたデータに打ち勝つ（overcome）。より遅い速度のｎタイプトランジスタのケースにおいて調整量ＶＡＤＪを減少させることで、そのような書き込み処理が妨げられない（not impeded）。電圧調整回路４０５＿１の動作に関する追加的な詳細は、図６を用いて提供される。
[0047] 電圧調整回路４０５＿１はさらに、ディセーブルされる（例えば、ワード線電圧を調整またはプルダウンしない）ように構成され得る。電圧源ＶＤＤによって電力供給される制御回路５２０は、電圧調整回路４０５＿１をイネーブルするために、ＷＬ＿ＡＤＪ信号をアサートする。アサートされるＷＬ＿ＡＤＪ信号はよってＶＤＤレベルにあり得、パスゲートトランジスタ５１２をオンにするために、パスゲートトランジスタ５１２のゲートに提供される。インバータ５４２は、ＷＬ＿ＡＤＪ信号を受け取り、ＷＬ＿ＡＤＪ＿Ｂ信号を出力し、それはＷＬ＿ＡＤＪ信号の逆極性（the opposite polarity）である。ｎタイプトランジスタ５１６は、プルダウントランジスタ５１４のゲートに接続されたノードＮ１と接地ＶＳＳとを結合する。ＷＬ＿ＡＤＪ信号がアサートされるとき、ｎタイプトランジスタ５１６はオフにされ、電圧調整回路４０５＿１の動作に影響を与えない。電圧調整回路４０５＿１をディセーブルするためにＷＬ＿ＡＤＪ信号がデアサートされるとき、パスゲートトランジスタ５１２はＷＬ＿ＡＤＪ信号によってオフにされ、トランジスタ５１６は、ＷＬ＿ＡＤＪ＿Ｂ信号によってオンにされる。オンにされたトランジスタ５１６は、プルダウントランジスタ５１４をディセーブルするために、ノードＮ１を接地にプル（pulls）する。
[0048] 図６は、メモリセルのトランジスタの、種々のケースのパラメータについてのワード線電圧レベルの図である。この例では、補償されるパラメータは、メモリセル３００のｎタイプトランジスタのしきい値電圧ＶＴＨを含み得る。ケース１では、メモリセル３００のｎタイプトランジスタは、（ケース２のものに比べて）より速く、故に、ｎタイプトランジスタのＶＴＨは、（ケース２のものに比べて）より低い可能性がある。ケース２では、メモリセル３００のｎタイプトランジスタは、（ケース１のものに比べて）より遅く、故に、ｎタイプトランジスタのＶＴＨは、（ケース１のものに比べて）より高い可能性がある。
[0049] 電圧調整回路４０５＿１がディセーブルされるとき、ワード線電圧は、ＶＤＤにおいて調整されないだろう。電圧調整回路４０５＿１がイネーブルされるとき、パスゲートトランジスタ５１２は、ワード線ＷＬをノードＮ１に、故にプルダウントランジスタ５１４のゲートに、結合する。ノードＮ１上の電圧は、パスゲートトランジスタ５１２のＶＴＨ分差し引かれた（subtracted by the VTH）ＷＬ＿ＡＤＪ信号の電圧（すなわち、ＶＤＤ）であるだろう。ノードＮ１上の電圧は、調整量ＶＡＤＪ分ワード線ＷＬ上の電圧をプルダウンするために、プルダウントランジスタ５１４をオンにする。
[0050] パスゲートトランジスタ５１２のＶＴＨは、ケース２（より遅いｎタイプトランジスタ）に比べてケース１（より速いｎタイプトランジスタ）においてより低い。したがって、ノードＮ１の電圧は、ケース２に比べてケース１においてより高い。その結果、プルダウントランジスタ５１４は、ケース２に比べてケース１においてより強くオンにされ、ワード線電圧は、ケース２に比べてケース１においてより多くプルダウンされる（例えば、ＶＡＤＪがより多い（higher））。ケース１およびケース２におけるワード線電圧のプルダウンの差は、（プルダウントランジスタ５１４がケース２に比べてケース１においてより一層強くオンにすることを可能にする）プルダウントランジスタ５１４のより低いＶＴＨが原因で、さらに拡大される。
[0051] 図７は、例示的なトランジスタの物理的インプリメンテーションの透視図の図である。いくつかの例では、ＳＲＡＭ４００は、ｆｉｎＦＥＴ技術においてインプリメントされ得る。ｆｉｎＦＥＴ技術では、トランジスタは、垂直方向に製造される（fabricated in a vertical direction）。トランジスタ７１０は、ｆｉｎＦＥＴ技術における単一のｆｉｎのトランジスタを例示する。トランジスタ７２０は、複数のｆｉｎのトランジスタを例示する。ｆｉｎは、３Ｄのソース、ドレインおよびゲート構造であり得、（フィールド酸化膜と平面に位置する（being planar with）のとは対照的に）フィールド酸化膜上に配置（disposed on）される。トランジスタ７１０のｆｉｎ＿１は、第１の方向に伸び得る。ゲート酸化膜レイヤは、ｆｉｎのゲート領域上に配置される。トランジスタのゲートは、ｆｉｎ上で第２の方向に伸びる。トランジスタ７１０は、ゲート長Ｌ、およびソース／ドレイン幅ＷＦＩＮ、およびソース／ドレインの高さＨＦＩＮを有する。トランジスタ７２０は、トランジスタ７１０と事実上同一であるが、複数のｆｉｎ、ｆｉｎ＿１およびｆｉｎ＿２を有し、およびそれらｆｉｎ上に共通ゲートを有する。トランジスタ７２０の駆動強度（drive strength）はよって、トランジスタ７１０の駆動強度のほぼ２倍となるであろう。したがって、ｆｉｎＦＥＴ技術では、トランジスタのサイズは、トランジスタのｆｉｎの数によって決定され得る。
[0052] いくつかの例では、メモリセル３００は、ｆｉｎＦＥＴ技術においてインプリメントされる。記憶されたデータに対するラッチとして構成されるｐタイプトランジスタ３０６および３１０ならびにｎタイプトランジスタ３０８および３１２は、同じ数の、１つまたは複数のｆｉｎで、インプリメントされる（例えば、各々がトランジスタ７１０によって例示されるような１つのｆｉｎのトランジスタである）。記憶されたデータをラッチするｐタイプトランジスタ３０６および３１０ならびにｎタイプトランジスタ３０８および３１２は、よって、同じサイズのトランジスタとしてインプリメントされる。
[0053] いくつかの例では、アクセストランジスタ３１４および３１８もまた、ラッチングトランジスタ（the latching transistors）と同じ数の、１つまたは複数のｆｉｎでインプリメントされ得る（例えば、各々がトランジスタ７１０によって例示されるような１つのｆｉｎのトランジスタである）。アクセストランジスタ３１４および３１８は、よって、ラッチングトランジスタと同じサイズのトランジスタである。
[0054] 図８は、図４のＳＲＡＭの動作のフローチャートである。動作は、例えば図４および図５に提示された回路によって実施され得る。８０２において、トランジスタを含むメモリセルにアクセスするために、ワード線電圧がアサートされる。図４に関して、ワード線ドライバ４０５が、メモリセル３００にアクセスするために、ワード線ＷＬ上に電圧を出力することによって、ワード線をアサートする。図３に関して、メモリセル３００は、データを記憶するためのラッチとして構成される、ｐタイプトランジスタ３０６および３１０ならびにｎタイプトランジスタ３０８および３１２を含み得る。アクセストランジスタ３１４および３１８（これまたｎタイプ）は、ビット線ペアＢＬおよびＢＬ＿Ｂがメモリセル３００に書き込みするまたは読み出しすることを可能にするために、ワード線ＷＬに結合される。
[0055] ８０４において、ワード線電圧は、トランジスタのパラメータを補償するために調整される。いくつかの例では、トランジスタのパラメータは、メモリセル３００のｎタイプトランジスタの（例えば、アクセストランジスタ３１４および３１８の）速度であり得る。速度は、ｎタイプトランジスタのしきい値電圧ＶＴＨおよび／または相互コンダクタンスを含み得る。図５に関して、電圧調整回路４０５＿１は、ｎタイプトランジスタの速度（例えば、相互コンダクタンスおよび／またはしきい値電圧ＶＴＨ）に基づいて、ワード線ＷＬ上の電圧を調整またはプルダウンする。
[0056] ８０６において、ワード線電圧は、より速いｎタイプトランジスタのケースにおいてはより多くプルダウンされる。８０８において、ワード線電圧は、より遅いｎタイプトランジスタのケースにおいてはより少なくプルダウンされる。図５に関して、電圧調整回路４０５＿１がイネーブルされるとき、パスゲートトランジスタ５１２は、ワード線ＷＬをノードＮ１に、故にプルダウントランジスタ５１４のゲートに、結合する。ノードＮ１上の電圧は、パスゲートトランジスタ５１２のＶＴＨ分差し引かれたＷＬ＿ＡＤＪ信号の電圧（すなわち、ＶＤＤ）であるだろう。ノードＮ１上の電圧は、調整量ＶＡＤＪ分ワード線ＷＬ上の電圧をプルダウンするために、プルダウントランジスタ５１４をオンにする。
[0057] パスゲートトランジスタ５１２のＶＴＨは、ケース２（より遅いｎタイプトランジスタ）に比べてケース１（より速いｎタイプトランジスタ）においてより低い。したがって、ノードＮ１の電圧は、ケース２に比べてケース１においてより高い。その結果、プルダウントランジスタ５１４は、ケース２に比べてケース１においてより強くオンにされ、ワード線電圧は、ケース２に比べてケース１においてより多くプルダウンされる（ＶＡＤＪはより多い（higher））。ケース１およびケース２におけるワード線電圧のプルダウンの差は、（プルダウントランジスタ５１４がケース２に比べてケース１においてより一層強くオンにすることを可能にするプルダウントランジスタ５１４のより低いＶＴＨが原因で、さらに拡大される。
[0058] ８１０において、ワード線電圧は、プルダウントランジスタによってプルダウンされる。８１２において、プルダウントランジスタは、パスゲートトランジスタによってバイアスされる。８１４において、プルダウントランジスタのゲートとワード線電圧とが結合される。図５に関して、プルダウントランジスタ５１４は、ワード線ＷＬの電圧をプルダウンする。パスゲートトランジスタ５１２は、ワード線ＷＬの電圧を（例えば、ノードＮ１を通して）プルダウントランジスタ５１４のゲートに結合する。パスゲートトランジスタ５１２はよって、ワード線電圧を調整するために、プルダウントランジスタ５１４をバイアスする。
[0059] 上述した動作方法におけるブロックの特定の順序または階層は、単に例として提供されている。設計選好に基づいて、動作方法におけるブロックの特定の順序または階層は、再配列、変更（amended）、および／または修正され得る。添付の方法の請求項は、動作方法に関連する様々な限定を含むが、記載された限定は、特許請求の範囲に明示的に述べられていない限りは、決して特定の順序または階層によって限定されるように意味するものではない。
[0060] 本開示の様々な態様は、当業者が本発明を実施することを可能にするために提供されている。本開示を通して提示された例示的な実施形態への様々な修正は、当業者に容易に明らかとなり、ここに開示された概念は、他の磁気記憶デバイスにも拡張され得る。したがって、特許請求の範囲は、本開示の様々な態様に限定されるようには意図されておらず、特許請求の範囲の文言と一致する最大の範囲を与えられるべきである。当業者に知られているかあるいは後に知られることになる、本開示全体にわたって説明された例示的な実施形態の様々なコンポーネントに対するすべての構造的および機能的な同等物は、参照によってここに明示的に組み込まれ、特許請求の範囲に包含されるように意図されている。さらに、本明細書におけるいかなる開示も、そのような開示が特許請求の範囲に明確に記載されているか否かに関わらず、公衆に献呈されることを意図したものではない。請求項のいずれの要素も、その要素が「のための手段」という表現を使用して明示的に記載されていない限り、または、方法の請求項のケースでは、その要素が「のためのステップ」という表現を使用して記載されていない限り、米国特許法第１１２条（f）の規定の下で解釈されるべきではない。
[0060] 本開示の様々な態様は、当業者が本発明を実施することを可能にするために提供されている。本開示を通して提示された例示的な実施形態への様々な修正は、当業者に容易に明らかとなり、ここに開示された概念は、他の磁気記憶デバイスにも拡張され得る。したがって、特許請求の範囲は、本開示の様々な態様に限定されるようには意図されておらず、特許請求の範囲の文言と一致する最大の範囲を与えられるべきである。当業者に知られているかあるいは後に知られることになる、本開示全体にわたって説明された例示的な実施形態の様々なコンポーネントに対するすべての構造的および機能的な同等物は、参照によってここに明示的に組み込まれ、特許請求の範囲に包含されるように意図されている。さらに、本明細書におけるいかなる開示も、そのような開示が特許請求の範囲に明確に記載されているか否かに関わらず、公衆に献呈されることを意図したものではない。請求項のいずれの要素も、その要素が「のための手段」という表現を使用して明示的に記載されていない限り、または、方法の請求項のケースでは、その要素が「のためのステップ」という表現を使用して記載されていない限り、米国特許法第１１２条（f）の規定の下で解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] メモリであって、
トランジスタを備えるメモリセルと、
ワード線によって前記メモリセルに結合されたワード線ドライバと、前記ワード線ドライバは、前記トランジスタのパラメータを補償するために前記ワード線の電圧レベルを調整するように構成される、
を備える、メモリ。
[Ｃ２] 前記パラメータが、前記トランジスタの速度を備える、Ｃ１に記載のメモリ。
[Ｃ３] 前記トランジスタがｎタイプトランジスタであり、前記ワード線ドライバが、より速いｎタイプトランジスタのケースにおいてはより多く前記ワード線の前記電圧レベルをプルダウンし、より遅いｎタイプトランジスタのケースにおいてはより少なく前記ワード線の前記電圧レベルをプルダウンするようにさらに構成される、Ｃ２に記載のメモリ。
[Ｃ４] 前記パラメータが、前記トランジスタのしきい値電圧をさらに備える、Ｃ２に記載のメモリ。
[Ｃ５] 前記ワード線ドライバが、前記電圧レベルを調整するための、前記ワード線に結合されたプルダウントランジスタをさらに備える、Ｃ１に記載のメモリ。
[Ｃ６] 前記ワード線ドライバが、前記プルダウントランジスタをバイアスするためのパスゲートトランジスタをさらに備える、Ｃ５に記載のメモリ。
[Ｃ７] 前記プルダウントランジスタがゲートを備え、前記パスゲートトランジスタが、前記ワード線と前記ゲートとの間に結合される、Ｃ６に記載のメモリ。
[Ｃ８] 前記プルダウントランジスタおよびパスゲートトランジスタの各々が、ｎチャネルトランジスタを備える、Ｃ７に記載のメモリ。
[Ｃ９] 前記メモリセルが、ラッチおよびビット線を備え、前記トランジスタが、前記ビット線を前記ラッチに結合するアクセストランジスタを備える、Ｃ１に記載のメモリ。
[Ｃ１０] 前記ラッチが、少なくとも１つのｐタイプトランジスタおよび少なくとも１つのｎタイプトランジスタを備え、前記少なくとも１つのｐタイプトランジスタおよび前記少なくとも１つのｎタイプトランジスタが、同じサイズである、Ｃ９に記載のメモリ。
[Ｃ１１] 前記少なくとも１つのｐタイプトランジスタ、前記少なくとも１つのｎタイプトランジスタ、および前記アクセストランジスタが、ｆｉｎＦＥＴトランジスタを備え、および、同じ数の、１つまたは複数のｆｉｎを備える、Ｃ１０に記載のメモリ。
[Ｃ１２] メモリを動作させるための方法であって、
トランジスタを備えるメモリセルにアクセスするために、ワード線電圧をアサートすることと、
前記トランジスタのパラメータを補償するために、前記ワード線電圧を調整することと、
を備える、方法。
[Ｃ１３] 前記パラメータが、前記トランジスタの速度を備える、Ｃ１２に記載の方法。
[Ｃ１４] 前記トランジスタがｎタイプトランジスタであり、
前記方法が、
より速いｎタイプトランジスタのケースにおいてはより多く前記ワード線電圧をプルダウンすることと、
より遅いｎタイプトランジスタのケースにおいてはより少なく前記ワード線電圧をプルダウンすることと、
をさらに備える、Ｃ１３に記載の方法。
[Ｃ１５] 前記パラメータが、前記トランジスタのしきい値電圧をさらに備える、Ｃ１３に記載の方法。
[Ｃ１６] プルダウントランジスタによって前記ワード線電圧をプルダウンすることをさらに備える、Ｃ１２に記載の方法。
[Ｃ１７] パスゲートトランジスタによって前記プルダウントランジスタをバイアスすることをさらに備える、Ｃ１６に記載の方法。
[Ｃ１８] 前記パスゲートトランジスタによって、前記プルダウントランジスタのゲートと前記ワード線電圧とを結合すること、
をさらに備える、Ｃ１７に記載の方法。
[Ｃ１９] 前記プルダウントランジスタおよびパスゲートトランジスタの各々が、ｎチャネルトランジスタを備える、Ｃ１８に記載の方法。
[Ｃ２０] 前記メモリセルが、ラッチおよびビット線を備え、前記トランジスタが、前記ビット線を前記ラッチに結合するアクセストランジスタを備える、Ｃ１２に記載の方法。
[Ｃ２１] 前記ラッチが、少なくとも１つのｐタイプトランジスタおよび少なくとも１つのｎタイプトランジスタを備え、前記少なくとも１つのｐタイプトランジスタおよび前記少なくとも１つのｎタイプトランジスタが、同じサイズである、Ｃ２０に記載の方法。
[Ｃ２２] 前記少なくとも１つのｐタイプトランジスタ、前記少なくとも１つのｎタイプトランジスタ、および前記アクセストランジスタが、ｆｉｎＦＥＴトランジスタを備え、および、同じ数の、１つまたは複数のｆｉｎを備える、Ｃ２１に記載の方法。
[Ｃ２３] メモリであって、
メモリセルと、
ワード線によって前記メモリセルに結合されたワード線ドライバと、前記ワード線ドライバは、前記ワード線のフィードバックに基づいて、前記ワード線の電圧レベルを調整するように構成される、
を備える、メモリ。
[Ｃ２４] 前記ワード線の前記電圧レベルをプルダウンするように構成されるプルダウントランジスタをさらに備え、ここにおいて、前記プルダウントランジスタが、前記ワード線に結合されたゲートを備える、Ｃ２３に記載のメモリ。
[Ｃ２５] 前記プルダウントランジスタの前記ゲートが、前記ワード線の前記電圧レベルの前記プルダウンを制御するために、前記ワード線に電気的に接続される、Ｃ２４に記載のメモリ。
[Ｃ２６] 前記ワード線と前記ゲートとの間に結合されたパスゲートトランジスタをさらに備える、Ｃ２４に記載のメモリ。
[Ｃ２７] 前記メモリセルが、少なくとも１つのｐタイプトランジスタおよび少なくとも１つのｎタイプトランジスタを有するラッチを備え、前記少なくとも１つのｐタイプトランジスタおよび前記少なくとも１つのｎタイプトランジスタが、同じサイズである、Ｃ２６に記載のメモリ。
[Ｃ２８] 前記メモリセルが、前記ラッチをビット線に結合するアクセストランジスタをさらに備え、前記少なくとも１つのｐタイプトランジスタ、前記少なくとも１つのｎタイプトランジスタ、および前記アクセストランジスタが、ｆｉｎＦＥＴトランジスタを備え、および、同じ数の、１つまたは複数のｆｉｎを備える、Ｃ２７に記載のメモリ。

Claims (28)

  1. メモリであって、
    トランジスタを備えるメモリセルと、
    ワード線によって前記メモリセルに結合されたワード線ドライバと、前記ワード線ドライバは、前記トランジスタのパラメータを補償するために前記ワード線の電圧レベルを調整するように構成される、
    を備える、メモリ。
  2. 前記パラメータが、前記トランジスタの速度を備える、請求項１に記載のメモリ。
  3. 前記トランジスタがｎタイプトランジスタであり、前記ワード線ドライバが、より速いｎタイプトランジスタのケースにおいてはより多く前記ワード線の前記電圧レベルをプルダウンし、より遅いｎタイプトランジスタのケースにおいてはより少なく前記ワード線の前記電圧レベルをプルダウンするようにさらに構成される、請求項２に記載のメモリ。
  4. 前記パラメータが、前記トランジスタのしきい値電圧をさらに備える、請求項２に記載のメモリ。
  5. 前記ワード線ドライバが、前記電圧レベルを調整するための、前記ワード線に結合されたプルダウントランジスタをさらに備える、請求項１に記載のメモリ。
  6. 前記ワード線ドライバが、前記プルダウントランジスタをバイアスするためのパスゲートトランジスタをさらに備える、請求項５に記載のメモリ。
  7. 前記プルダウントランジスタがゲートを備え、前記パスゲートトランジスタが、前記ワード線と前記ゲートとの間に結合される、請求項６に記載のメモリ。
  8. 前記プルダウントランジスタおよびパスゲートトランジスタの各々が、ｎチャネルトランジスタを備える、請求項７に記載のメモリ。
  9. 前記メモリセルが、ラッチおよびビット線を備え、前記トランジスタが、前記ビット線を前記ラッチに結合するアクセストランジスタを備える、請求項１に記載のメモリ。
  10. 前記ラッチが、少なくとも１つのｐタイプトランジスタおよび少なくとも１つのｎタイプトランジスタを備え、前記少なくとも１つのｐタイプトランジスタおよび前記少なくとも１つのｎタイプトランジスタが、同じサイズである、請求項９に記載のメモリ。
  11. 前記少なくとも１つのｐタイプトランジスタ、前記少なくとも１つのｎタイプトランジスタ、および前記アクセストランジスタが、ｆｉｎＦＥＴトランジスタを備え、および、同じ数の、１つまたは複数のｆｉｎを備える、請求項１０に記載のメモリ。
  12. メモリを動作させるための方法であって、
    トランジスタを備えるメモリセルにアクセスするために、ワード線電圧をアサートすることと、
    前記トランジスタのパラメータを補償するために、前記ワード線電圧を調整することと、
    を備える、方法。
  13. 前記パラメータが、前記トランジスタの速度を備える、請求項１２に記載の方法。
  14. 前記トランジスタがｎタイプトランジスタであり、
    前記方法が、
    より速いｎタイプトランジスタのケースにおいてはより多く前記ワード線電圧をプルダウンすることと、
    より遅いｎタイプトランジスタのケースにおいてはより少なく前記ワード線電圧をプルダウンすることと、
    をさらに備える、請求項１３に記載の方法。
  15. 前記パラメータが、前記トランジスタのしきい値電圧をさらに備える、請求項１３に記載の方法。
  16. プルダウントランジスタによって前記ワード線電圧をプルダウンすることをさらに備える、請求項１２に記載の方法。
  17. パスゲートトランジスタによって前記プルダウントランジスタをバイアスすることをさらに備える、請求項１６に記載の方法。
  18. 前記パスゲートトランジスタによって、前記プルダウントランジスタのゲートと前記ワード線電圧とを結合すること、
    をさらに備える、請求項１７に記載の方法。
  19. 前記プルダウントランジスタおよびパスゲートトランジスタの各々が、ｎチャネルトランジスタを備える、請求項１８に記載の方法。
  20. 前記メモリセルが、ラッチおよびビット線を備え、前記トランジスタが、前記ビット線を前記ラッチに結合するアクセストランジスタを備える、請求項１２に記載の方法。
  21. 前記ラッチが、少なくとも１つのｐタイプトランジスタおよび少なくとも１つのｎタイプトランジスタを備え、前記少なくとも１つのｐタイプトランジスタおよび前記少なくとも１つのｎタイプトランジスタが、同じサイズである、請求項２０に記載の方法。
  22. 前記少なくとも１つのｐタイプトランジスタ、前記少なくとも１つのｎタイプトランジスタ、および前記アクセストランジスタが、ｆｉｎＦＥＴトランジスタを備え、および、同じ数の、１つまたは複数のｆｉｎを備える、請求項２１に記載の方法。
  23. メモリであって、
    メモリセルと、
    ワード線によって前記メモリセルに結合されたワード線ドライバと、前記ワード線ドライバは、前記ワード線のフィードバックに基づいて、前記ワード線の電圧レベルを調整するように構成される、
    を備える、メモリ。
  24. 前記ワード線の前記電圧レベルをプルダウンするように構成されるプルダウントランジスタをさらに備え、ここにおいて、前記プルダウントランジスタが、前記ワード線に結合されたゲートを備える、請求項２３に記載のメモリ。
  25. 前記プルダウントランジスタの前記ゲートが、前記ワード線の前記電圧レベルの前記プルダウンを制御するために、前記ワード線に電気的に接続される、請求項２４に記載のメモリ。
  26. 前記ワード線と前記ゲートとの間に結合されたパスゲートトランジスタをさらに備える、請求項２４に記載のメモリ。
  27. 前記メモリセルが、少なくとも１つのｐタイプトランジスタおよび少なくとも１つのｎタイプトランジスタを有するラッチを備え、前記少なくとも１つのｐタイプトランジスタおよび前記少なくとも１つのｎタイプトランジスタが、同じサイズである、請求項２６に記載のメモリ。
  28. 前記メモリセルが、前記ラッチをビット線に結合するアクセストランジスタをさらに備え、前記少なくとも１つのｐタイプトランジスタ、前記少なくとも１つのｎタイプトランジスタ、および前記アクセストランジスタが、ｆｉｎＦＥＴトランジスタを備え、および、同じ数の、１つまたは複数のｆｉｎを備える、請求項２７に記載のメモリ。
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