CN108885890B - 字线调节方案 - Google Patents

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Abstract

提供了存储器以及用于操作存储器的方法。该存储器包括具有晶体管的存储器单元和输出耦合到存储器单元的字线的字线驱动器。该字线驱动器调节字线的电压电平以补偿晶体管的参数。该方法包括断言字线电压以存取具有晶体管的存储器单元并调节字线电压以补偿晶体管的参数。提供了另一存储器。该存储器包括存储器单元和输出耦合到存储器单元的字线的字线驱动器。该字线驱动器基于字线的反馈来调节字线的电压电平。

Description

字线调节方案
相关申请的交叉引用
本申请要求于2016年3月30日提交的题为“WORDLINE ADJUSTMENT SCHEME(字线调节方案)”的美国专利申请号15/085,942的权益，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及电子电路，尤其涉及具有改进的字线调节方案的存储器。
背景技术
存储器是无线通信设备的重要组件。例如，存储器可被集成为蜂窝电话中的应用处理器的一部分。随着对这些无线通信设备中的更强处理能力的需求不断增长，低功耗已成为常见的设计要求。当前采用各种技术来降低此类设备中的功耗。一种此类技术涉及降低存储器的操作电压。
然而，以低电压操作存储器可能会加剧静态噪声余量(SNM)的问题。该SNM被理解为存储器单元可承受而不会干扰所存储数据的最大电压噪声量。因此，最小操作电压可能受SNM限制。相应地，一个设计挑战是解决SNM问题以允许甚至更低的存储器操作电压。
概述
公开了存储器的诸方面。存储器包括具有晶体管的存储器单元和输出耦合到存储器单元的字线的字线驱动器。该字线驱动器被配置为调节字线的电压电平以补偿晶体管的参数。
公开了用于操作存储器的各方面，该方法包括断言字线电压以存取具有晶体管的存储器单元并调节字线电压以补偿晶体管的参数。
公开了存储器的进一步方面。存储器包括存储器单元和输出耦合到存储器单元的字线的字线驱动器。该字线驱动器被配置为基于字线的反馈来调节字线的电压电平。
应理解，根据以下详细描述，装置和方法的其他方面对于本领域技术人员而言将变得容易明白，其中以解说方式示出和描述了装置和方法的各个方面。如将认识到的，这些方面可以按其他和不同的形式来实现并且其若干细节能够在各个其他方面进行修改。相应地，附图和详细描述应被认为在本质上是解说性的而非限制性的。
附图简述
现在将参照附图藉由示例而非限定地在详细描述中给出装置和方法的各个方面，其中：
图1是存储器的示例性实施例的框图。
图2是纳入图1的存储器的应用处理器的示例性实施例的框图。
图3是SRAM的存储器单元的示例性实施例的示意图。
图4是SRAM的示例性实施例的功能框图。
图5是输出和调节字线的电压电平的写驱动器的示例性实施例的电路图。
图6是针对存储器单元的晶体管的参数的不同情形的字线电压电平的示图。
图7是示例性晶体管的物理实现的立体视图。
图8是图4的SRAM的操作流程图。
详细描述
以下结合附图阐述的详细描述旨在作为本发明的各种示例性实施例的描述，而无意表示能在其中实践本发明的仅有实施例。本详细描述包括具体细节以提供对本发明的透彻理解。然而，对于本领域技术人员而言明显的是，本发明无需这些具体细节也可实践。在一些实例中，以框图形式示出众所周知的结构和组件以便避免湮没本发明的概念。首字母缩写和其它描述性术语可能仅为方便和清楚而使用，且无意限定本发明的范围。
本公开通篇呈现的各存储器和用于从存储器进行读取和/或向存储器进行写入的方法可被纳入在各种装置内。作为示例，本文公开的存储器的各方面可被实现为独立存储器或实现在独立存储器中。此类方面还可被包括在任何集成电路(IC)或系统中、或者集成电路或系统的任何部分中(例如，驻留在集成电路或集成电路的一部分中的模块、组件、电路等)、或者其中集成电路或系统与其他集成电路或系统相组合的任何中间产品(例如，视频卡、母板，等等)、或者任何最终产品(例如，移动电话、个人数字助理(PDA)、台式计算机、膝上型计算机、掌型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的仿真器、用于膝上型设备的无线通信附件，等等)。本文公开的方法的各方面应当被类似地实现在独立存储器中或被包括在任何集成电路或系统中、或者集成电路或系统的任何部分中、或者任何中间产品或最终产品中，或者由此类独立存储器、集成电路或系统(或其部分)、中间产品、或最终产品执行的任何步骤、过程、算法、或类似操作，或者其任何组合。
措辞“示例性”在本文中用于表示用作示例、实例或解说。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语装置(装备)或方法的“实施例”不要求本发明的所有实施例包括所描述的组件、结构、特征、功能性、过程、优点、益处、或操作模式。
术语“连接”、“耦合”或其任何变体意指在两个或更多个元件之间的直接或间接的任何连接或耦合，且可涵盖被“连接”或“耦合”在一起的两个元件之间存在一个或多个中间元件。元件之间的耦合或连接可为物理的、逻辑的或其组合。如本文中使用的，作为若干非限定和非穷尽性示例，两个元件可被认为通过使用一条或多条导线、电缆、和/或印刷电气连接以及通过使用电磁能量(诸如具有射频区域、微波区域以及光学(可见和不可见两者)区域中的波长的电磁能量)来“连接”或“耦合”在一起。
本文中使用诸如“第一”、“第二”等指定对元素的任何引述一般并不限定那些元素的数量或次序。确切而言，这些指定在本文中用作区别两个或更多个元素或者元素实例的便捷方法。由此，对第一元素和第二元素的引述并不意味着仅能采用两个元素、或者第一元素必须位于第二元素之前。
如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。
现在将在静态随机存取存储器(SRAM)的上下文中呈现存储器的各方面。SRAM是需要功率来保留数据的易失性存储器。然而，如本领域技术人员将容易明白的，这些方面可延及其他存储器和/或电路配置。相应地，对SRAM的全部引用仅仅旨在解说存储器的示例性方面，并且要理解这些方面可延及各种各样的应用。在一些示例中，所描述的SRAM可在基板上与其他集成电路(IC)块(诸如，处理器)一起嵌入。嵌入式SRAM的一个此类示例是用于无线通信应用的应用处理器。
图1是存储器100的示例性实施例的框图。存储器100提供了供外围电路写入和读取数据(例如，程序指令和由该指令操作的数据)的介质。如下文所使用的，术语“数据”将被理解成包括程序指令、数据、以及可被存储在存储器100中的任何其他信息。存储器100包括用于操作控制102的输入，以用于控制存储器100的操作。例如，存储器100可以读、写或各种测试模式操作。存储器100还包括用于地址(例如，经由地址输入104)和用于写数据(例如，经由读数据/写数据106)的输入以在指定地址处写入存储器100的输入。该存储器进一步包括用于读数据(例如，经由读数据/写数据106)的输出以在指定地址处从存储器100读取。在将数据写入存储器100时，外围电路将操作控制102设置为写模式，并将地址连同将在该地址处被写到存储器100的写数据一起发送给存储器100。在从存储器100读取数据时，外围电路将读/写使能控制设置成读模式并将地址发送给存储器100。作为响应，存储器100将该地址处的读取数据发送给外围电路。
图2是纳入图1的存储器的应用处理器的示例性实施例的框图。提供应用处理器202作为本文纳入具有图1的存储器100的IC基板的示例。如本领域普通技术人员所知，存储器100的应用不限于此。在一些示例中，应用处理器202可被纳入在其上纳入存储器100和各种处理器核的IC基板中。处理器核可以是电路的集合，并且可以包括指令执行单元。处理器核之一可作为外围电路206操作或包括外围电路206。在一些示例中，外围电路206可被宽泛地解释成包括在存储器100外围且能够访问存储器100的任何合适电路。如图1所描述，外围电路206可经由操作控制102和地址输入104指示存储器100执行读或写操作。外围电路206可进一步经由读数据/写数据106从存储器100接收读数据或者将写数据提供给存储器100。
存储器100可以是任何合适的存储介质，作为示例，诸如SRAM。然而，如本领域技术人员将容易领会的，存储器100并不限于SRAM。SRAM包括被称为“单元”、“存储器单元”、或“位单元”的存储元件的阵列。每一存储器单元被配置成存储一个数据位(例如，逻辑1或逻辑0)。图3是SRAM的存储器单元的示例性实施例的电路图。存储器单元300用六晶体管(6T)配置来实现。然而，如本领域技术人员将容易明白的，该单元可以用四晶体管(4T)或任何其他合适的晶体管配置来实现。
存储器单元300被示为具有两个反相器302、304。第一反相器302包括p沟道晶体管306和n沟道晶体管308。第二反相器304包括p沟道晶体管310和n沟道晶体管312。在所描述的实施例中，反相器302和304由VDD供电并且具有返回VSS(例如，接地)。第一和第二反相器302、304被互连以形成交叉耦合的锁存器。第一n沟道存取晶体管314将来自第一反相器302的输出节点316耦合到位线BL，而第二n沟道存取晶体管318将来自第二反相器304的输出节点320耦合到位线BLB(其值是位线BL的反或逆)。存取晶体管314、318的栅极耦合至字线WL。
读操作可通过将位线BL和BLB预充电或充电至预定电平来发起，该预定电平被确定以不干扰存储器单元300中所存储的数据。(为清楚起见未示出充电电路)。字线WL随后被断言，分别经由存取晶体管314和318将交叉耦合的反相器302、304连接到位线BL和BLB。作为示例，存储器单元300可以通过在输出节点316处存储低电平(例如，接地)且在输出节点320处存储高电平(例如，VDD)来存储逻辑1。这些状态由交叉耦合的反相器302、304来维持。在断言字线WL之际，反相器302通过存取晶体管314和输出节点316使位线BL放电。位线BLB由反相器304通过存取晶体管318和输出节点320维持在高电平。因此，通过位线BL的下拉建立位线对BL和BLB上的电压差。
位线BL和BLB被馈送至感测放大器(SA)，该SA感测位线上携带的数据(例如，电压差)并将逻辑电平(例如，逻辑1)作为读取数据输出到外围电路206。在本公开中，使用写操作作为示例(但是本公开的范围当然不限于此)。相应地，为清楚起见未示出SA。
写操作可通过将位线BL和BLB设置成要写到存储器单元300的值并断言字线WL来发起。即，写数据被驱动到位线BL和BLB上。字线WL可在要写入的值(例如，写数据)被提供给位线BL和BLB之前或之后被断言。作为示例，可通过将位线BL设置成逻辑电平0并将位线BLB设置成逻辑1来将逻辑1写到存储器单元300。位线BL处的逻辑电平0通过存取晶体管314被施加到第二反相器304的输入端，这进而将第二反相器304的输出节点320迫使到VDD。第二反相器304的输出节点320被施加到第一反相器302的输入端，这进而将第一反相器302的输出节点316迫使到VSS。通过将位线BL和BLB的值反相，逻辑电平0可被写到存储器单元300。写驱动器被设计成比存储器单元300中的上拉晶体管(306和310)更强，以使得写数据能够覆盖交叉耦合的反相器302、304的先前状态。
一旦读或写操作完成，字线就被解除断言，由此使得存取晶体管314和318将位线BL和BLB从两个反相器302、304断开连接。只要功率被施加给存储器单元300，两个反相器302、304之间的交叉耦合就维持反相器输出的状态。
将针对SRAM的写操作呈现用于调节字线的电压电平的装置和方法的各个方面。然而，如本领域技术人员将容易明白的，贯穿本公开呈现的用于调节字线的电压电平的方法和装置的各方面以及它们的众多应用不限于此。例如，所呈现的各方面可应用于SRAM之外的存储器以及写操作之外的存储器。因此，对所给出的装置或方法的具体应用的全部引述仅仅旨在解说该装置或方法的示例性方面，并且要理解这些方面可具有广泛的应用差异。
图4是SRAM的示例性实施例的功能框图。现在将在写操作的上下文中呈现SRAM的各方面。相应地，为清楚呈现起见，只示出了用于写操作的连接。本领域技术人员将容易明白，需要附加连接来支持读操作。
SRAM 400被配置为实现改进的方案以调节字线上的电压电平以例如改进SNM。SRAM 400包括具有用以解码地址并且执行读和写操作的支持电路系统的核402。核402包括安排成共享水平行和垂直列中的连接的存储器单元300。具体而言，每一水平行的存储器单元300共享字线WL，且每一垂直列的存储器单元300共享一对位线BL和BLB。核402的大小(即单元数目)可取决于各种各样的因素而变化，这些因素包括具体应用、速度要求、布局和测试要求、以及施加在系统上的整体设计约束。通常，核402将包含数千或数百万的存储器单元。
在图4中所示的SRAM的示例性实施例中，核402由布置成2n个水平行和2m(x)个垂直列的(2nx2m(x))个存储器单元300组成，其中2m是每行的字数且x是每字的位数。外围设备(未示出)可使用(n+m)位宽的地址来随机存取核402中的任何字(即，x个单元)。换言之，SRAM 400输出用于读操作的x位读数据，并将x位写数据写入核402以进行写操作。
在此示例中，地址中的n位被提供给行解码器404的输入端且地址中的m位被提供给列解码器406的输入端。行解码器404将n位地址转换成2n个字线输出。不同的字线WL由行解码器404针对每个不同的n位行地址来断言。作为结果，具有经断言的字线WL的水平行中的2m(x)个存储器单元300中的每一个存储器单元通过其存取晶体管来连接至2m(x)个位线(BL和BLB)中的一对，如以上结合图3描述的。行解码器404可包括字线驱动器405(1:2n)以将电压电平输出到每个WL字线上。图5提供与字线驱动器405(1:2n)有关的特征。写数据通过x个复用器408被驱动到所选择的位线对(BL和BLB)上并被写入具有经断言的字线WL的存储器单元，如以上图3所描述。
列解码器406提供2m个输出(WM1-WM2m)，其中这些输出中的不同输出针对地址输入的每一不同组合来断言。这些输出被提供给x个复用器408。每个复用器是2m:1复用器，其基于来自列解码器406的输出在2m位线对之间切换来自写驱动器410的x个输入中的一者。作为示例，每行存储四个128位字的核需要128个4:1复用器(例如，在本示例中x为4)。每个复用器输入耦合到来自写驱动器410的128个输出中的一者。基于经解码的m位地址，每个复用器将其输入从写驱动器410耦合到四个位线对中的一者。四个位线对被耦合到四个存储器单元，每个存储器单元存储用于行中的不同字的相应位。例如，四个存储器单元中的第一存储器单元可存储第一字的最低有效位(LSB)，四个存储器单元中的第二存储器单元可存储第二字的LSB，四个存储器单元中的第三存储器单元可存储第三字的LSB，并且四个存储器单元中的第四存储器单元可存储第四字的LSB。因此，写驱动器410将从外围设备(未示出)收到的写数据驱动到x个位线对BL和BLB上，其中x个复用器中的每一者提供一个位线对BL和BLB。
图5是输出和调节字线的电压电平的写驱动器的示例性实施例的电路图。一种改进SNM(并因此进一步降低存储器的最小操作电压)的方案是调节字线电压。例如，可将字线电压(例如，当字线WL被断言以访问存储器单元300时的电压电平)调低，以改进用于写的SNM。在一些示例中，如图4所描述，经断言的字线耦合到2m(x)个存储器单元300，其中可选择x个存储器单元300用于写。因此，向所选择的x个存储器单元300提供写数据。未被选择的存储器单元300可被置于伪读取状况。例如，用于未被选择的存储器单元300的位线对BL和BL_B可被预充电到一电压电平(诸如，VDD)，该电压电平在字线WL的断言之际不干扰所存储的数据。该方案在某些条件下更易受到噪声的影响。例如，未被选择的存储器单元300可在节点316处存储逻辑0。在写操作中，针对未被选择的存储器单元300，位线对BL和BL_B被充电到VDD。在某些条件(诸如，较快的n型晶体管)下，存取晶体管314可能比正常更强，并且噪声可能导致位线BL上的VDD电平经由强存取晶体管314盖写节点316处存储的逻辑0。因此，在一些示例(例如，对于写)中，相比于较慢的n型晶体管的情形，针对较快的n型晶体管的情形，SRAM 400更易受到噪声的影响。
因此，调节或降低字线电压可改进SNM。随着字线的电压电平被降低，可减缓较快的n型晶体管的影响。例如，由于存取晶体管314的驱动将由下字线WL减小，因此位线BL上的VDD将不能用降低的字线WL错误地盖写节点316处的所存储逻辑0。然而，可能会出现其他问题。例如，在较慢n型晶体管(和较快p型晶体管)的条件下，盖写所选择的存储器单元300中存储的数据可能更困难。因此，调节或降低字线可能会影响写性能。
电路图500描绘了写驱动器405的示例性实施例，该写驱动器405改进了针对某些条件(例如，较快的n型晶体管)的SNM，而没有使存储器单元的写能力对于其他条件(例如，较慢的n型晶体管)具有相同水平的降级。字线驱动器405包括由电压源VDD供电的缓冲器502和电压调节电路405_1。在一些示例中，缓冲器502可包括反相器。响应于经解码的n位地址，缓冲器502将VDD处的字线电压输出到字线WL上。
电压调节电路405_1被配置为将字线电压调节一调节量VADJ以补偿存储器单元300中的(参考)晶体管的参数。因此，在一些示例中，调节量VADJ可根据或响应于存储器单元300中的(参考)晶体管的参数而变化。在一些示例中，(参考)晶体管可以是存取晶体管314或318。在一些示例中，参数可以包括(参考)晶体管的速度。例如，较快速度的情形可包括相比于较低速度的情形具有更高跨导和/或更低阈值电压VTH的(参考)晶体管。在一些示例中，(参考)晶体管的参数可附加地将温度纳入考量。
电压调节电路405_1包括耦合到字线WL的n型下拉晶体管514。该下拉晶体管514被配置为调节或下拉在字线WL上的字线电压。在一些示例中，该下拉晶体管514被配置为在n型晶体管的较快速度的情形中比在(参考)晶体管的较慢速度的情形中更多地下拉在字线WL上的电压电平(以及在较慢的n型晶体管的情形中，较少地下拉字线电压)。该电压调节电路405_1进一步包括n型传输门晶体管512以偏置下拉晶体管514。传输门晶体管512耦合下拉晶体管514的栅极和字线WL，以控制字线电压的调节或下拉。当传输门晶体管512导通时，字线550的反馈经由传输门晶体管512和下拉晶体管514反馈字线电压电平。在此状态下，字线WL被电连接到下拉晶体管的栅极。因此，调节量VADJ基于字线WL的当前电压电平。相应地，字线驱动器被配置为基于字线的反馈来调节字线WL的电压电平。
调节量VADJ根据存储器单元300的(参考)晶体管的参数而变化。在一些示例中，电压调节电路405_1被配置为使得调节量VADJ在(参考)晶体管的较快速度情形中比其较慢速度的情形中更大。以此方式，在(参考)晶体管的较慢速度的情形中，调节或降低字线电压的影响被降低。
例如，存储器单元300的(参考)晶体管可以是存储器单元300的n型晶体管，诸如存取晶体管314或318。在n型晶体管的较快速度的情形中，可能需要较高的调节量VADJ来改进SNM(例如，用于写)。如上所述，通过将字线WL降低较高的调节量VADJ，未被选择的存储器单元300不易受噪声影响(否则可能由于n型存取晶体管314或318的较快速度而导致对所存储数据的干扰)。
在n型晶体管的较慢速度的情形中，可应用较低调节量VADJ。为了写入存储器单元300，位线对BL和BL_B上的写数据压制存储在存储器单元300中的数据。通过在n型晶体管的较慢速度的情形中减小调节量VADJ，此类写过程不会被妨碍。关于电压调节电路405_1的操作的附加细节在图6中呈现。
电压调节电路405_1可进一步被配置为被禁用(例如，不调节或下拉字线电压)。由电压源VDD供电的控制电路520断言WL_ADJ信号以启用电压调节电路405_1。因此，经断言的WL_ADJ信号可处于VDD电平并且被提供给传输门晶体管512的栅极以导通传输门晶体管512。反相器542接收WL_ADJ信号并输出具有与WL_ADJ信号相对极性的WL_ADJ_B信号。n型晶体管516将被连接到下拉晶体管514的栅极的节点N1和接地VSS耦合。当WL_ADJ信号被断言时，n型晶体管516被关断并且不影响电压调节电路405_1的操作。当WL_ADJ信号被解除断言以禁用电压调节电路405_1时，传输门晶体管512通过WL_ADJ信号被关断，而晶体管516通过WL_ADJ_B信号被导通。所导通的晶体管516将节点N1拉到接地以禁用下拉晶体管514。
图6是针对存储器单元的晶体管的参数的不同情形的字线电压电平的示图。在该示例中，经补偿的参数可包括存储器单元300的n型晶体管的阈值电压VTH。在情形1中，存储器单元300的n型晶体管(比情形2的n型晶体管)更快，而因此n型晶体管的VTH可(比情形2的VTH)更低。在情形2中，存储器单元300的n型晶体管(比情形1的n型晶体管)更慢，而因此n型晶体管的VTH可(比情形1的VTH)更高。
当电压调节电路405_1被禁用时，字线电压将在VDD处未被调节。当电压调节电路405_1被启用时，传输门晶体管512将字线WL耦合到节点N1并因此耦合到下拉晶体管514的栅极。节点N1上的电压将是WL_ADJ信号(即，VDD)的电压减去传输门控晶体管512的VTH。节点N1上的电压导通下拉晶体管514，以将字线WL上的电压下拉调节量VADJ。
传输门晶体管512的VTH在情形1(较快n型晶体管)中比在情形2(较慢n型晶体管)中更低。相应地，情形1中的节点N1电压高于情形2中的节点N1电压。结果，下拉晶体管514在情形1中比在情形2中被更强地导通，而字线电压在情形1中比情形2中被更多地下拉(例如，VADJ更高)。由于下拉晶体管514的较低VTH(其允许下拉晶体管514在情形1中比情形2中被导通甚至更强)，因此情形1和情形2中的字线电压的下拉的差异被进一步扩大。
图7是示例性晶体管的物理实现的立体视图。在一些示例中，SRAM 400可以finFET技术实现。在finFET技术中，晶体管在垂直方向上被制造。晶体管710解说了在finFET技术中的单个鳍的晶体管。晶体管720解说了多个鳍的晶体管。鳍可以是3-D源极、漏极和栅极结构，并且被设置在场氧化物上(与同场氧化物共面的情况相对比)。晶体管710的鳍_1可以沿第一方向延伸。栅极氧化物层被设置在鳍的栅极区域上。晶体管的栅极沿第二方向在鳍上延伸。晶体管710具有栅极长度L、WFIN的源极/漏极宽度和HFIN的源极/漏极高度。晶体管720与晶体管710基本相同，但是具有鳍_1和鳍_2并且在鳍上具有共用栅极。因此，晶体管720的驱动强度几乎是晶体管710的驱动强度的两倍。因此，在finFET技术中，晶体管的大小可以由晶体管的鳍的数目确定。
在一些示例中，存储器单元300可以finFET技术实现。被配置为存储数据的锁存器的p型晶体管306和310以及n型晶体管308和312以相同数目的鳍实现(例如，每一者是晶体管710所解说的一个鳍的晶体管)。因此，锁存所存储数据的p型晶体管306和310以及n型晶体管308和312以相同大小的晶体管来实现。
在一些实例中，存取晶体管314和318还可用与锁存晶体管相同数目的鳍实现(例如，每一者是晶体管710所解说的一个鳍的晶体管)。因此，存取晶体管314和318是与锁存晶体管相同大小的晶体管。
图8是图4的SRAM的操作流程图。可通过例如图4和5中所呈现的电路来执行操作。在802处，字线电压被断言以访问包括晶体管的存储器单元。参照图4，字线驱动器405通过将电压输出到字线WL上来断言字线以访问存储器单元300。参照图3，存储器单元300可包括被配置为存储数据的锁存器的p型晶体管306和310以及n型晶体管308和312。存取晶体管314和318(也是n型)被耦合到字线WL，以允许位线对BL和BL_B读或写存储器单元300。
在804处，调节字线电压以补偿晶体管的参数。在一些示例中，晶体管的参数可以是存储器单元300的n型晶体管(例如，存取晶体管314和318)的速度。速度可以包括n型晶体管的跨导和/或阈值电压VTH。参照图5，电压调节电路405_1基于n型晶体管的速度(例如，跨导和/或阈值电压VTH)调节或下拉在字线WL上的电压。
在806处，在较快n型晶体管的情形中，较多地下拉字线电压。在808处，在较慢n型晶体管的情形中，较少地下拉字线电压。参照图5，当电压调节电路405_1被启用时，传输门晶体管512将字线WL耦合到节点N1并因此耦合到下拉晶体管514的栅极。节点N1上的电压将是WL_ADJ信号(即，VDD)的电压减去传输门控晶体管512的VTH。节点N1上的电压导通下拉晶体管514，以将字线WL上的电压下拉调节量VADJ。
传输门晶体管512的VTH在情形1(较快n型晶体管)比情形2(较慢n型晶体管)更低。相应地，情形1中的节点N1电压高于情形2中的节点N1电压。结果，下拉晶体管514在情形1中比在情形2中被更强地导通，而字线电压在情形1中比情形2中被更多地下拉(VADJ更高)。由于下拉晶体管514的较低VTH(其允许下拉晶体管514在情形1中比情形2中被导通甚至更强)，则情形1和情形2中的字线电压的下拉的差异被进一步扩大。
在810处，通过下拉晶体管下拉字线电压。在812处，由传输门晶体管偏置下拉晶体管。在814处，耦合下拉晶体管的栅极和字线电压。参照图5，下拉晶体管514下拉字线WL的电压。传输门晶体管512将字线WL的电压耦合到下拉晶体管514的栅极(例如，通过节点N1)。因此，传输门晶体管512偏置下拉晶体管514以调节字线电压。
以上所描述的操作方法中的框的具体次序或阶层仅是作为示例而提供的。基于设计偏好，该操作方法中的框的具体次序或阶层可被重新安排、修正和/或修改。除非在权利要求中明确指出，否则伴随的方法权利要求包括关于操作方法的各种限定，但是所述及的限定并不意味着以任何方式受到具体次序或阶层的限制。
提供了本公开的各个方面以使本领域普通技术人员能够实践本发明。对本公开通篇给出的示例性实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中公开的概念可扩展到其他磁性存储设备。由此，权利要求并非旨在限定于本公开的各个方面，而是要被给予与权利要求的语言相一致的完全范围。本公开中通篇描述的示例性实施例的各个组件的所有结构和功能上为本领域普通技术人员所知或将来所知的等效方案通过引用明确纳入于此，且意在被权利要求书所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。权利要求的任何要素都不应当在35 U.S.C.§112(f)的规定下来解释，除非该要素是使用短语“用于...的装置”来明确叙述的或者在方法权利要求情形中该要素是使用短语“用于…的步骤”来叙述的。

Claims (29)

1.一种存储器，包括：
包含晶体管的存储器单元；以及
通过字线耦合到所述存储器单元的字线驱动器，所述字线驱动器被配置为调节所述字线的电压电平以补偿所述晶体管的参数，
其中所述字线驱动器进一步包括被耦合到所述字线以调节所述电压电平的下拉晶体管，以及用以偏置所述下拉晶体管的传输门晶体管，所述下拉晶体管与驱动所述字线的缓冲器分开，其中所述晶体管是n型晶体管，并且所述传输门晶体管的阈值电压在较快n型晶体管的情形中比在较慢n型晶体管的情形中更低。
2.如权利要求1所述的存储器，其特征在于，所述参数包括至少基于所述晶体管的跨导的所述晶体管的速度。
3.如权利要求2所述的存储器，其特征在于，所述字线驱动器被进一步配置为在较快n型晶体管的情形中较多地下拉所述字线的电压电平，以及在较慢n型晶体管的情形中较少地下拉所述字线的电压电平。
4.如权利要求2所述的存储器，其特征在于，所述参数进一步包括所述晶体管的阈值电压或所述晶体管的温度中的至少一者。
5.如权利要求1所述的存储器，其特征在于，所述下拉晶体管直接耦合到所述字线以调节所述电压电平。
6.如权利要求5所述的存储器，其特征在于，所述传输门晶体管被耦合在所述字线和所述下拉晶体管的栅极之间。
7.如权利要求6所述的存储器，其特征在于，所述下拉晶体管包括栅极、并且其中所述传输门晶体管耦合在所述字线与所述栅极之间。
8.如权利要求7所述的存储器，其特征在于，所述下拉晶体管和传输门晶体管中的每一者包括n沟道晶体管。
9.如权利要求1所述的存储器，其特征在于，所述存储器单元包括锁存器和位线，并且其中所述晶体管包括将所述位线耦合到所述锁存器的存取晶体管。
10.如权利要求9所述的存储器，其特征在于，所述锁存器包括至少一个p型晶体管和至少一个n型晶体管，其中所述至少一个p型晶体管和所述至少一个n型晶体管是相同的大小。
11.如权利要求10所述的存储器，其特征在于，所述至少一个p型晶体管、所述至少一个n型晶体管和所述存取晶体管包括finFET晶体管，并包括相同数目的鳍。
12.一种用于操作存储器的方法，包括：
断言字线电压以访问包括晶体管的存储器单元；
调节所述字线电压以补偿所述晶体管的参数；
通过下拉晶体管下拉所述字线电压，所述下拉晶体管与驱动所述字线的缓冲器分开；以及
通过传输门晶体管偏置所述下拉晶体管，其中所述晶体管是n型晶体管，并且所述传输门晶体管的阈值电压在较快n型晶体管的情形中比在较慢n型晶体管的情形中更低。
13.如权利要求12所述的方法，其特征在于，所述参数包括至少基于所述晶体管的跨导的所述晶体管的速度。
14.如权利要求13所述的方法，其特征在于，所述方法进一步包括：
在较快n型晶体管的情形中，较多地下拉所述字线电压；以及
在较慢n型晶体管的情形中，较少地下拉所述字线电压。
15.如权利要求13所述的方法，其特征在于，所述参数进一步包括所述晶体管的阈值电压和所述晶体管的温度中的至少一者。
16.如权利要求12所述的方法，其特征在于，通过下拉晶体管下拉所述字线电压包括通过直接耦合到所述字线的下拉晶体管下拉所述字线电压。
17.如权利要求16所述的方法，其特征在于，通过传输门晶体管偏置所述下拉晶体管包括将所述传输门晶体管耦合在所述字线和所述下拉晶体管的栅极之间。
18.如权利要求17所述的方法，其特征在于，进一步包括：
通过所述传输门晶体管耦合所述下拉晶体管的栅极和所述字线电压。
19.如权利要求18所述的方法，其特征在于，所述下拉晶体管和传输门晶体管中的每一者包括n沟道晶体管。
20.如权利要求12所述的方法，其特征在于，所述存储器单元包括锁存器和位线，并且其中所述晶体管包括将所述位线耦合到所述锁存器的存取晶体管。
21.如权利要求20所述的方法，其特征在于，所述锁存器包括至少一个p型晶体管和至少一个n型晶体管，其中所述至少一个p型晶体管和所述至少一个n型晶体管是相同的大小。
22.如权利要求21所述的方法，其特征在于，所述至少一个p型晶体管、所述至少一个n型晶体管和所述存取晶体管包括finFET晶体管，并包括相同数目的鳍。
23.一种存储器，包括：
包含晶体管的存储器单元；以及
通过字线耦合到所述存储器单元的字线驱动器，所述字线驱动器被配置为基于所述字线的反馈来调节所述字线的电压电平，
其中所述字线驱动器进一步包括被耦合到所述字线以调节所述电压电平的下拉晶体管，以及用以偏置所述下拉晶体管的传输门晶体管，所述下拉晶体管与驱动所述字线的缓冲器分开，其中所述晶体管是n型晶体管，并且所述传输门晶体管的阈值电压在较快n型晶体管的情形中比在较慢n型晶体管的情形中更低。
24.如权利要求23所述的存储器，其特征在于，其中所述下拉晶体管被配置为下拉所述字线的电压电平，并且其中所述下拉晶体管包括耦合到所述字线的栅极。
25.如权利要求24所述的存储器，其特征在于，所述下拉晶体管的栅极被电连接到所述字线以控制所述字线的电压电平的所述下拉。
26.如权利要求24所述的存储器，其特征在于，其中所述传输门晶体管被耦合在所述字线和所述栅极之间。
27.如权利要求26所述的存储器，其特征在于，所述存储器单元包括具有至少一个p型晶体管和至少一个n型晶体管的锁存器，其中所述至少一个p型晶体管和所述至少一个n型晶体管是相同的大小。
28.如权利要求27所述的存储器，其特征在于，所述存储器单元进一步包括将所述锁存器耦合到位线的存取晶体管，并且其中所述至少一个p型晶体管、所述至少一个n型晶体管和所述存取晶体管包括finFET晶体管并包括相同数目的鳍。
29.一种存储器，包括：
包含晶体管的存储器单元；以及
通过字线耦合到所述存储器单元的字线驱动器，所述字线驱动器被配置为调节所述字线的电压电平,
其中所述字线驱动器进一步包括被耦合到所述字线以调节所述电压电平的下拉晶体管，以及用以偏置所述下拉晶体管的传输门晶体管，其中调节所述字线的电压电平包括在所述字线驱动器输出逻辑1时下拉所述字线，并且其中所述晶体管是n型晶体管，并且所述传输门晶体管的阈值电压在较快n型晶体管的情形中比在较慢n型晶体管的情形中更低。
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