TWI501231B - 具有調節接地節點的記憶體單元、陣列及其存取方法 - Google Patents

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Description

具有調節接地節點的記憶體單元、陣列及其存取方法
本揭露大體上有關於記憶體，且特別有關於具有調節接地節點(regulated ground nodes)的記憶體。
在先進技術(例如0.13奈米製程或小於0.13奈米的製程)中，雜訊可大大影響靜態隨機存取記憶體(static random access memory，以下簡稱為SRAM)的寫入電壓跳脫點(例如足以將資料寫入節點的位元線上電壓)，尤其是在低操作電壓中(例如VCC較低電壓0.65V，相對於VCC標稱電壓0.85V)。雜訊限制SRAM操作電壓的範圍並增加功率消耗，因為SRAM需要使用較高的供應電壓VCC。為了改進這種情況，一種方法為在寫入操作時使用具有負電壓的位元線。儘管如此，此種方法有各種不同的缺點。例如需要電壓幫浦電路以提供負電壓。電壓幫浦的機制通常並不省電，控制負電壓的電壓位準也不容易，並且因為順向偏壓而具有潛在風險，順向偏壓可造成從位元線到記憶體中電晶體基底的漏電流，需要小心的處理並且造成在編譯器中使用SRAM的困難。
有鑑於此，本揭露之一實施例提供一種記憶體藉由調節接地節點，以便在各種操作模式中有效運作並節省功率。
本揭露係提供一種記憶體陣列，包括：複數個記憶體單元，其配置於複數個列以及複數個行；其中上述複數個行中的一行包括一行接地節點；至少二個電壓源，其被配置為選擇性地耦接至上述行接地節點；以及複數個記憶體單元，其具有複數個內部接地節點，上述內部接地節點互相電氣耦接在一起並且電氣耦接至上述行接地節點。
本揭露之另一實施例提供一種從存取記憶體單元讀取資料的方法，上述存取記憶體單元位於一記憶體陣列的一存取記憶體段的一存取區段的一存取行中，上述記憶體陣列具有至少一個記憶體段，每一記憶體單元具有一內部接地節點，上述至少一個記憶體段具有至少一個區段，每一區段具有至少一個行和至少一個列，每一行具有一行內部接地節點，上述行內部接地節點可以電氣耦接至至少二個電壓源，每一行的上述行內部接地節點耦接至每一行的每一記憶體單元的每一內部接地節點，此方法包括：在上述存取區段中將上述至少二個電壓源其中之一的一第一電壓源電氣耦接至上述存取行的一行內部接地節點；以及將上述第一電壓源電氣耦接至一未存取行的一行內部接地節點。
本揭露之又一實施例提供一種寫入存取記憶體單元的方法，上述存取記憶體單元位於一記憶體陣列的一存取記憶體段的一存取區段的一存取行中；上述記憶體陣列具有至少一個記憶體段；每一記憶體單元具有一內部接地節點；一個記憶體段具有至少一個區段；每一區段具有至少一個行和至少一個列；每一行具有一行內部接地節點，上述行內部接地節點可以電氣耦接至至少二個電壓源；每一行的上述行內部接地節點耦接至每一行的每一記憶體單元的每一內部接地節點，此方法包括：在上述存取區段中將上述至少二個電壓源其中之一的一第一電壓源電氣耦接至上述存取行的一行內部接地節點；以及將上述至少二個電壓源其中之一的一第二電壓源電氣耦接至上述未存取行的一行內部接地節點；上述第一電壓源具有一第一電壓，其與上述第二電壓源的一第二電壓不同。
本揭露之再一實施例提供一種設定記憶體單元的記憶體陣列的其中一行為待命模式的方法；上述記憶體單元的記憶體陣列配置於列和行；一記憶體單元具有一內部接地節點；上述行具有一行內部接地節點，上述行內部接地節點電氣耦接至上述行中至少一記憶體單元的一內部接地節點以及至少二個電壓源，上述方法包括：將上述行的上述行內部接地節點電氣耦接至上述至少二個電壓源其中之一的一第一電壓源；以及供應一第一電壓至上述第一電壓元上以使上述行中的上述至少一記憶體單元具有足以留存儲存於上述行中的上述至少一記憶體單元的資料的一電壓；其中足以留存儲存於上述行中的上述至少一記憶體單元的資料的上述電壓與用以從上述記憶體單元的上述記憶體單元讀取資料或寫入資料於此的一操作電壓不同。
本揭露之另外一實施例提供一種記憶體單元，包括：一電壓供應節點：一接地參考節點，其被配置為選擇性地耦接至至少二個電壓源；以及一交互鎖存器，其耦接至上述電壓供應節點以及上述接地參考節點。
本揭露一個或多個實施例的細節在下列敘述和相對應之圖式中敘明。其他特徵和優點將從敘述、圖式和專利申請範圍中了解。不同圖式中類似的參考符號標示類似的元件。
圖式中所示的實施例或例子以特定文字敘述揭露。儘管如此，須了解的是，實施例和例子並非限制本揭露。揭露的實施例中任何交替和修正以及此文件所揭露的原則的任何更進一步應用被視為相關領域中具有通常技術的人士所能正常想到。本揭露可能在各實施例中重覆參考數字標號，即使實施例共用相同的參考數字標號，但一實施例的特徵並不一定適用於另一實施例。根據調節接地端點，一些實施例提供SRAM操作電壓較高的範圍。
記憶體範例
第1圖所示為與一些實施例一致的記憶體100示意圖。記憶體100包括二個位元陣列(例如記憶體陣列)130。每一位元陣列130包括配置於記憶體段(例如記憶體段135，參考數字標號135為了簡化並未標示出)中的記憶體單元MC陣列。每一記憶體段135包括至少一行和至少一列的記憶體單元(例如記憶體單元MC)。在一些實施例中，每一記憶體段135包括延伸至位元陣列130整個水平寬度的複數個行。此外，一列局部輸入/輸出電路(例如局部輸入/輸出電路(LIOs)137，參考數字標號137為了簡化並未標示出)被夾在二記憶體段135(例如上記憶體段和下記憶體段)之間並且包括供上記憶體段和下記憶體段各自使用的電路。
X解碼器110提供待存取的記憶體單元(例如從中讀取或寫入資料的記憶體單元)的X位址或列位址。。
控制電路140提供預解碼、時序、y解碼器和其他信號至記憶體100。
全局輸入/輸出電路(GIOs)120充當在記憶體單元MC和其他電路之間傳送資料的機制。
X解碼器110、全局輸入/輸出電路120以及控制電路140通常被稱為周邊電路。
第1圖顯示記憶體100以作說明，但本揭露的實施例並不因此而被限制，而且不受記憶體結構影響可用性。
記憶體段
第2圖為區段200的圖示，說明記憶體段135的一部分，並與一些實施例一致。區段200包括m列，其中m為大於0的數字。區段200耦接至局部輸入/輸出電路137。在第2圖中，局部輸入/輸出電路137示意性地在區段200的n行之間被共享(例如行C[1]到行C[n])，其中n為大於0的數字。此外，記憶體段135包括一個或複數個區段200，但為了易於了解以及圖示說明的簡單性，只表示一個區段200。在一些實施例中，記憶體100中的所有VDD節點耦接在一起。字元線WL(例如WL[1])控制記憶體段135其中一列記憶體單元(例如列1)。
一行記憶體單元MC(例如行C[1])耦接至一對位元線BL和BLB(例如位元線BL[1]和位元線ZBL[1])。記憶體100中的每一記憶體單元MC包括類似的組成部分。為了簡單起見，只有行C[1]中一個記憶體單元MC的細節有被標示。電晶體P1、P2、N1和N2形成記憶體單元MC的交互鎖存器。節點NO和ZNO儲存記憶體單元MC的資料。電晶體N3和N4充當在節點NO和ZNO以及各自的位元線BL和ZBL(例如BL[1]和ZBL[1])之間傳送資料的機制。舉例而言，在其中一個記憶體單元的讀取操作中，例如記憶體單元MC[1]，儲存於節點NO和ZNO的資料經由各自的電晶體N3和N4傳送至各自的位元線BL[1]和ZBL[1]，這些資料接下來將被相對應地處理。在寫入操作中，在位元線BL[1]和ZBL[1]上的資料經由各自的電晶體N3和N4傳送至各自的節點NO和ZNO。每一記憶體單元MC包括由電晶體N1和N2的源極耦接在一起所形成的內部接地節點Vgnd。在一些實施例中，視情況而定，內部接地節點Vgnd經由電晶體MR(例如MR[1])拉至VSS或經由電晶體MW(例如MW[1])拉/提升至電壓Vwa。因為電壓Vwa視情況而有不同並可設置為選擇的預定電壓，所以內部接地節點Vgnd的電壓位準視情況而有不同或被稱為「調節」。在一些實施例中，若電壓VDD和內部接地節點Vgnd或電壓Vwa之間的電壓差(例如Vdiff，未標示出)越大，則記憶體單元中的資料越難損壞，但同時記憶體單元也消耗更高的功率和/或遭受更高的漏電流。相較之下，若電壓差Vdiff越小，則資料越容易寫入記憶體單元，記憶體單元消耗較低的功率和/或遭受較低的漏電流，儘管如此，記憶體單元中的資料卻容易遭受較高的損壞風險。根據情況不同而異，電壓Vdiff被設定為足以留存儲存在相對應節點NO和ZNO的資料的電壓值(例如Vret)。第1圖顯示記憶體單元MC以作說明，本揭露的實施例可應用至具有不同結構的其他記憶體單元。
局部輸入/輸出電路137包括複數個接地電路220(例如電路220[1]到220[n])，每一接地電路相對應至一行。接地電路220包括電晶體MR和電晶體MW，其中電晶體MR和電晶體MW的汲極耦接在一起以形成行內部接地節點(例如節點CIGD，未標示出)。在一些實施例中，記憶體段135其中一區段200的一行內，行內部接地節點CIGD耦接至此行中所有記憶體單元MC的所有內部接地節點Vgnd。
在一些實施例中，一行中的電晶體MR充當第一電流路徑和/或提供此行中所有記憶體單元MC第一接地參考的機制。舉例而言，當電晶體MR[1]導通時，相對應的行內部接地節點CIGD和所有耦接至此行內部接地節點CIGD的內部接地節點Vgnd[1]被拉至接地或VSS，因為開啟的電晶體MR[1]將自己汲極(例如相對應的行內部接地節點CIGD)的電壓位準拉至自己源極(例如接地或VSS)的電壓位準。此外，當資料被寫入至另一行的記憶體單元時，電晶體MR導通於「虛擬寫入」操作中。在第2圖中，電晶體MR的源極耦接至VSS或接地以作說明。在一些其他實施例中，源極耦接至一可變電壓(例如電壓Vra，其類似於電壓Vwa)，此可變電壓根據不同應用而為正或負。
在一些實施例中，電晶體MW充當第二電流路徑和/或提供相對應行中所有記憶體單元MC第二接地參考的機制。此外，當資料寫入至記憶體段135其中一區段200的相對應行的記憶體單元時，電晶體MW為導通。當電晶體MW為導通，電晶體MW將自己汲極(例如行內部接地節點CIGD以及此行中的所有內部接地節點Vgnd)的電壓位準拉至自己源極的位準，例如電壓Vwa。以另一種方法表示，行內部接地節點CIGD以及相對應記憶體單元中的內部接地節點Vgnd受電壓Vwa調節，其中Vwa根據不同應用而為正或負。
在一些實施例中，電晶體MR和MW為N型金屬氧化物半導體(NMOS)。因此，若各自驅動至電晶體MR和MW閘極的電壓CtrlR和CtrlW為高邏輯位準(例如高壓)，則導通電晶體MR和MW。另一方面，若驅動至上述閘極的電壓為低邏輯位準(例如低壓)，則關閉電晶體MR和MW。在一些實施例中，電晶體MR和MW的尺寸為足夠大以在電流流經電晶體時控制相對應的記憶體單元的電流。在一些實施例中，一行中的記憶體單元數目越多，則電晶體MR和MW的尺寸越大。相較之下，行中的記憶體單元數目越少，則電晶體MR和MW的尺寸越小。此外，電晶體MR和MW改變尺寸以控制放電(例如將行內部接地端點CIGD和內部接地端點Vgnd拉至VSS)的速度和充電行中相對應端點CIGD/Vgnd(例如將節點CIGD/Vgnd上拉至電壓Vwa)的速度。
在一些實施例中，信號(例如電壓CtrlR)控制在記憶體段135的不同區段200中位於相同行號的行內所有電晶體MR。舉例而言，若記憶體段135有三個區段200(如區段200A、200B和200C)，且每一200A、200B和200C有C[1]到C[n]的n行，則第一CtrlR電壓(例如電壓CtrlR[1])控制每一區段200A、200B和200C中位於行C[1]的所有電晶體MR，第二CtrlR電壓(例如電壓CtrlR[2])控制每一區段200A、200B和200C中位於行C[2]的所有電晶體MR，第三CtrlR電壓(例如電壓CtrlR[3])控制每一區段200A、200B和200C中位於行C[3]的所有電晶體MR，等等如此。同樣地，訊號(例如電壓CtrlW)控制在記憶體段135的不同區段200中位於相同行號的行內所有電晶體MW。如上所述，記憶體段135有三個區段200A、200B和200C，則第一CtrlW電壓(例如電壓CtrlW[1])控制每一區段200A、200B和200C中位於行C[1]的所有電晶體MW，第二CtrlR電壓(例如電壓CtrlW[2])控制每一區段200A、200B和200C中位於行C[2]的所有電晶體MW，第三CtrlR電壓(例如電壓CtrlW[3])控制每一區段200A、200B和200C中位於行C[3]的所有電晶體MW，等等如此。
在一些實施例中，電壓Vwa提供至記憶體段135的所有行內的所有電晶體MW的源極。在一些其他實施例中，電壓Vwa提供至位元陣列130中所有記憶體段135的所有行內的所有電晶體MW的源極。在一些更進一步的實施例中，電壓Vwa提供至記憶體100中所有位元陣列130的所有記憶體段135的所有行內的所有電晶體MW的源極。
在一些實施例中，NMOS電晶體(例如電晶體N1、N2、N3、N4、NR、NW等等)的基底(bulk)連接至電壓VSS或接地，而PMOS電晶體(例如電晶體P1、P2等等)的基底耦接至電壓VDD。
操作說明
在一些實施例中，記憶體100操作於四種模式，包括(資料)留存模式、待命模式、讀取模式和寫入模式。留存模式表示記憶體100接收電壓Vwa而電壓Vwa的位準足以讓記憶體單元MC留存儲存在節點NO和ZNO的資料(例如電壓VDD和電壓Vwa之間的電壓差為Vret)。待命模式表示記憶體100不在讀取或寫入的有效模式，但是，舉例而言，記憶體100準備好要讀取或寫入、記憶體100位於減小功率消耗的模式等等。在一些實施例中，待命模式與留存模式相同，這是因為當記憶體100不在有效狀態時，適當的電壓Vwa提供至記憶體100，而此電壓Vwa足以留存儲存的資料。為了說明，以下敘述除非特別註明，否則「待命模式」這個用詞代表包括待命和/或留存模式。讀取模式表示儲存在節點NO和ZNO的資料被提供至其他電路，而寫入模式表示資料被寫入(並因此儲存於)節點NO和ZNO。取決於避免資料毀壞的風險以及需要節省未存取單元、未存取行和/或未存取記憶體段功率之間的平衡，行內部接地節點CIGD電氣連接至電壓VSS或電壓Vwa，且/或電壓Vwa保持在留存儲存資料的電壓準位。為了避免在未存取記憶體單元、未存取行和/或未存取記憶體段中的資料毀壞的風險，相對應的內部接地節點Vgnd連接至電壓VSS。儘管如此，為了節省功率，相對應的內部接地節點Vgnd連接至電壓Vwa和/或提高電壓Vwa的電壓準位。
在一些實施例中，在待命模式時記憶體100內所有電晶體MR(例如在所有位元陣列130中所有記憶體段135的所有電晶體MR)為關閉。記憶體100內的所有電晶體MW為導通。因此，記憶體100內所有行內部接地節點CIGD和所有內部接地節點Vgnd電氣耦接至電壓Vwa。取決於避免儲存資料毀壞以及需要節省功率之間的平衡，並相對應地調節電壓Vwa的電壓準位。在一些實施例中，電壓Vwa和/或電壓VDD調整至足以留存儲存的資料。
在一些實施例中，當記憶體100被存取時(讀取或寫入其中任何一個)，記憶體段135的一列中的複數個記憶體單元MC(例如存取記憶體單元AMC)被存取。記憶體100中除了存取記憶體單元AMC之外的其他記憶體單元被稱為未存取記憶體單元UAMC。具有存取記憶體單元AMC的記憶體段135被稱為存取記憶體段AS。內部全部為未存取記憶體單元UAMC的記憶體段135被稱為未存取記憶體段UAS。存取記憶體單元AMC的每一記憶體單元MC出自區段200的一行。具有存取記憶體單元AMC的行被稱為存取記憶體段行AC。內部全部為未存取記憶體單元UAMC的行被稱為未存取行UAC。為了說明，記憶體段135包括三個區段200，例如區段200A、200B和200C，且每一區段200A、200B和200C包括C[1]到C[n]的n行。對更進一步的例子而言，存取記憶體單元AMC位於列R1以及記憶體段135的每一區段200A、200B和200C的存取行C[1]。在一些實施例中，存取記憶體單元AMC包括位於列R1以及區段200A、200B和200C各自的行C[1]的存取記憶體單元AMC。若存取行AC為行C[2]，則存取記憶體單元AMC包括位於列R1以及區段200A、200B和200C各自的行C[2]的存取記憶體單元AMC。若存取行AC為行C[3]，則存取記憶體單元AMC包括位於列R1以及區段200A、200B和200C等各自的行C[3]的存取記憶體單元AMC。具有三個區段200A、200B和200C的記憶體段135僅用作說明。實際上記憶體段135可具有任何數量個區段200。
在一些實施例中，於讀取模式(例如記憶體100於讀取存取)時，存取記憶體段的存取行的電晶體MR和MW分別被導通與關閉。因此，行內部接地節點CIGD的電壓位準以及相對應的存取行中所有記憶體單元的內部接地節點Vgnd的電壓位準電氣連接至電壓VSS。同樣地，存取記憶體段的未存取行的電晶體MR和MW也分別被導通與關閉，因此，行內部接地節點CIGD的電壓位準以及相對應的未存取行中所有記憶體單元的內部接地節點Vgnd的電壓位準電氣連接至電壓VSS。同時，在未存取記憶體段中，電晶體MR和MW分別被關閉與導通以使節點Vgnd的電壓位準藉由電壓Vwa的電壓位準控制。在此種狀況中，電壓Vwa的電壓位準的設定係根據避免由於盡可能低的電壓Vwa(如VSS)所造成的儲存資料毀壞的風險以及節省功率(例如提高電壓Vwa以使電壓Vwa足以留存儲存資料)的需求之間的平衡。在一些實施例中，未存取行被視為於「虛擬」讀取模式中，因為導通寫入存取記憶體單元的字元線WL同時導通位於與導通記憶體單元同一列但於未導通行的記憶體單元，使儲存於節點NO和ZNO的資料有可能被讀取。
在一些實施例中，於寫入模式(例如記憶體100於寫入存取)時，存取記憶體段的存取行的電晶體MR和MW分別被關閉與導通。因此，行內部接地節點CIGD以及相對應的存取行中所有記憶體單元的內部接地節點Vgnd電氣連接至電壓Vwa，其中電壓Vwa的產生係根據能使將資料寫入至存取記憶體單元MC更簡單的預定值。舉例而言，在一些實施例中，當資料被寫入至行C[1]的記憶體單元MC時，電晶體MR[1]為關閉，電晶體MW[1]為導通，且因此節點Vgnd[1]的電壓位準大約位於電壓Vwa的電壓位準。在一些實施例中，因為電壓Vwa被設定為高於VSS(或接地或0V)，所以節點Vgnd[1]的電壓位準高於VSS。同時，位元線BL[1]和BLB[1]預先充電至相對於VSS的高壓(例如VDD)。因此，存取記憶體單元的電晶體P1和P2比相對應的電晶體N1和N2來得弱，使得各自寫入節點NO和ZNO更為容易。此外，記憶體100可以操作於較低的操作電壓VDD。在一些實施例中，在存取記憶體段的未存取行中，電晶體MR和MW分別為導通與關閉。因為電晶體MR為導通，行內部接地節點CIGD和相對應的內部接地節點Vgnd電氣耦接至VSS。此外，在未存取記憶體段中所有行的電晶體MR和MW分別為關閉與導通，以使內部接地節點Vgnd的電壓位準藉由電壓Vwa的電壓位準控制。在此種情況中，電壓Vwa的電壓位準的設定係根據避免由於盡可能低的電壓Vwa(如VSS)所造成的儲存資料毀壞的風險以及由於提高電壓Vwa以使電壓Vwa足以留存儲存資料所造成的節省功率需求之間的平衡。在一些實施例中，未存取行被視為於「虛擬」讀取模式中，因為導通寫入存取記憶體單元的字元線WL同時導通位於與已導通記憶體單元同一列但於未導通行的記憶體單元，使儲存資料有可能被讀取。
電壓Vwa
第3圖所示為說明電壓Vwa如何產生的電路圖300，並與一些實施例一致。參考電壓Vref提供至放大器Amp的非反相輸入端(例如正端)。輸出電壓Vwa回授至放大器Amp的反相輸入端(例如負端)。放大器Amp被配置為電壓隨耦器。因此，電壓Vwa跟隨參考電壓Vref。
在一些實施例中，在寫入操作時，選擇位元線上電壓與電壓VDD之間的比值為至少10%。在沒有提高電壓Vwa的情況下，電壓VDD不可降低太多以使記憶體100持續運作並保持比值為至少10%。舉例而言，電壓VDD不可降低至低於其正常操作電壓的90%。儘管如此，在一些實施例中，提高電壓Vwa可使電壓VDD降低至其正常操作電壓的大約70%，但比值還是維持在至少10%。在一些實施例中，根據預定電壓(例如50mV、70mV、100mV等)選擇電壓Vwa(或Vref)。在一些更進一步的實施例中，電壓Vwa被設定為正常操作電壓VDD的一百分比(例如5%、7%、10%等)。
方法說明
第4圖所示為操作記憶體100的方法的流程圖400，並與一些實施例一致。
在步驟405中，生產具有例如二個位元陣列130的記憶體100。每一位元陣列130有複數個記憶體段135。每一記憶體段135有三個區段200A、200B和200C，每一區段200有二列RO1和RO2以及四行，例如行C[1]、行C[2]、行C[3]和行C[4]。節點VDD耦接在一起。行中的節點Vgnd耦接在一起(例如所有節點Vgnd[1]耦接在一起，所有節點Vgnd[2]耦接在一起，所有節點Vgnd[3]耦接在一起等等)。節點VSS耦接在一起。
在步驟410中，記憶體100被配置為待命模式(或資料留存模式)，其中所有電晶體MR和MW分別為關閉和導通。因此，所有內部接地節點Vgnd電氣連接至電壓Vwa，並且，為了節省功率，提高電壓Vwa的位準至足以留存儲存於記憶體100的記憶體單元的資料。
在步驟415中，記憶體100被配置為讀取模式。說明如下，資料從任意記憶體段135(例如記憶體段135R，未標示出)中的記憶體單元(存取記憶體單元AMC)讀取。此外，存取記憶體單元AMC位於列RO1以及記憶體段135R的每一區段200A、200B和200C的每一行C[1]。在此說明中，存取行C[1]中的電晶體MR和MW各自為導通和關閉。在存取記憶體段135中，存取記憶體段135R的未存取行(例如行C[2]、C[3]和C[4])的電晶體MR和MW也各自為導通和關閉。同時，未存取記憶體段(例如除了存取記憶體段135R之外的記憶體段的行C[1]、C[2]、C[3]和C[4])的電晶體MR和MW也各自為關閉和導通。此外，為了在這些行中節省功率，電壓Vwa提高至足以留存儲存資料的位準。
在步驟420中，記憶體100被配置為寫入模式。說明如下，資料寫入至任意記憶體段135(例如記憶體段135W，未標示出)中的記憶體單元(存取記憶體單元AMC)。此外，存取記憶體單元AMC位於列RO1以及記憶體段135W的每一區段200A、200B和200C的每一行C[1]。在此說明中，存取行C[1]中的電晶體MR和MW各自為關閉和導通。存取記憶體段135W的未存取行(例如行C[2]、C[3]和C[4])的電晶體MR和MW也各自為導通和關閉。同時，未存取記憶體段(例如除了存取記憶體段135W之外的記憶體段的行C[1]、C[2]、C[3]和C[4])的電晶體MR和MW各自為關閉和導通。此外，為了在這些行中節省功率，電壓Vwa提高至足以留存儲存資料的位準。
接地電路-一些更進一步的實施例
第5圖所示為調節接地電路(例如電路500)的細節圖，並與一些更進一步的實施例一致。與第2圖中的接地電路220相比較，電路500包括一額外的電晶體(例如電晶體MRet)，其與相對應的電晶體MR和MW並聯連接。意即電晶體MRet的汲極耦接至相對應的行內部接地節點CIGD，電晶體MRet的閘極藉由控制電壓(例如電壓CtrlRet)控制，且電晶體MRet的源極耦接至一電壓(例如電壓Vmret)以更進一步調節節點CIGD的電壓位準。此外，可變電壓(例如電壓Vra)於電晶體MR的源極處取代電壓VSS以同樣更進一步調節行內部接地節點CIGD的電壓位準。在一些實施例中，與信號CtrlR和CtrlW控制各自的電晶體MR和MW類似，信號CtrlRet控制位於記憶體段135中不同區段200但相同行號的行內所有電晶體MRet。舉例而言，若記憶體段有三個區段200(例如區段200A、200B和200C)，且每一區段200A、200B和200C有C[1]到C[n]的n行，則第一CtrlRet電壓(例如電壓CtrlRet[1])控制每一區段200A、200B和200C的行C[1]的所有電晶體MRet，第二CtrlRet電壓(例如電壓CtrlRet[2])控制每一區段200A、200B和200C的行C[2]的所有電晶體MRet，第三CtrlRet電壓(例如電壓CtrlRet[3])控制每一區段200A、200B和200C的行C[3]的所有電晶體MRet，等等。
在一些實施例中，電壓Vra和/或電壓Vmret產生的方式與電壓Vwa產生的方式相似，例如藉由類似於電路300的電路。在電路500中，因為行內部接地節點CIGD電氣連接至三個不同電壓Vra、Vwa和Vmret，行內部接地節點CIGD的電壓位準藉由電壓Vra、Vwa和Vmret其中一個或其中的合適組合來控制。舉例而言，電壓Vra用來調節讀取存取行中的行內部接地節點CIGD，電壓Vwa用來調節寫入存取行中的行內部接地節點CIGD，而電壓Vmret用來調節留存模式的單元的行內部接地節點CIGD(例如未存取記憶體段中)。舉例而言，在一些實施例的功率留存模式中，所有行內部接地節點CIGD電氣耦接至電壓Vmret，並且電壓Vmret設定於資料留存值。在其他實施例中，行內部接地節點CIGD耦接至電壓Vra、Vwa和Vmret其中任何一個，且這些電壓的設定視情況適用而定(例如設定至電壓Vmret)。在讀取模式中，存取行AC的行內部接地節點CIGD耦接至電壓Vra。存取記憶體段(例如記憶體段135R)的未存取行UAC的行內部接地節點CIGD耦接至電壓Vra。未存取記憶體段(例如記憶體段135R以外的記憶體段)的行內部接地節點CIGD耦接至電壓Vmret。在寫入模式中，存取行AC的行內部接地節點CIGD耦接至電壓Vwa。存取記憶體段(例如記憶體段135W)的未存取行UAC的行內部接地節點CIGD耦接至電壓Vwa。未存取記憶體段(例如記憶體段135W以外的記憶體段)的行內部接地節點CIGD耦接至電壓Vmret。上述例子僅作說明，本揭露的實施例並不受此限制。因為電壓Vra、Vwa和Vmret為可變值，這些電壓的使用/設定視情況適用而定。舉例而言，留存模式中的單元或行同樣可以電氣耦接至電壓Vwa或Vra，且電壓Vwa或Vra設定為留存值(例如Vmret)。在一些實施例中，電壓VDD大約為0.85V，電壓Vwa大約為電壓VDD的10%；電壓Vra大約為電壓VDD的5%，且電壓Vmret大約為0.45V。在一些實施例中，電壓VDD大約為1.0V到2.5V，但揭露的實施例並不擬限制，並且適用於電壓VDD、Vwa、Vra和Vmret的其他值。
上列已敘述數個實施例。儘管如此，須了解的是，在不背離本揭露的精神與範圍下可作出各種不同的修改。舉例而言，各個表示為特定摻雜物類型(例如NMOS和PMOS)的電晶體僅為說明，本揭露的實施例並不被限制於特定類型，但是針對特定電晶體所選擇的摻雜物類型為設計選擇且在實施例的範圍內。上列敘述中所使用的各信號邏輯位準(例如低或高)同樣僅作說明，當信號活化和/或無效，實施例並不被限制於特定位準，但是，選擇這樣的位準屬於設計選擇的範疇。在各種情況中，電晶體(例如電晶體MR或MW)的運作就像切換器。因此，切換器可取代那些如切換器運作的電晶體。說明性的方法表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。
本揭露的每一請求項構成分開的實施例，結合不同申請項和/或不同實施例的實施例皆屬本揭露的範圍，且被視為對本領域中具有正常技術的人士而言為顯而易見的。
100．．．記憶體
110．．．X解碼器
120．．．全局輸入/輸出電路
130．．．位元陣列
140．．．控制電路
137．．．局部輸入/輸出電路
200．．．區段
220[1]、220[n]．．．接地電路
300、500．．．電路
400．．．流程圖
C[1]、C[2]．．．行
MC[1]．．．記憶體單元
BL[1]、BL[n]、ZBL[1]、ZBL[n]．．．位元線
WL[1]、WL[m]．．．字元線
NO、ZNO．．．節點
Vgnd[1]、Vgnd[n]．．．內部接地接地節點
VDD、VSS、CtrlR、CtrlR[1]、CtrlR[n]、CtrlW、CtrlW[1]、CtrlW[n]、CtrlRet、Vra、Vwa、Vmret．．．電壓
Vref．．．參考電壓
Amp．．．放大器
N1、N2、N3、N4、P1、P2、MR、MR[1]、MW、MW[1]、MRet．．．電晶體
CIGD．．．行內部接地節點
第1圖所示為與一些實施例一致的記憶體示意圖；
第2圖所示為第1圖記憶體的一記憶體段的一部份，並與一些實施例一致；
第3圖所示為說明電壓Vwa如何產生的電路，並與一些實施例一致；
第4圖所示為操作第1圖記憶體方法的流程圖，並與一些實施例一致；
第5圖所示為調節接地電路的示意圖，並與一些實施例一致。
137．．．局部輸入/輸出電路
200．．．區段
220[1]、220[n]．．．接地電路
C[1]、C[2]．．．行
MC[1]．．．記憶體單元
BL[1]、BL[n]、ZBL[1]、ZBL[n]．．．位元線
WL[1]、WL[m]．．．字元線
NO、ZNO．．．節點
Vgnd[1]、Vgnd[n]．．．內部接地接地節點
VDD、VSS、CtrlR[1]、CtrlR[n]、CtrlW[1]、CtrlW[n]、Vwa．．．電壓
N1、N2、N3、N4、P1、P2、MR[1]、MW[1]．．．電晶體

Claims (11)

  1. 一種記憶體陣列，包括：複數個記憶體單元，其配置於複數個列以及複數個行；其中上述複數個行中的一行包括：一行接地節點；至少三個電壓源；至少三個切換器，上述至少三個切換器的每一者係耦於上述行接地節點與上述至少三個電壓源中對應之一者之間，並且上述至少三個切換器的每一者係由不同控制信號中對應之一者所控制；以及複數個記憶體單元，其具有複數個內部接地節點，上述內部接地節點互相電氣耦接在一起並且電氣耦接至上述行接地節點，其中上述至少三個電壓源包括足以寫入資料至上述記憶體單元之一第一電壓、足以由上述記憶體單元讀取資料之一第二電壓，以及足以維持上述記，憶體單元的資料之一第三電壓，上述第一電壓、上述第二電壓與上述第三電壓皆為正電壓，上述第一電壓高於上述第二電壓，並且上述第三電壓高於上述第一電壓。
  2. 如申請專利範圍第1項所述之記憶體陣列，其中當上述至少三個切換器中之一第一切換器被配置為導通，則上述至少三個切換器中之一第二切換器與一第三切換器被配置為關閉，而且當上述第二切換器被配置為導通，則上述第一切換器與上述第三切換器被配置為關閉，而且當上述第三切換器被配置為導通，則上述第一 切換器與上述第二切換器被配置為關閉。
  3. 如申請專利範圍第1項所述之記憶體陣列，其中上述複數個列和上述複數個行被分割為複數個記憶體段；上述記憶體陣列更進一步包括複數個局部輸入/輸出電路；一個局部輸入/輸出電路被配置給一對記憶體段使用。
  4. 一種從存取記憶體單元讀取資料的方法，上述存取記憶體單元位於一記憶體陣列的一存取記憶體段的一存取區段的一存取行中，上述記憶體陣列具有至少一個記憶體段，每一記憶體單元具有一內部接地節點，上述至少一個記憶體段具有至少一個區段，每一區段具有至少一個行和至少一個列，每一行具有至少三個切換器以及一行內部接地節點，上述行內部接地節點可以電氣耦接至至少三個電壓源，每一行的上述行內部接地節點耦接至上述至少一行的上述記憶體單元的一對應的內部接地節點，其中上述至少三個電壓源包括足以寫入資料至上述記憶體單元之一第一電壓、足以由上述記憶體單元讀取資料之一第二電壓，以及足以維持上述記憶體單元的資料之一第三電壓，上述第一電壓、上述第二電壓與上述第三電壓皆為正電壓，上述第一電壓高於上述第二電壓，並且上述第三電壓高於上述第一電壓，此方法包括：在上述存取區段中；將上述第二電壓電氣耦接至上述存取行的一行內部接地節點；以及 將上述第二電壓電氣耦接至一未存取行的一行內部接地節點。
  5. 如申請專利範圍第4項所述之從存取記憶體單元讀取資料的方法，更進一步包括將上述第三電壓電氣耦接至一未存取記憶體段的一未存取行的一行內部接地節點。
  6. 如申請專利範圍第5項所述之從存取記憶體單元讀取資料的方法，其中上述至少三個切換器中之一第一切換器被配置為將上述第二電壓電氣耦接至上述存取行的上述行內部接地節點；並且上述至少三個切換器中之一第二切換器被配置為將上述第三電壓電氣耦接至上述未存取行的上述行內部接地節點。
  7. 一種寫入存取記憶體單元的方法，上述存取記憶體單元位於一記憶體陣列的一存取記憶體段的一存取區段的一存取行中；上述記憶體陣列具有至少一個記憶體段；每一記憶體單元具有一內部接地節點；一個記憶體段具有至少一個區段；每一區段具有至少一個行和至少一個列；每一行具有至少三個切換器以及一行內部接地節點，上述行內部接地節點可以藉由上述至少三個切換器中對應之一者電氣耦接至至少三個電壓源；每一行的上述行內部接地節點耦接至上述至少一行的上述記憶體單元的一對應的內部接地節點，其中上述至少三個電壓源包括足以寫入資料至上述記憶體單元之一第一電壓、足以由上述記憶體單元讀取資料之一第二電壓，以及足以維持上述記憶體單元的資料之一第三電壓，上述第一 電壓、上述第二電壓與上述第三電壓皆為正電壓，上述第一電壓高於上述第二電壓，並且上述第三電壓高於上述第一電壓，此方法包括：在上述存取區段中；將上述第一電壓電氣耦接至上述存取行的一行內部接地節點；以及將上述第二電壓電氣耦接至上述未存取行的一行內部接地節點。
  8. 如申請專利範圍第7項所述之寫入存取記憶體單元的方法，更進一部包括將上述第三電壓電氣耦接至一未存取記憶體段的一未存取行的一行內部接地節點。
  9. 如申請專利範圍第8項所述之寫入存取記憶體單元的方法，其中上述至少三個切換器中之一第一切換器將上述第一電壓電氣耦接至上述存取區段的上述存取行的上述行內部接地節點；並且配置上述至少三個切換器其中之一第二切換器將上述第二電壓電氣耦接至上述存取區段的上述未存取行的上述行內部接地節點。
  10. 一種設定記憶體單元的記憶體陣列的其中一行為待命模式的方法；上述記憶體單元的記憶體陣列配置於列和行；一記憶體單元具有一內部接地節點；上述行具有至少三個切換器以及一行內部接地節點，上述行內部接地節點電氣耦接至上述行中至少一記憶體單元的一內部接地節點以及至少三個電壓源，其中上述至少三個電壓源包括足以寫入資料至上述記憶體單元之一第一電壓、足以由上述記憶體單元讀取資料之一第二電壓，以 及足以維持上述記憶體單元的資料之一第三電壓，上述第一電壓、上述第二電壓與上述第三電壓皆為正電壓，上述第一電壓高於上述第二電壓，並且上述第三電壓高於上述第一電壓，上述方法包括：將上述行的上述行內部接地節點電氣耦接至上述第三電壓。
  11. 一種記憶體單元，包括：一電壓供應節點：一接地參考節點，其被配置為選擇性地耦接至至少三個電壓源；以及一交互鎖存器，其耦接至上述電壓供應節點以及上述接地參考節點，其中上述至少三個電壓源包括足以寫入資料至上述記憶體單元之一第一電壓、足以由上述記憶體單元讀取資料之一第二電壓，以及足以維持上述記憶體單元的資料之一第三電壓，上述第一電壓、上述第二電壓與上述第三電壓皆為正電壓，上述第一電壓高於上述第二電壓，並且上述第三電壓高於上述第一電壓。
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