JPS63160097A - 半導体不揮発性メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体不揮発性メモリに係シ．特に紫外線消去
屋再書き込み可能な読み出し専用メそリ（以彼，ＥＰＲ
ＯＭと略記する）に関する。

（従来の技術） 第４図はＥ　Ｆ　Ｒ　０Ｍセルの断面構造を示しておシ
、４２はＮ型ソース領域，４３はＮＷドレイン領域。

４４は第１ゲート絶縁膜，４５は浮遊ゲート。

４６社制御ゲート，４７はｌＸ２ゲート絶縁膜である．
このセルにあっては．ドレイン領域４３とソース領域４
２との間に高電圧を印加し，制御ゲート４６に高電圧を
印加すると，ドレイン・ソース間の高電界κよル加速さ
れた高エネルギ状態の電子は正電位の浮遊ゲート４５に
引かれて注入され。

データの書き込みが行われる。なお、上記ドレイン領域
４３あるいは制御ゲート４６に高電圧が印加されない場
合には，上記電子の注入は起こらない。上記電子の注入
する量（書き込み量）は、上記メモリセルトランジスタ
の実効チャネル長が短かいほどチャネル方向の電界が強
まるので単調に増加する。

ＷｃＳ図は、第４図に示し九ＥＰＲＯＭセルがたとえば
１０２４行Ｘ１０２４列のマ）　ＩＪクス状に配置され
たメモリセルアレイにおける１列分のセル（たとえば１
０２４個のセルＭＣ，、ＭＣ，、・・・）のうちの１個
を選択して書き込み制御用トランジスタにより書き込む
場合の等何回路を示している。即ち、セルＭＣ，、ＭＣ
，、・・・の各ドレインはビット線ＢＬ　に共通に接続
され、このビット線ＢＬはセンスアンプ（図示せず）に
接続され、このビット線ＢＬ　と書き込み電圧（Ｖｐｐ
　）ノードとの間には読み出し・書き込み制御信号Ｒ／
Ｗによシスイッチ制御されるＭＣ８）う／ジスタ（その
オン状態での等価抵抗が図示のＲｐ　である）が接続さ
れている。そして、上記セルＭＣ１，ＭＣ，、・・・は
、各ソースが共通接続されたのち直接に接地ノードに接
続されておシ、各ゲートには相異なる選択信号が与えら
れるものである。いま、セルＭＣ，が選択されておシ、
その他・のセルＭＣ，、・・社選択されていない場合を
考える。

各セルの実効チャネル長を短かくしておくと、第４図に
示したセルにおいてドレイン領域４３と浮遊ゲート４５
との間の容量結合の度合が相対的に強くなシ、非選択セ
ルＭＣ，、・・・　の浮遊ゲート電位が高くなる。この
電位が浮遊ゲートから見たトランジスタの閾値電圧を越
えると、上記非選択セルは微小ながら電流を流し始め、
容量結合によるパンチスルー状態に入る。この場合、１
個の非選択セルの電流は僅かであっても、大容量のＥＰ
ＲｃＭでは非選択セル全体の電流が無視できないほど大
きくなる０通常、書き込み用トランジスタのオン状態で
の等価抵抗ＲＰの値は１四前後であシ、非選択セル１個
当シの電流が１μ人とすると、非選択セル１０２３個の
電流は約１ｍＡとなシ、との１ｍＡが上記等価抵抗Ｒｐ
　に流れることによつて選択セルＭＣ，のドレイン電圧
が書き込み電圧ＶＰＰよシ約１ｖ低下し、書き込み速度
が低下するという問題が生じる。

以上の説明から分るように、セルの書き込み速度は実効
チャネル長に対して最適値を持つものであシ、このこと
を代表的なセルに対してシエミレーシコンを行った結果
を第６図中に実線で示しておシ、書き込み時間１００μ
Ｓ以下を得るためにはチヤネル長で±０．２Ｐｎ　　の
余裕があることが分る。

さらに、上記余裕を増やすためには、セルの閾値電圧を
制御するためのイオン注入量を増加させればよいことが
知られておシ、上記代表的なセルに比べてイオン注入量
をたとえば２５チ増加させたセルのシミニレ−ジョン結
果を第６図中に点Ｍで示している。このセルでは、書き
込み時間１００μｍ　以下を得るためにはチヤネル長で
士Ｑ、２４．ｃａｎの余裕があることが分る。

上記チヤネル長の余裕の増加は、チヤネル長が長い場合
は電子注入効率が向上し、チヤネル長が短かい場合は閾
値電圧の増加によシバフチスルー耐圧が向上したことに
よるものと考えられる。

しかし、上記したようにセルのイオン注入量をチヤネル
長の余裕を増加させるために制御するととは、セルとセ
ル周辺回路の素子とに別々の工程でイオン注入する必要
が生じ、それに伴ってフォトエツチング工程が１回増加
するという問題が生じ、さらにセル電流の減少やビット
線の容量の増加をもたらしてアクセス時間を増大させて
しまうなどの問題が生じる。

（発明が解決しようとする問題点） 本発明は上記したようにＢＰ：ＦｔＯＭセルの書き込み
時間を一定時間以下にする場合のセルのチヤネル長の余
裕を増加させようとしてセルのイオン注入量を増やすこ
とに伴りて発生する問題点を根本的に解決すべく表され
たもので、セルとセル周辺回路とのイオン注入を別々の
工程に分けてセルのイオン注入量を増やすことなく、セ
ルの書き込み時間を一定時間以下にする場合のセルのチ
ヤネル長の余裕を増やすことが可能な半導体不揮発性メ
モリを提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明の半導体不揮発性メモリは、マトリクス状にＢＦ
ＲＯＭ　セルが設けられたメモリセルアレイを書き込み
回路と共に複数のブロックに分割し、メモリセルアレイ
の各ブロックにおいてセルトランジスタのソースを共通
接続し、この各ブロック毎の共通ソースをそれぞれ抵抗
を介して接地ノードに接続してなることを特徴とする。

（作用） セルのチャネル長が長くてセルの電子注入効率が低いと
きは、セル電流値が低いので、各セルブロックの共通ソ
ース電位は比較的低く１選択セルの書き込み速度の劣化
は無視できる。セルのチャネル長が短かい場合、セル電
流が増加し、共通ソース電位は比較的高くなる。この場
合、セルの電子注入効率そのものは高くなっているので
１選択セルのドレイン・ソース間電圧が充分確保され。

書き込み可能領域が増大する。

従って、セルとセル周辺回路とのイオン注入を別々の工
程に分けてセルのイオン注入量を通常値よシも増やすこ
となく、セルの書き込み時間を一定時間以下にする場合
のセルのチャネル長の余裕を増やすことが可能に々る。

（実施例） 以下５図面を参照して本発明の一冥施例を詳細に説明す
る。第１図はたとえば２５６に語×８ビットの１Ｍピッ
）　ＢＦＲＯＭの一部を示している。

１０は１０２４行Ｘ１０２４列のマトリクス状にＢＦＲ
ＯＭセルが配列されたメモリセルアレイであり、その１
０２４列は８ビツト出力に対応して１２８列を１ブロツ
ク（セクション）とする８ブロツクのセルブロック１〜
８に分割されている。

１１は上記メモリセルアレイ１０の各列毎に設けられる
書き込み回路であって、前記８個のセルブロック１〜８
に対応する書き込み回路ブロック１〜８に分割されてい
る。ここで、１列分のセルおよび書き込み回路を取り出
して１個のセルに対する書き込み状態を等価回路で示す
と第５図に示したものと同様である。

さらに１本実施例においては、前記８個のセルブロック
１〜８それぞれにおいてセルブロック内の全セルのソー
スを共通接続し、セルブロック１〜８それぞれの共通ソ
ースを互いに干渉しないように分離するためにそれぞれ
対応して抵抗Ｒ１〜Ｒ８を介して接地ノードに接続して
いる。この抵抗Ｒ１〜Ｒ８の値はそれぞれ５００Ωであ
シ、ポリシリコン抵抗、イオン注入を施した拡散層等に
よυ実現可能であシ、これらの抵抗値はほぼ線形である
ので、セルの電流値が増加するほどセルブロック１〜８
それぞれの共通ソースの電位は増加することになる。

上記ＥＰＲＯＭにおいては、各セルブロック１〜８それ
ぞれにおける１列に対してそれぞれ書き込みが行われる
場合、上記１列内の１０２４個のセルのうち１個が選択
され、残シの１０２３個のセルは選択されない、この場
合、セル電流に比例したソース電位か発生するので非選
択セルのパンチスルーは抑制される。即ち、セルのチャ
ネル長が長くてセルの電子注入効率が低いときは５選択
セルおよび非選択セルの電流値は低いので、各セルブロ
ック１〜８それぞれの抵抗Ｒ１〜Ｒ８による電圧降下は
小さく、各セルブロック１〜８それぞれの共通ソースの
電位は比較的低い、従って、セルの書き込み速度に対し
て実効チャネル長の最適化を図っておけば、上記共通ソ
ースの低い電位によって選択セルのドレイ／・ソース間
電圧が低下することは殆んどなく、選択セルの書き込み
速度の劣化は無視できる。上記とは逆に、セルのチャネ
ル長が短かい場合、セルの電流は増加するので。

共通ソースの電位は比較的高くなる。この場合。

セルの電子注入効率そのものは高くなつているので、共
通ソースの電位が多少高くとも選択セルのドレイン・ソ
ース間電位が充分確保され、書き込み可能領域が増大す
る。

上記したような各セルブロック１〜８毎に共通ソースと
接地ノードとの間にたとえば５００Ωの抵抗Ｒ１〜Ｒ８
を挿入した場合において、セルのチャネル長と書き込み
時間との関係のシミニレーシ璽ン結果を第２図中に点線
で示している。なお。

図中実線は共通ソースを直接に接地ノードに接続した従
来例における上記と同様なシミエレーシ言ン結果を対比
するために示しておシ、これは第６図中に実線で示した
代表例の特性に相当する。

上記シミニレ−シロン結果から、本実施例のようにセル
のイオン注入量をあえて通常値よシも増大させなくても
各セルブロック毎に設けた抵抗Ｒ１〜Ｒ８の抵抗値を適
切に選択すれば、第６図中点線で示すようなイオン注入
量を２５チ増加させたときのシミュレーション結果とほ
ぼ同じ書き込み効果が得られることが分る。また、上記
実施例によるシミニレ−ジオン結果によれば、従来例の
シミニレ−７Ｍ／結果に比べて、セルの実効チャネル長
の中心も約０．１μｍ小さい方へ移動しておシ、この点
でも上記実施例は高速読み出しに有利であることが分る
。

さらに、上記したように共通ソースに接続される抵抗Ｒ
１〜Ｒ８（共通ソース抵抗）をセルの制御ゲートと同じ
材料（第２層目のポリシリコン）であって、セルのチャ
ネル幅と正対応する幅（たとえば同じ＠）で作っておく
と１次のような利点が得られる。即ち、セルのチャネル
幅が中心値よシ大きくなつた場合には、セルの書き込み
制限領域に入るので、前記抵抗の値が低いほど良いので
あるが、この場合には上記抵抗の値が実際に低くなりて
いるので都合が良い、また、セルのチャネル幅が中心値
よシ細くなった場合には、パンチスルー制限領域に入る
ので、前記抵抗の値が大きいほど良いのであるが、この
場合には上記抵抗の値が実際に高くなっているので部会
が良い。

このように、上記抵抗をセルの制御ゲートと同じチャネ
ル幅で作った場合、セルの書き込み時間が１００μ８以
下となるように実現するとき、上記共通ソース抵抗の値
およびこの抵抗に非選択セルの電流がたとえば１ｍＡ流
れることで発生する電位（共通ソースを位）に対するセ
ルの片側のチャネル長の余裕をシミュレーションによシ
求めると、第３図中実線で示すようになる。これによる
と、共通ソース抵抗の値が前記５００Ωから±２５％ば
らついても、上記チャネル長の余裕が殆んど変化しない
ことが分る。

これに対して、共通ソース電位を接地電位よシ高い一定
電位にした場合について、上記したよりにシミュレーシ
ョンを行うと第３図中点線で示すような結果が得られる
。この場合には、共通ソース電位を高くするほどチャネ
ル長の余裕が減少することが分る。また、上記一定電位
をトランジスタを組み合わせた回路で発生させるとすれ
ば、トランジスタのパラメータの変化や電源電圧の振れ
によシミ位置化が生じ易いという問題がおる。

なお、上記メモリの読み出し時は、選択セルのドレイン
電圧が低く、パンチスルー耐圧が高いので、共通ソース
に接続する抵抗の値を低くすることが望ましく、そのた
めには上記抵抗に並列にたとえば第１図中に点線で示す
ようにＭＯＳ）ランジスタＴからなるスイッチ素子を設
けておき、読み出しくＲ）時にオン状態に制限して上記
抵抗を短絡させるようにすればよい。

〔発明の効果〕

上述したように本発明の半導体不揮発性メモリによれば
、メモリセルアレイを書き込み回路と共に複数のブロッ
クに分割して各ブロック毎の共通ソースをそれぞれ抵抗
を介して接地ノードに接続す１′−ことによって１選択
セルの書き込み時間を一定時間以下にする場合のセルの
チャネル長の余裕を増やすことができる。この場合、セ
ルのイオン注入量を特に増やす必要がないので、セルと
周辺回路とのイオン注入を同じ工程で行うことができ、
７ｔトエツチング工程が増えるようなこともなく、セル
電流の減少やビット線の容量の増加をもたらすこともな
く、アクセス時間を増大させるようなこともない。

【図面の簡単な説明】

第１図は本発明の半導体不揮発性メモリの一実施例の要
部を示す構成説明図、第２図は第１図のメモリにおける
選択メモリセルの書き込み時間とメモリセルのチャネル
長との関係についてのシミュレーション結果を示す特性
図、第３図は第１図のメモリにおける選択メモリセルの
書き込み時間を一定時間以下にするときの各セルブロッ
クの共通ソース抵抗とメモリセルの片側のチャネル長余
裕との関係についてのシミエレーシ茸ン結果ヲ示す特性
図、第４図はＢＦＲＯＭ　セルを示す断面図、第５図は
ＥＰＲＯＭのメモリセルアレイにおける１列分のセルお
よび書き込み回路を取シ出して書き込み状態を示す等価
回路図、第６図は従来のＥＰＲＯＭにおける選択メモリ
セルの書き込み時間とメモリセルのチャネル長との関係
についての７ミエレーシヨン結果を示す特性図である。 １０・・・メモリセルアレイ、１１・・・書き込み回路
。 Ｒ１〜Ｒ８・・・共通ソース抵抗、Ｔ・・・ＭＯＳトラ
ンジスタｂ　Ｒｐ・・・書き込みトランジスタのオン時
の等価抵抗、　ＭＣ，、ＭＣ，・・・ＥＰＲＯＭセル、
ＢＬ・・・ビット線。 出願人代理人　弁理士　　鈴　江　武　彦狂遍ソーヌ丁
収、コー？７ツ（、ｔ’ｚン０　　　　　　　　０．５
　　　　　　　　１．０ソーヌ１町ヅ立（Ｖ） 第３　図 第４図 ｖｐｐ 第５図

Claims (3)

【特許請求の範囲】
1. （１）マトリクス状にＥＰＲＯＭセルが設けられたメモ
   リセルアレイを書き込み回路と共に複数のブロックに分
   割し、メモリセルアレイの各ブロックにおいてセルトラ
   ンジスタのソースを共通接続し、この各ブロック毎の共
   通ソースをそれぞれ抵抗を介して接地ノードに接続して
   なることを特徴とする半導体不揮発性メモリ。
2. （２）前記抵抗は前記セルトランジスタの制御ゲートと
   同じ材料からなり、このセルトランジスタのチャネル幅
   と正対応する幅を有することを特徴とする前記特許請求
   の範囲第１項記載の半導体不揮発性メモリ。
3. （３）前記抵抗に並列に読み出し時にオン状態に制御さ
   れるスイッチ素子が接続されてなることを特徴とする前
   記特許請求の範囲第１項記載の半導体不揮発性メモリ。