JPS5850700A - Ｅｐｒｏｍ書込み回路 - Google Patents
Ｅｐｒｏｍ書込み回路Info
- Publication number
- JPS5850700A JPS5850700A JP56147905A JP14790581A JPS5850700A JP S5850700 A JPS5850700 A JP S5850700A JP 56147905 A JP56147905 A JP 56147905A JP 14790581 A JP14790581 A JP 14790581A JP S5850700 A JPS5850700 A JP S5850700A
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- JP
- Japan
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- current
- famos
- voltage
- circuit
- transistors
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、フローティングゲートアバランシェ注入Ｍ０
８トランジスタ（以下ＰＡＭＯ８という）をメモリール
として用いるエレクトリカリプログラマブルＲＯＭ（以
下ＢＦＲＯＭと込う）の書込み回路の改良に関するもの
である。
８トランジスタ（以下ＰＡＭＯ８という）をメモリール
として用いるエレクトリカリプログラマブルＲＯＭ（以
下ＢＦＲＯＭと込う）の書込み回路の改良に関するもの
である。
ＦＡＭＯ８１１のｌＰＲＯＭは、例えに、嬉１図″に示
すような２分割された ダとを含む。このようなＦＡＭＯ８ｆｆｉのｌＰＲＯＭ
では、書込み時の高電圧とドレイン・フローティングゲ
ート関の篭生容量によって、非選択のＦＡＭＯ８）ラン
ジスタのゲート電位が上昇し、その結果非選択ＦＡＭＯ
８）ランジスタにリーク電流が流れるという問題が生ず
る。なお、リーク電流が電流以上になると、選択される
べきＦＡＭＯ８トランジスタに供給される書込み電流が
減少し、その結果書込みが悪くなる。
すような２分割された ダとを含む。このようなＦＡＭＯ８ｆｆｉのｌＰＲＯＭ
では、書込み時の高電圧とドレイン・フローティングゲ
ート関の篭生容量によって、非選択のＦＡＭＯ８）ラン
ジスタのゲート電位が上昇し、その結果非選択ＦＡＭＯ
８）ランジスタにリーク電流が流れるという問題が生ず
る。なお、リーク電流が電流以上になると、選択される
べきＦＡＭＯ８トランジスタに供給される書込み電流が
減少し、その結果書込みが悪くなる。
本発明は、非選択ＦＡＭＯ＆ ）ランジスタに流れるリ
ーク電流レベルを制限することにより【書込み動作時の
無駄な電流を減少させようとするものであり、その特徴
は、１１する負荷電圧で急に立上がり、それ以下の電圧
では一足電流となる負荷回路を備え、書込みのドレイン
電圧が降下しても書込み可１ＩＩＫシたことにある。
ーク電流レベルを制限することにより【書込み動作時の
無駄な電流を減少させようとするものであり、その特徴
は、１１する負荷電圧で急に立上がり、それ以下の電圧
では一足電流となる負荷回路を備え、書込みのドレイン
電圧が降下しても書込み可１ＩＩＫシたことにある。
以下、実施例により本発明の詳細な説明する。
第３図は、本発明の一実施例の構成を示す図である。
第３図において、ＩＡ〜ＩＮはそれぞれのコントロール
ゲー）ＫＸデコーダからの出力が入力され、またそれぞ
れのドレインが、データ＠ＤＫ共通接続されたＦＡＭＯ
８トランジスタ、２はＹゲ−ト用エンハンスメントＭＯ
８）ランジスタ、３は電圧電流制限回路であり、ＲはＦ
ＡＭＯＳ ）ランジスタＩＡ〜ＩＮの共通ソースと接地
点との関に設けられた抵抗である。この電圧電流制限回
路３は、ディノリーシ冒ン型ＭＯ８電界効果トランジス
タ（以下ＤＭＯ８とい５）３ＡとエンハンスメントＭ０
８トランジスタ（以下ＥＭＯ８と称する）３Ｂから構成
される。ここで、ＤＭＯ８３Ａは書込み時ＫＦＡＭＯ８
）ランジスタＩＡ〜ＩＮｋ流れる最大ドレイン電流を制
限するものであり、］１１Ｍ０５３ＢはｌＦ込み時ＫＦ
ＡＭＯ８ＩＡ 〜ＩＮｋ印加される最大ドレイン電圧を
制限するものである。即ち、この電圧電流制限回路３は
、第４゛図の実線で示すように、ある負荷電圧ｖ０で急
に立＊ｉ＊ａｖ＊τにミー：ｖ″“°”°°″。
ゲー）ＫＸデコーダからの出力が入力され、またそれぞ
れのドレインが、データ＠ＤＫ共通接続されたＦＡＭＯ
８トランジスタ、２はＹゲ−ト用エンハンスメントＭＯ
８）ランジスタ、３は電圧電流制限回路であり、ＲはＦ
ＡＭＯＳ ）ランジスタＩＡ〜ＩＮの共通ソースと接地
点との関に設けられた抵抗である。この電圧電流制限回
路３は、ディノリーシ冒ン型ＭＯ８電界効果トランジス
タ（以下ＤＭＯ８とい５）３ＡとエンハンスメントＭ０
８トランジスタ（以下ＥＭＯ８と称する）３Ｂから構成
される。ここで、ＤＭＯ８３Ａは書込み時ＫＦＡＭＯ８
）ランジスタＩＡ〜ＩＮｋ流れる最大ドレイン電流を制
限するものであり、］１１Ｍ０５３ＢはｌＦ込み時ＫＦ
ＡＭＯ８ＩＡ 〜ＩＮｋ印加される最大ドレイン電圧を
制限するものである。即ち、この電圧電流制限回路３は
、第４゛図の実線で示すように、ある負荷電圧ｖ０で急
に立＊ｉ＊ａｖ＊τにミー：ｖ″“°”°°″。
前記１Ｍ０８３Ｂのゲート端子３０は基準電源３ＤＫ接
続されている。□基準電源３Ｄは、過当な構成にされる
ことによって、ＦＡＭＯＳ）ランジスタの耐圧と対応さ
れるような電圧を出力するよ次に、本実施例の動作を説
明する。
続されている。□基準電源３Ｄは、過当な構成にされる
ことによって、ＦＡＭＯＳ）ランジスタの耐圧と対応さ
れるような電圧を出力するよ次に、本実施例の動作を説
明する。
第２図は、データＩＩＤの書込み電圧ＶＤと非選択ＦＡ
ＭＯ８）ランジスタに流れる電流工。どの関係を示して
いる。各１？ＡＭＯ８）ランジスタがヤンネル長りとの
比Ｗ、／Ｌが小さくされた場合Ｋｌｆｉ ＋７−り電流
が太き（これ、ｔたリーク電流を生じさせ始めるデー代
線電位も低（なる。
ＭＯ８）ランジスタに流れる電流工。どの関係を示して
いる。各１？ＡＭＯ８）ランジスタがヤンネル長りとの
比Ｗ、／Ｌが小さくされた場合Ｋｌｆｉ ＋７−り電流
が太き（これ、ｔたリーク電流を生じさせ始めるデー代
線電位も低（なる。
寸法の小さいＦＡＭＯＳ）ランジスタが用いらリーク電
流が増加させられる。この場合、電圧電流回路３が定電
流特性を持っているので、データ＠Ｄに供給される書込
み電圧は、リーク電流の増加とともに減少される。。デ
ータ線の書込み電圧が低下されることによって非選択Ｆ
ＡＭＯ８）ランジスタのリーク電痺、か減少される。な
お、この場合の動作点は、第４図のＰ′のようＫなる。
流が増加させられる。この場合、電圧電流回路３が定電
流特性を持っているので、データ＠Ｄに供給される書込
み電圧は、リーク電流の増加とともに減少される。。デ
ータ線の書込み電圧が低下されることによって非選択Ｆ
ＡＭＯ８）ランジスタのリーク電痺、か減少される。な
お、この場合の動作点は、第４図のＰ′のようＫなる。
選択されたＦＡＭＯ８’トランジスタのドレインには、
上記２１点に対応する書込み電圧が印加され、その結果
として書込み電流が流される。
上記２１点に対応する書込み電圧が印加され、その結果
として書込み電流が流される。
寸法の太きｖｈＦＡＭＯ８トランジスタが用いられた場
合、リ−−り電流が第２図に示されたよ・うに減少され
る。これに応じて非選択及び選択ＰＡＭＯＳトランジス
タによってデータ線に与えられる特性は第４図のような
破線−１ｉＱのようになる。
合、リ−−り電流が第２図に示されたよ・うに減少され
る。これに応じて非選択及び選択ＰＡＭＯＳトランジス
タによってデータ線に与えられる特性は第４図のような
破線−１ｉＱのようになる。
破線−１１Ｑは、第４図に示されたように点Ｑ′におい
て実ｉｌ特性曲線と交差させられる。すなわち、この場
合、データＩＩＤの電流は、基準電源３Ｄの出力電圧に
よって制限される。データＩ！Ｄの電位の不必要な上昇
がおさえられること和よって、ＦＡＭＯＳ）ランジスタ
に流されてしまうリーク電流が制限される。
て実ｉｌ特性曲線と交差させられる。すなわち、この場
合、データＩＩＤの電流は、基準電源３Ｄの出力電圧に
よって制限される。データＩ！Ｄの電位の不必要な上昇
がおさえられること和よって、ＦＡＭＯＳ）ランジスタ
に流されてしまうリーク電流が制限される。
以上説明したよ゛うＫ、本発明によれば、ＦＡＭＯＳの
Ｗ／Ｌ寸法が小さく、非選択ＦＡＭＯ８のリークが多い
場合即ちドレイン電圧か降下した場４合であってもまた
、Ｗ／Ｌ寸法が大きく、非選択ＦＡＭＯ８のスレシ冒ル
ド電圧が高い場合即ちドレイン電圧が高すぎる場合であ
り又も安定した良好な書込みを行うことができる。
Ｗ／Ｌ寸法が小さく、非選択ＦＡＭＯ８のリークが多い
場合即ちドレイン電圧か降下した場４合であってもまた
、Ｗ／Ｌ寸法が大きく、非選択ＦＡＭＯ８のスレシ冒ル
ド電圧が高い場合即ちドレイン電圧が高すぎる場合であ
り又も安定した良好な書込みを行うことができる。
なお、第３図において、抵抗Ｒは必ずしも必要とされな
いものである。しかしながら、抵抗Ｒを設けると、次の
ような望ましい回路動作をさせることができる。
いものである。しかしながら、抵抗Ｒを設けると、次の
ような望ましい回路動作をさせることができる。
すなわち、抵抗ＲＫは、選択されｙｔＦＡＭＯ８トラン
ジス５夕を介して流゛される書込み電流（よってその端
子間に電圧が発生されることになる。この抵抗ＫＫ生ず
る電圧は、非選択ＦＡＭＯ８）ランジスタのノースに加
えられることになり、非選択ＦＡＭＯ８トランジスタの
実質的なしきい値電圧を上昇させる。その結果、非選択
ＦＡＭＯ８トランジスタのリーク電流を減少させること
ができるようＫなる。
ジス５夕を介して流゛される書込み電流（よってその端
子間に電圧が発生されることになる。この抵抗ＫＫ生ず
る電圧は、非選択ＦＡＭＯ８）ランジスタのノースに加
えられることになり、非選択ＦＡＭＯ８トランジスタの
実質的なしきい値電圧を上昇させる。その結果、非選択
ＦＡＭＯ８トランジスタのリーク電流を減少させること
ができるようＫなる。
第１図は、ＥＦＲＯＭの概略図、第２図は、ＦＡＭＯＳ
のドレイン電流−電圧特性曲線を示す図、第３図は、本
発明の一実施例の構成を示す図、第４図は、本発明電圧
電流制限回路の特性曲線を示す図である。 １・・・Ｘゲート用ＦＡＭＯ８，２・・・Ｙゲート用Ｅ
ＭＯＳ、３・・・負荷回路、３Ａ・・・ＤＭＯ８，３Ｂ
・・・１３ＭＯ８，３０・・・ＥＭＯ８／Ｂのゲート端
子、３Ｄ・・・基準電源、Ｒ・・・ソース抵抗、■ＰＰ
・・・ＥＰＲＯＭの電源。 第 ２ 図 σ ” −−Ｖ ７
のドレイン電流−電圧特性曲線を示す図、第３図は、本
発明の一実施例の構成を示す図、第４図は、本発明電圧
電流制限回路の特性曲線を示す図である。 １・・・Ｘゲート用ＦＡＭＯ８，２・・・Ｙゲート用Ｅ
ＭＯＳ、３・・・負荷回路、３Ａ・・・ＤＭＯ８，３Ｂ
・・・１３ＭＯ８，３０・・・ＥＭＯ８／Ｂのゲート端
子、３Ｄ・・・基準電源、Ｒ・・・ソース抵抗、■ＰＰ
・・・ＥＰＲＯＭの電源。 第 ２ 図 σ ” −−Ｖ ７
Claims (1)
- ＦＡＭＯ８１１ＢＦＲＯＭの書込み回路において、ＦＡ
ＭＯ８）ランジスタに供給すべき書込み電流を所定の出
力電圧以下の電圧では一定の電流を出力し、上記所定の
出力電圧以上の出力電圧においてなソ０の直流を出力す
る回路を備えてなることを特徴とするＦｉＰＲＯＭの書
込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147905A JPS5850700A (ja) | 1981-09-21 | 1981-09-21 | Ｅｐｒｏｍ書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147905A JPS5850700A (ja) | 1981-09-21 | 1981-09-21 | Ｅｐｒｏｍ書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850700A true JPS5850700A (ja) | 1983-03-25 |
| JPS6350798B2 JPS6350798B2 (ja) | 1988-10-11 |
Family
ID=15440776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147905A Granted JPS5850700A (ja) | 1981-09-21 | 1981-09-21 | Ｅｐｒｏｍ書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850700A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050697A (ja) * | 1983-08-30 | 1985-03-20 | Toshiba Corp | 半導体集積回路 |
| EP0137135A2 (en) * | 1983-07-14 | 1985-04-17 | Honeywell Inc. | Semiconductor memory |
| JPS6231097A (ja) * | 1985-04-18 | 1987-02-10 | Nec Corp | 半導体メモリ |
| JPS63160097A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | 半導体不揮発性メモリ |
| EP0441409A2 (en) * | 1987-07-29 | 1991-08-14 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146882A (ja) * | 1990-10-11 | 1992-05-20 | Koji Fujikawa | 水平アームを有する高出力ペダル機構 |
| JPH0479783U (ja) * | 1990-11-26 | 1992-07-10 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132596A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Channel injection type memory unit |
| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
-
1981
- 1981-09-21 JP JP56147905A patent/JPS5850700A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132596A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Channel injection type memory unit |
| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0137135A2 (en) * | 1983-07-14 | 1985-04-17 | Honeywell Inc. | Semiconductor memory |
| JPS6050697A (ja) * | 1983-08-30 | 1985-03-20 | Toshiba Corp | 半導体集積回路 |
| JPH0527195B2 (ja) * | 1983-08-30 | 1993-04-20 | Toshiba Kk | |
| JPS6231097A (ja) * | 1985-04-18 | 1987-02-10 | Nec Corp | 半導体メモリ |
| JPS63160097A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | 半導体不揮発性メモリ |
| EP0441409A2 (en) * | 1987-07-29 | 1991-08-14 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350798B2 (ja) | 1988-10-11 |
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