JPS6350798B2 - - Google Patents
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- Publication number
- JPS6350798B2 JPS6350798B2 JP14790581A JP14790581A JPS6350798B2 JP S6350798 B2 JPS6350798 B2 JP S6350798B2 JP 14790581 A JP14790581 A JP 14790581A JP 14790581 A JP14790581 A JP 14790581A JP S6350798 B2 JPS6350798 B2 JP S6350798B2
- Authority
- JP
- Japan
- Prior art keywords
- famos
- transistor
- mos transistor
- voltage
- write
- Prior art date
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- Expired
Links
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 claims description 30
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、フローテイングゲートアバランシエ
注入MOSトランジスタ（以下FAMOSという）
をメモリセルとして用いるエレクトリカリプログ
ラマブルROM（以下EPROMという）の書込み回
路の改良に関するものである。
注入MOSトランジスタ（以下FAMOSという）
をメモリセルとして用いるエレクトリカリプログ
ラマブルROM（以下EPROMという）の書込み回
路の改良に関するものである。
FAMOS型のEPROMは、例えば、第１図に示
すような２分割されたメモリアレイとデコーダと
を含む。このようなFAMOS型のEPROMでは、
書込み時の高電圧とドレイン・フローテイングゲ
ート間の寄生容量によつて、非選択のFAMOSト
ランジスタのゲート電位が上昇し、その結果非選
択FAMOSトランジスタにリーク電流が流れると
いう問題が生ずる。なお、リーク電流が所定電流
以上になると、選択されるべきFAMOSトランジ
スタに供給される書込み電流が減少し、その結果
書込み状態が悪くなる。
すような２分割されたメモリアレイとデコーダと
を含む。このようなFAMOS型のEPROMでは、
書込み時の高電圧とドレイン・フローテイングゲ
ート間の寄生容量によつて、非選択のFAMOSト
ランジスタのゲート電位が上昇し、その結果非選
択FAMOSトランジスタにリーク電流が流れると
いう問題が生ずる。なお、リーク電流が所定電流
以上になると、選択されるべきFAMOSトランジ
スタに供給される書込み電流が減少し、その結果
書込み状態が悪くなる。
本発明は、非選択FAMOSトランジスタに流れ
るリーク電流レベルを制限することによつて書込
み動作時の無駄な電流を減少させようとするもの
であり、その特徴は、ある負荷電圧で急に立上が
り、それ以下の電圧では一定電流となる負荷回路
を備え、書込みのドレイン電圧が降下しても書込
み可能にしたことにある。
るリーク電流レベルを制限することによつて書込
み動作時の無駄な電流を減少させようとするもの
であり、その特徴は、ある負荷電圧で急に立上が
り、それ以下の電圧では一定電流となる負荷回路
を備え、書込みのドレイン電圧が降下しても書込
み可能にしたことにある。
以下、実施例により本発明を詳細に説明する。
第３図は、本発明の一実施例の構成を示す図で
ある。
ある。
第３図において、１Ａ〜１Ｎはそれぞれのコン
トロールゲートにＸデコーダからの出力が入力さ
れ、またそれぞれのドレインが、データ線Ｄに共
通接続されたFAMOSトランジスタ、２はＹゲー
ト用エンハンスメントMOSトランジスタ、３は
電圧電流制限回路であり、ＲはFAMOSトランジ
スタ１Ａ〜１Ｎの共通ソースと接地点との間に設
けられた抵抗である。この電圧電流制限回路３
は、デイプリーシヨン型MOS電界効果トランジ
スタ（以下DMOSという）３Ａとエンハンスメ
ントMOSトランジスタ（以下EMOSと称する）
３Ｂから構成される。ここで、DMOS３Ａは書
込み時にFAMOSトランジスタ１Ａ〜１Ｎに流れ
る最大ドレイン電流を制限するものであり、
EMOS３Ｂは書込み時にFAMOS１Ａ〜１Ｎに印
加される最大ドレイン電圧を制限するものであ
る。即ち、この電圧電流制限回路３は、第４図の
実線で示すように、ある負荷電圧VO以下で急に
立上がり、それ以下の電圧では一定電流IOとなる
負荷特性を有するものである。
トロールゲートにＸデコーダからの出力が入力さ
れ、またそれぞれのドレインが、データ線Ｄに共
通接続されたFAMOSトランジスタ、２はＹゲー
ト用エンハンスメントMOSトランジスタ、３は
電圧電流制限回路であり、ＲはFAMOSトランジ
スタ１Ａ〜１Ｎの共通ソースと接地点との間に設
けられた抵抗である。この電圧電流制限回路３
は、デイプリーシヨン型MOS電界効果トランジ
スタ（以下DMOSという）３Ａとエンハンスメ
ントMOSトランジスタ（以下EMOSと称する）
３Ｂから構成される。ここで、DMOS３Ａは書
込み時にFAMOSトランジスタ１Ａ〜１Ｎに流れ
る最大ドレイン電流を制限するものであり、
EMOS３Ｂは書込み時にFAMOS１Ａ〜１Ｎに印
加される最大ドレイン電圧を制限するものであ
る。即ち、この電圧電流制限回路３は、第４図の
実線で示すように、ある負荷電圧VO以下で急に
立上がり、それ以下の電圧では一定電流IOとなる
負荷特性を有するものである。
前記EMOS３Ｂのゲート端子３Ｃは基準電源
３Ｄに接続されている。基準電源３Ｄは、適当な
構成にされることによつて、FAMOSトランジス
タの耐圧と対応されるような電圧を出力するよう
にされる。
３Ｄに接続されている。基準電源３Ｄは、適当な
構成にされることによつて、FAMOSトランジス
タの耐圧と対応されるような電圧を出力するよう
にされる。
次に、本実施例の動作を説明する。
第２図は、データ線Ｄの書込み電圧VDと非選
択FAMOSトランジスタに流れる電流IDとの関係
を示している。各FAMOSトランジスタが小型化
されることによつて、チヤンネル幅Ｗ対チヤンネ
ル長Ｌとの比Ｗ／Ｌが小さくされた場合にはリー
ク電流が大きくされ、またリーク電流を生じさせ
始めるデータ線電位も低くなる。
択FAMOSトランジスタに流れる電流IDとの関係
を示している。各FAMOSトランジスタが小型化
されることによつて、チヤンネル幅Ｗ対チヤンネ
ル長Ｌとの比Ｗ／Ｌが小さくされた場合にはリー
ク電流が大きくされ、またリーク電流を生じさせ
始めるデータ線電位も低くなる。
寸法の小さいFAMOSトランジスタが用いられ
た場合、このFAMOSトランジスタに流れるリー
ク電流が増加させられる。この場合、電圧電流制
限回路３が定電流特性を持つているので、データ
線Ｄに供給される書込み電圧は、リーク電流の増
加とともに減少される。データ線の書込み電圧が
低下されることによつて非選択FAMOSトランジ
スタのリーク電流が減少される。なお、この場合
の動作点は、第４図のP′のようになる。選択され
たFAMOSトランジスタのドレインには、上記
P′点に対応する書込み電圧が印加され、その結果
として書込み電流が流される。
た場合、このFAMOSトランジスタに流れるリー
ク電流が増加させられる。この場合、電圧電流制
限回路３が定電流特性を持つているので、データ
線Ｄに供給される書込み電圧は、リーク電流の増
加とともに減少される。データ線の書込み電圧が
低下されることによつて非選択FAMOSトランジ
スタのリーク電流が減少される。なお、この場合
の動作点は、第４図のP′のようになる。選択され
たFAMOSトランジスタのドレインには、上記
P′点に対応する書込み電圧が印加され、その結果
として書込み電流が流される。
寸法の大きいFAMOSトランジスタが用いられ
た場合、リーク電流が第２図に示されたように減
少される。これに応じて非選択及び選択FAMOS
トランジスタによつてデータ線に与えられる特性
は第４図のような破線曲線Ｑのようになる。破線
曲線Ｑは、第４図に示されたように点Q′におい
て実線特性曲線と交差させられる。すなわち、こ
の場合、データ線Ｄの電流は、基準電源３Ｄの出
力電圧によつて制限される。データ線Ｄの電位の
不必要な上昇がおさえられることによつて、
FAMOSトランジスタに流されてしまうリーク電
流が制限される。
た場合、リーク電流が第２図に示されたように減
少される。これに応じて非選択及び選択FAMOS
トランジスタによつてデータ線に与えられる特性
は第４図のような破線曲線Ｑのようになる。破線
曲線Ｑは、第４図に示されたように点Q′におい
て実線特性曲線と交差させられる。すなわち、こ
の場合、データ線Ｄの電流は、基準電源３Ｄの出
力電圧によつて制限される。データ線Ｄの電位の
不必要な上昇がおさえられることによつて、
FAMOSトランジスタに流されてしまうリーク電
流が制限される。
以上説明したように、本発明によれば、
FAMOSのＷ／Ｌ寸法が小さく、非選択FAMOS
のリークが多い場合即ちドレイン電圧が降下した
場合であつてもまた、Ｗ／Ｌ寸法が大きく、非選
択FAMOSのスレシヨルド電圧が高い場合即ちド
レイン電圧が高すぎる場合であつても安定した良
好な書込みを行うことができる。
FAMOSのＷ／Ｌ寸法が小さく、非選択FAMOS
のリークが多い場合即ちドレイン電圧が降下した
場合であつてもまた、Ｗ／Ｌ寸法が大きく、非選
択FAMOSのスレシヨルド電圧が高い場合即ちド
レイン電圧が高すぎる場合であつても安定した良
好な書込みを行うことができる。
なお、第３図において、抵抗Ｒは必ずしも必要
とされないものである。しかしながら、抵抗Ｒを
設けると、次のような望ましい回路動作をさせる
ことができる。
とされないものである。しかしながら、抵抗Ｒを
設けると、次のような望ましい回路動作をさせる
ことができる。
すなわち、抵抗Ｒには、選択されたFAMOSト
ランジスタを介して流される書込み電流によつて
その端子間に電圧が発生されることになる。この
抵抗Ｒに生ずる電圧は、非選択FAMOSトランジ
スタのソースに加えられることになり、非選択
FAMOSトランジスタの実質的なしきい値電圧を
上昇させる。その結果、非選択FAMOSトランジ
スタのリーク電流を減少させることができるよう
になる。
ランジスタを介して流される書込み電流によつて
その端子間に電圧が発生されることになる。この
抵抗Ｒに生ずる電圧は、非選択FAMOSトランジ
スタのソースに加えられることになり、非選択
FAMOSトランジスタの実質的なしきい値電圧を
上昇させる。その結果、非選択FAMOSトランジ
スタのリーク電流を減少させることができるよう
になる。
第１図は、EPROMの概略図、第２図は、
FAMOSのドレイン電流−電圧特性曲線を示す
図、第３図は、本発明の一実施例の構成を示す
図、第４図は、本発明電圧電流制限回路の特性曲
線を示す図である。 １…Ｘゲート用FAMOS、２…Ｙゲート用
EMOS、３…負荷回路、３Ａ…DMOS、３Ｂ…
EMOS、３Ｃ…EMOS／Ｂのゲート端子、３Ｄ
…基準電源、Ｒ…ソース抵抗、VPP…EPROMの
電源。
FAMOSのドレイン電流−電圧特性曲線を示す
図、第３図は、本発明の一実施例の構成を示す
図、第４図は、本発明電圧電流制限回路の特性曲
線を示す図である。 １…Ｘゲート用FAMOS、２…Ｙゲート用
EMOS、３…負荷回路、３Ａ…DMOS、３Ｂ…
EMOS、３Ｃ…EMOS／Ｂのゲート端子、３Ｄ
…基準電源、Ｒ…ソース抵抗、VPP…EPROMの
電源。
Claims (1)
- 【特許請求の範囲】 １ FAMOS型EPROMの書込み回路において、
書込み電圧端子とFAMOSトランジスタのドレイ
ンとの間に定電流特性を示すようにされた第
1MOSトランジスタと、上記第1MOSトランジス
タに直列接続されゲートが所定の電位に接続され
た定電圧特性を示すようにされた第2MOSトラン
ジスタとを備えていることを特徴とするEPROM
の書込み回路。 ２ 上記第1MOSトランジスタは、そのゲート・
ソースが結合されたデイプリーシヨン型MOSト
ランジスタからなり、上記第2MOSトランジスタ
はエンハンスメント型トランジスタからなること
を特徴とする特許請求の範囲第１項記載の
EPROM書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147905A JPS5850700A (ja) | 1981-09-21 | 1981-09-21 | Ｅｐｒｏｍ書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147905A JPS5850700A (ja) | 1981-09-21 | 1981-09-21 | Ｅｐｒｏｍ書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850700A JPS5850700A (ja) | 1983-03-25 |
| JPS6350798B2 true JPS6350798B2 (ja) | 1988-10-11 |
Family
ID=15440776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147905A Granted JPS5850700A (ja) | 1981-09-21 | 1981-09-21 | Ｅｐｒｏｍ書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146882A (ja) * | 1990-10-11 | 1992-05-20 | Koji Fujikawa | 水平アームを有する高出力ペダル機構 |
| JPH0479783U (ja) * | 1990-11-26 | 1992-07-10 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4608672A (en) * | 1983-07-14 | 1986-08-26 | Honeywell Inc. | Semiconductor memory |
| JPS6050697A (ja) * | 1983-08-30 | 1985-03-20 | Toshiba Corp | 半導体集積回路 |
| JPH0770230B2 (ja) * | 1985-04-18 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ |
| JPS63160097A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | 半導体不揮発性メモリ |
| EP0301521B1 (en) * | 1987-07-29 | 1992-09-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132596A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Channel injection type memory unit |
| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
-
1981
- 1981-09-21 JP JP56147905A patent/JPS5850700A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132596A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Channel injection type memory unit |
| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146882A (ja) * | 1990-10-11 | 1992-05-20 | Koji Fujikawa | 水平アームを有する高出力ペダル機構 |
| JPH0479783U (ja) * | 1990-11-26 | 1992-07-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850700A (ja) | 1983-03-25 |
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