KR960003966B1 - 워드선 구동회로 - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000002844 melting Methods 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 제 1 실시예에 따른 워드선 구동회로를 나타낸 도면,
제 2 도는 제 1도에 나타낸 워드선 구동회로에 있어서 일부의 구성을 나타낸 단면도,
제 3 도는 본 발명의 제 2 실시예에 따른 워드선 구동회로를 나타낸 단면도,
제 4 도는 제 3 도에 나타낸 워드선 구동회로에 있어서 일부의 구성을 나타낸 단면도,
제 5 도는 제 3 도에 나타낸 워드선 구동회로에 있어서 다른 구성을 나타낸 단면도,
제 6 도는 본 발명에 따른 워드선 구동회로가 적층게이트형 불휘발성 메모리셀을 갖춘 메모리에 적용된 회로의 일부를 나타낸 도면,
제 7 도는 종래의 적층게이트형 2 층폴리실리콘 구조의 플래시 EEPROM셀을 나타낸 단면도,
제 8 도는 종래의 제 1 워드선 구동회로를 나타낸 도면,
제 9 도는 종래의 제 2 워드선 구동회로를 나타낸 도면,
제 10 도는 종래의 제 2 워드선 구동회로의 구성을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 30, 120, 130 : 구동회로
11, 121, 123, 131 : PMOS트랜지스터
12, 122, 132 : NMOS트랜지스터 13 : 접합다이오드
14, 124, 133 : 부전위발생회로 15, 135 : 입력단자
16, 136 : 출력단자 17, 134 : 소오스단자
18 : 쇼트키배리어 다이오드 21, 137 : P형 반도체기판
22 : N+형 소오스영역 23 : N-형 드레인영역
24, 242 : P+형 영역 25 : 게이트전극
26 : 절연막 27 : 소오스전극
28 : 드레인전극 29 : 마진
41, 42, 43 : 워드선 44, 45 : 비트선
46 : 소오스선 110 : 플래시 EEPROM셀
111 : 반도체기판 112 : 제어게이트전극
113 : 부유게이트 114 : 드레인영역
115 : 소오스영역 116 : 제 1 게이트산화막
117 : 제 2 게이트산화막 138 : N형 웰
139 : P형 웰 241 : 고융점금속층
471, 472, 473 : 워드선 구동회로
[산업상의 이용분야]
본 발명은 적층(stacked)게이트형 불휘발성 메모리셀을 갖춘 반도체기억장치에 관한 것으로, 특히 전기적으로 기록할 수 있도록된 일괄소거형 메모리(Flash EEPROM)의 워드선 구동회로에 관한 것이다.
[종래의 기술 및 문제점]
EEPROM(Electrically Erasable Programmable ROM)은 전기적으로 데이터의 소거 및 기록이 수행되고, 더욱이 불휘발성, 즉 전원을 끊어도 데이터가 소거되지 않는 성질을 갖추는데, 이러한 EEPROM중에서 데이터를 일괄하여 소거하는 것으로 플래시 EEPROM이 있다.
제 7 도는 적층게이트형 2층폴리실리콘 구조의 플래시 EEPROM셀(110)의 단면도를 나타낸 것으로, 여기서 데이터의 프로그램은 제 2 게이트산화막(117)상에 설치된 제어게이트전극(112)에 제 1 고전압(Vpp ; 약 10V)을 인가하고, 반도체기판(111)에 형성된 드레인영역(114)에 제 2 전압(Vpp ; 약 7V)을 인가하여 채널에 전류가 흐르면, 드레인영역 근방에서 높은 에너지를 가진 전자의 일부가 부유게이트(113)로 주입되어 셀의 임계치가 상승하게 된다.
한편 소거는, 예컨대 소오스영역(115)에 플러스 전압(약 5V), 제어게이트전극(112)에 마이너스 전압(-Vee ; 약 -10V)을 인가하여 수행하는 바, 부유게이트내에 축적되어 있던 전자가 제 1 게이트산화막(116)의 터널전류에 의해 소오스방향으로 방출되어 셀임계치가 감소하게 된다.
또한, 데이터의 독출은 제어게이트전극에 독출전압(Vcc ; 약 5V)을 인가하여 드레인영역으로부터 소오스영역 방향으로 흐르는 전류를 검출하여 수행하는데, 만약 셀임계치가 Vcc보다 낮으면 전류가 흐르지만, Vcc보다 높으면 전류가 흐르지 않게 된다. 관례에 따라 전자를 데이터 "1", 후자를 데이터 "0"으로 정의한다.
이와 같이 제어게이트에는, 기록시에는 고전압(Vpp), 독출시에는 Vcc, 소거시에는 -Vee를 인가할 필요가 있다. 상기 제어게이트를 구동시키는 워드선 구동회로로서, 통상 CMOS트랜지스터의 게이트에 부전위발생회로를 접속하는 것만으로는 상기 기능이 실현될 수 없게 되는데, 이는 상기 워드선을 마이너스로 인가하고자 할 경우, NMOS트랜지스터의 드레인이 P형 기판에 대해 순방향으로 바이어스되어 여기서 전위가 크램프(clamp)되어 버리기 때문이다.
현재, 알려져 있는 워드선 구동회로에는 크게 2 종류가 있는데, 이들을 제 8 도와 제 9 도에 나타낸다. 제 8 도에 나타낸 구동회로(120)는 서로 직렬접속된 P채넌 MOS트랜지스터(121)와 N채널 MOS트랜지스터(122)로 이루어진 통상의 CMOS회로와, 이 CMOS회로의 공통 드레인에 접속되면서 마이너스전압을 분리하기위한 P채널 MOS트랜지스터(123) 및, 상기 PMOS트랜지스터(123)의 출력단자에 접속된 부전위발생회로(124)로 구성되어 있다. 한편, 기록시와 독출시에는 PMOS트랜지스터(121)의 소오스단자(123)가 Vpp와 Vcc로 절환된다.
제 9 도에 나타낸 구동회로(130)는 서로 직렬접속된 P채널 MOS트랜지스터(131)와 N채널 MOS트랜지스터(132)로 이루어진 CMOS회로와, NMOS트랜지스터(132)의 소오스단자(134)에 접속된 부전위발생회로(133), 상기 트랜지스터(131, 132)의 공통게이트에 접속된 입력단자(135) 및, 공통 드레인에 접속된 출력단자(136)로 구성되어 있다.
제 10 도는 상기 CMOS회로의 단면구조를 나타낸 것으로, 여기서 P형 반도체기판(137)에는 PMOS트랜지스터(131)용 N형 웰(138)이 형성됨과 더불어 상기 N형 웰(138)에는 NMOS트랜지스터(132)용 P형 웰(139)이 설치되어 있다. 이와 같은 구조에 있어서, 소거시에는 NMOS트랜지스터(132)의 소오스영역을 P형 웰과 같은 마이너스로 한다.
종래의 두가지 방식에도 일장일단이 있는 바, 제 8 도에 나타낸 구동회로에서는 워드선 하나하나마다 -Vee를 인가할 수 있기 때문에 워드선 단위로서 소거를 할 수 있다. 이는 동작상 융통성(flexibility)이 있는 것은 물론이지만, 용장 워드선을 1개 단위로 독립적으로 형성할 수 있기 때문에 불량 워드선이 존재하는 경우, 상기 워드선을 비교적 용이하게 용장 워드선으로 교활할 수 있게 된다.
또한 제 8 도에 나타낸 구동회로에 있어서, CMOS회로는 제 10 도와 동일하게 형성되기 때문에 기록시의 상태를 고려하면, PMOS트랜지스터의 N형 웰이 Vpp로 바이어스되기 때문에 상기 트랜지스터의 임계치가 백게이트 효과에 의해, 통상 PMOS트랜지스터의 임계치가 1.5V 정도인 것에 대해 4V 정도에도 이르게 된다. 즉, 비선택 워드선의 전압을 0V로 설정하기 위해서는 상기 PMOS트랜지스터의 게이트에 -4V를 인가하지 않으면 안된다. 이 경우는 상기 PMOS트랜지스터를 Vpp+4V의 고전압에 견디도록 형성하지 않으면 안되는 것을 의미하고, 산화막을 그 이외의 MOS트랜지스터 보다 두껍게, 게이트길이를 할 필요가 있는데, 이는 공정의 현저한 증가와 면적의 증가를 초래한다.
독출시에 있어서도 비선택선을 0V로 하는데에는 PMOS트랜지스터의 게이트전압이 백게이트 효과에 의해 -2.5V 정도 필요하고, 칩이 대기시 상기 전압을 유지하지 않으면, 이네이블로 된 경우 부로 시작되는 것으로, 독출시간이 현저하게 길어지게 된다. 즉, 대기시 전류의 소비를 인정하거나, 이네이블로 교체한 때의 속도를 허용하거나 선택을 하지 않으면 안된다.
물론, 공정을 증가시켜 PMOS트랜지스터(123)를 디플리션형(임계치, -2.5V 정도의 노말리온(normallyon)형)으로 형성하여 기록시 상기 게이트가 0V에서도 도통상태로 되도록 할 수 있다. 상기한 바에 의하면, 대기의 문제를 회피할 수 있지만, 소거시에는 상기 PMOS트랜지스터(123)를 오프하지 않으면 안되어 내압적으로 여전히 Vee + 4V 정도가 필요하게 된다.
이에 대해, 제 9 도 및 제 10 도에 나타낸 구동회로에서는 상기 내압의 문제를 회피할 수 있지만, 웰간의 분리가 집적도를 상당히 떨어뜨리기 때문에 실질적으로 불가능하고, 워드선 1개마다 -Vee를 인가할 수 없어 용장 워드선의 채용도 어렵게 된다. 또한, 2층웰에 의한 공정증가와 2층웰의 설계치수에 의한 워드선 구동회로의 단면증가도 무시할 수 없게 된다.
상기한 바와 같이, 종래의 워드선 구동회로는 내압이 높은 트랜지스터가 필요하게 된다는 결점과, 대기시로부터의 상승시간이 걸린다는 결점 및, 용장 워드선의 채용이 어렵다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, NMOS트랜지스터의 드레인영역과 부전위발생회로를 전기적으로 분리할 수 있도록 된 워드선 구동회로를 제공함에 그 목적이 있다.
또한 본 발명은, 분리용 고내압 트랜지스터를 필요로 하지 않는 워드선 구동회로를 제공함에 다른 목적이 있다.
또한 본 발명은, 대기시로부터의 상승속도가 빠르면서 용장 워드선의 채용이 용이한 워드선 구동회로를 제공함에 또 다른 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체기판과 ; 제 1 단자에 연결된 제 1 소오스영역과 출력단자에 연결된 제 1 드레인영역 및 입력단자에 연결된 제 1 게이트전극을 갖추며, 상기 출력단자가 워드선에 접속된 PMOS트랜지스터 ; 제 2 단자에 연결된 제 2 소오스영역과 제 2 드레인영역 및 상기 입력단자에 연결된 제 2 게이트전극을 갖춘 NMOS트랜지스터 ; 상기 출력단자에 부전위를 인가하기 위한 회로 및 ; 상기 제 1 드레인영역과 상기 제 2 드레인영역 사이에 연결되면서 상기 부전위가 상기 출력단자를 통해 상기 워드선에 인가되는 경우 상기 회로로부터 상기 제 2 드레인영역을 전기적으로 분리하기 위한 다이오드수단을 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 워드선이 부전위로 구동되어도 다이오드가 역방향으로 바이어스되기 때문에 NMOS트랜지스터의 드레인이 P형 기판에 대해 역바이어스되지 않고, 동일한 이유로 고내압 트랜지스터를 필요로 하지 않게 된다. 더욱이, 독출시에 부전압을 인가할 필요가 없기 때문에 대기시로부터의 상승은 문제로 되지 않고, 또한 P웰을 이용하지 않기 때문에 고집적화할 수 있어 용장 워드선의 채용이 용이하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 또한 종래예와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
제 1 도는 본 발명의 제 1 실시예에 따른 플래시 EEPROM셀용 워드선 구동회로(10)를 나타낸 것으로, 여기서 상기 구동회로는 서로 직렬접속된 P채널 MOS트랜지스터(11)와 N채널 MOS트랜지스터(12)를 포함하고, 이들 MOS트랜지스터의 게이트전극은 상호 접속되어 입력단자(15)에 접속됨과 더불어 PMOS트랜지스터(11)의 드레인영역과 NMOS트랜지스터(12)의 드레인영역간에는 NMOS트랜지스터(12)의 드레인영역이 캐소드로 되도록 접합다이오드(13)가 접속되어 있다. 또, 상기 다이오드(13)의 애노드와 PMOS트랜지스터(11)의 접속점에는 부전위발생회로(14)가 접속됨과 더불어 도시되지 않은 플래시 EEPROM셀용 워드선을 구동시키는 출력단자(16)가 접속되어 있다.
상기 워드선 구동회로의 동작을 설명한다.
먼저, 독출시는 PMOS트랜지스터(11)의 소오스단자(17)에 Vcc를 인가한다. 만약 입력단자(15)에 인가되는 입력신호가 "L"이면, PMOS트랜지스터(11)가 온, NMOS트랜지스터(12)가 오프되기 때문에 출력단자(16)가 Vcc로 되어 워드선이 선택상태로 된다.
또한, 입력신호가 "H"이면, PMOS트랜지스터(11)가 오프, NMOS트랜지스터(12)가 온으로 되어 출력단자(16)의 전위가 Vf로 되는데, 여기서 Vf는 다이오드의 순방향에 대한 전압강하의 값으로, 통상 0.6∼0.8V의 값을 취한다. 여기서 데이터 "1"의 셀임계치가 모두 Vf 이상으로 설정되어 있으면, 상기 워드선 전위에 의해 모든 셀이 오프, 즉 비선택상태로 실현될 수 있게 된다.
다음에, 기록상태에서는 PMOS트랜지스터(11)의 소오스단자(17)가 고전압(Vpp)으로 설정되고, 독출동작과 마찬가지로 선택상태의 워드선 전위(Vpp), 비선택상태의 워드선 전위(Vf)를 실현할 수가 있다.
다음에 소거상태에 있어서, 워드선을 부전위로 하는 경우에는 다이오드가 역바이어스로 되기 때문에 NMOS트랜지스터(12)의 드레인영역이 부전위발생회로로부터 전기적으로 완전히 분리된다. 따라서 드레인-기판간의 기생다이오드의 영향을 받지 않는 워드선의 부전위상태를 실현할 수 있게 된다.
제 2 도는 제 1 도에 나타낸 워드선 구동회로에서의 NMOS트랜지스터(12)와 다이오드(13)가 일체화된 구성을 나타낸 것으로, 여기서 P형 반도체기판 또는 웰(21)에는 N+형 소오스영역(22)과 불순물농도가 낮은 N-형 드레인영역(23)이 설치되는데, 이 N-형 드레인영역(23)에는 P+형 영역(24)이 설치되어 PN접합다이오드를 형성하고, N+형 소오스영역(22) 및 N-형 드레인영역(23)간에 걸쳐 게이트전극(25)이 형성됨과 더불어 절연막(26)의 개구부를 매개로 소오스 및 드레인전극(27,28)이 N+형 소오스영역(22) 및 P+형 영역(24)에 설치되어 있다.
일반적으로 워드선 구동회로용 MOS트랜지스터는 고전압을 제어하기 위해 고내압을 필요로 하지만, 상기 NMOS트랜지스터는 드레인영역에 저농도 부분을 갖는 LDD(Lightly Doped Drain)구조를 갖추고 있기 때문에 필요한 내압이 얻어지게 된다. 또한, 다이오드를 형성하는 P+형 영역(24)은 높은 불순물농도를 갖추기 때문에 양호한 오믹접촉이 얻어지게 된다.
그러나 제 2 도에 나타낸 구조를 채용하면, Vf의 값이 0.8V 정도로 되는 바, 상기한 바와 같이 비선택시의 워드선은 Vf이기 때문에 모든 셀의 임계치를 Vf 이상으로 설정하는 것이 필요하다.
또한 제 2 도에 있어서, 다이오드의 P+형 영역(24 ; 애노드)을 에미터, N-형 드레인영역(23)을 베이스, P-형 반도체기판(21)을 콜렉터로 하는 기생 PNP트랜지스터가 형성되어 다이오드에 전류가 흐른 순간, 기생 트랜지스터가 온되어 기판으로 전류가 흐르기 때문에 기판을 접지전위로 하기 위한 콜렉터를 형성하는 것이 필요하다.
제 3 도는 본 발명의 제 2 실시예에 따른 플래시 EEPROM셀용 워드선 구동회로(30)를 나타낸 것으로, 이 구동회로는 제 1 도에서의 접합다이오드(13) 대신 쇼트키배리어 다이오드(18 ; SBD)를 이용하고, PMOS트랜지스터(11)의 드레인영역과 NMOS트랜지스터(12)의 드레인영역간에는 NMOS트랜지스터(12)의 드레인 영역이 캐소드로 되도록 SBD(18)가 접속되어 있다.
제 4 도는 제 3 도에 나타낸 워드선 구동회로에서의 NMOS트랜지스터(12)와 SBD(18)가 일체화된 구성을 나타낸 것으로, 여기서 N-형 드레인영역(23)에는 PtSi층과 같은 고융점금속층(241)이 설치되어 SBD(18)를 형성하고, 상기 고융점금속층(241)상에는 알루미늄(Al)전극(28)이 설치되어 있다.
상기 실시예에 의하면, SBD(18)의 Vf는 PN접합 보다 낮기 때문에 그 금속층 특유의 Vf가 얻어지고, 도시한 바와 같이 PtSi층(241)을 이용한 경우는 Vf가 0.3V 정도인 값을 얻을 수 있다. 한편, 예컨대 Al을 직접 N-형 드레인영역(23)에 접촉시킨 경우에는 Vf가 0.5 정도의 값으로 된다. 또한, 쇼트키접합은 PN접합과 달라서 소수캐리어의 주입이 되지 않기 때문에 기생 바이폴라 트랜지스터가 형성되지 않게 된다.
한편 상기와 같은 구조에 의하면, 제 2 도에 나타낸 바와 같은 P+형 영역(24)과 게이트전극(25)간의 마진(29)이 필요가 없기 때문에 집적도가 향상되게 된다.
제 5 도는 제 3 도에 나타낸 워드선 구동회로에서의 NMOS트랜지스터(12)과 SBD(18)가 일체화된 다른 구성을 타나낸 것으로, 여기서 N-형 드레인영역(23)과 PtSi층과 같은 고융점금속층(241)의 사이에 형성된 쇼트키접합은 P+형 영역(242)의 가아드링(guard ring)으로 둘러싸여 있다.
상기한 바와 같이, 쇼트키접합의 Vf는 PN접합의 Vf보다 낮기 때문에 전류가 P+형 영역(242)의 가아드링중을 흐름에 따라 쇼트키접합에서의 불안정 요인으로 되는 접촉구멍 가장자리의 효과를 회피할 수 있게 된다.
한편 비선택 워드선이 Vf인 것은, 임계치제어라는 관점으로부터는 문제가 있지만, 단일 또는 블록단위에서의 소거를 고려한 경우에는 역으로 유리하게 작용하는데, 이를 제 6 도를 이용하여 설명한다.
제 6 도는 본 발명에 따른 워드선 구동회로를 적층게이트형 불휘발성 메모리셀을 갖춘 메모리에 적용한 회로의 일부를 나타낸 것으로, 여기서 메모리는 행 및 열방향으로 배열된 플래시 EEPROM셀(Q1, Q2, …, Q6)을 포함하고, 열방향으로 배열된 셀의 게이트는 각각 워드선(41, 42, 43)에 접속되는데, 이들 워드선(41, 42, 43)은 상기한 워드선 구동회로(471, 472, 473)에 의해 각각 구동된다. 또한, 열방향으로 배열된 셀의 드레인은 비트선(44, 45)과 접속되고, 셀의 소오스는 소오스선(46)에 공통으로 접속되어 있다.
이와 같은 회로에 있어서, 워드선(41)에 접속된 셀(Q1, Q2)을 소거하는 경우에는, 예컨대 소오스선(46)에 Vcc, 워드선(41)에 워드선 구동회로(471)를 매개로 -Vee를 인가한다. 이 경우, 본래 데이터가 소거되지 않은 워드선(42, 43)에 접속된 셀(Q3, Q4, Q5, Q6)의 소오스에도 Vcc가 인가되는데, 이러한 스트레스에 의해 이들 셀에는 1회에서는 문제가 되지 않는 양의 터널전류밖에 흐르게 할 수 없지만, 데이터의 교환 횟수를 105∼106로 증가시켜 가면 문제로 된다. 그러나, 본 발명의 워드선 구동회로를 이용하면, 비선택선의 제어게이트가 Vf마다 상승되기 때문에 소오스간의 전위차가 Vcc로부터 Vcc-Vf로 완화됨에 따라 스트레스를 완화시키기 위한 특별한 회로를 필요로 하지 않게 된다.
상기한 바와 같이 본 발명에 의한 플래시 EEPRON의 워드선 구동회로에 의하면, 워드선이 부전위로 구동되어도 다이오드가 역방향으로 바이어스되기 때문에 NMOS트랜지스터의 드레인이 P형 기판에 대해 역바이어스되는 것은 없고, 마찬가지 이유로 분리용 고내압 트랜지스터를 필요로 하지 않게 된다. 또한, 독출시에 부전압을 인가할 필요가 없기 때문에 대기시로부터의 상승이 문제로 되지 않고, P웰을 이용하지 않기 때문에 고집적화를 할 수 있어 용장 워드선의 채용이 용이하게 된다.
한편, 본 발명은 상기한 실시예로 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.
또한, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 분리용 고내압 트랜지스터를 필요로 하지 않으면서 대기시로부터 상승이 빠르고, 용장 워드선의 채용이 용이한 워드선 구동회로를 제공하게 된다.
Claims (12)
- 반도체기판(21)과 ; 이 반도체기판(21)상에 제공되고, 제 1 단자(17)에 연결된 제 1 소오스영역과 출력단자(16)에 연결된 제 1 드레인영역 및 입력단자(15)에 연결된 제 1 게이트전극을 갖추며, 상기 출력단자(16)가 워드선에 접속된 PMOS트랜지스터(11) ; 상기 반도체기판(21)상에 제공되고, 제 2 단자에 연결된 제 2 소오스영역과 제 2 드레인영역 및 상기 입력단자(15)에 연결된 제 2 게이트전극을 갖춘 NMOS트랜지스터(12) ; 상기 출력단자(16)에 부전위를 인가하기 위한 회로(14) 및 ; 상기 제 1 드레인영역과 상기 제 2 드레인영역 사이에 연결되면서 상기 부전가 상기 출력단자(16)를 통해 상기 워드선에 인가되는 경우 상기 회로(14)로부터 상기 제 2 드레인영역을 전기적으로 분리하기 위한 수단을 구비하여 구성된 것을 특징으로 하는 워드선 구동회로.
- 제 1 항에 있어서, 상기 수단이 다이오드(13, 18)인 것을 특징으로 하는 워드선 구동회로.
- 제 2 항에 있어서, 상기 다이오드(13)가 PN접합다이오드인 것을 특징으로 하는 워드선 구동회로.
- 제 2 항에 있어서, 상기 다이오드(18)가 쇼트키배리어 다이오드인 것을 특징으로 하는 워드선 구동회로.
- 제 2 항에 있어서, 상기 다이오드(13, 18)가 상기 회로(14)로부터 상기 제 2 드레인영역을 전기적으로 분리하기 위해 역바이서 되는 것을 특징으로 하는 워드선 구동회로.
- 제 1 항에 있어서, 상기 회로(14)가 부전위발생회로인 것을 특징으로 하는 워드선 구동회로.
- 반도체기판(21)과 ; 출력단자(16)에 부전위를 인가하기 위한 회로(14) ; 이 반도체기판(21)상에 제공되고, 제 1 단자(17)에 연결된 제 1 소오스영역과 출력단자(16)에 연결된 제 1 드레인영역 및 입력단자(15)에 연결된 제 1 게이트전극을 갖추며, 상기 출력단자(16)가 워드선에 접속된 PMOS트랜지스터(11) 및 ; 상기 반도체기판(21)상에 제공되고, 제 2 단자에 연결된 제 2 소오스영역(22)과 제 2 드레인영역(25) 및 상기 입력단자(15)에 연결된 제 2 게이트전극을 갖춘 NMOS트랜지스터(12)를 구비하여 구성되고, 상기 제 2 드레인영역(25)이 N형 저농도 도우프영역(23)을 포함하면서 상기 부전위가 상기 출련단자(16)를 통해 상기 워드선에 인가되는 경우 상기 회로(14)로부터 상기 제 2 드레인영역을 전기적으로 분리하기 위해 상기 N형 저농도 도우프영역(23)에 다이오드부가 형성된 것을 특징으로 하는 워드선 구동회로.
- 제 7 항에 있어서, 상기 회로(14)가 부전위발생회로인 것을 특징으로 하는 워드선 구동회로.
- 제 7 항에 있어서, 상기 다이오드부가 상기 회로 (14)로부터 상기 제 2 드레인영역을 전기적으로 분리하기 위해 역바이어스되는 것을 특징으로 하는 워드선 구동회로.
- 제 7 항에 있어서, 상기 다이오드부가 상기 N형 저농도 도우프영역(23)에 형성된 P+형 영역(24)을 포함하면서 애노드로 이용되는 것을 특징으로 하는 워드선 구동회로.
- 제 7 항에 있어서, 상기 다이오드부가 그 사이에 쇼트키배리어를 제공하도록 상기 N형 저농도 도우프영역(23)상에 형성된 고융점금속층(241)을 포함하는 것을 특징으로 하는 워드선 구동회로.
- 제 11 항에 있어서, 상기 N형 저농도 도우프영역(23)이 P+형 가아드링(242)을 갖춘 것을 특징으로 하는 워드선 구동회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP92-081237 | 1992-04-03 | ||
| JP8123792A JP2519857B2 (ja) | 1992-04-03 | 1992-04-03 | ワ―ド線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930022369A KR930022369A (ko) | 1993-11-24 |
| KR960003966B1 true KR960003966B1 (ko) | 1996-03-25 |
Family
ID=13740833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930005640A KR960003966B1 (ko) | 1992-04-03 | 1993-04-03 | 워드선 구동회로 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2519857B2 (ko) |
| KR (1) | KR960003966B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469146B1 (ko) * | 1997-12-24 | 2005-07-07 | 주식회사 하이닉스반도체 | 서브로오디코더배열방법 |
| JP2002026154A (ja) | 2000-07-11 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体メモリおよび半導体装置 |
| KR100861209B1 (ko) * | 2007-04-12 | 2008-09-30 | 주식회사 하이닉스반도체 | 서브 워드 라인 드라이버를 포함하는 반도체 소자 |
-
1992
- 1992-04-03 JP JP8123792A patent/JP2519857B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-03 KR KR1019930005640A patent/KR960003966B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628878A (ja) | 1994-02-04 |
| JP2519857B2 (ja) | 1996-07-31 |
| KR930022369A (ko) | 1993-11-24 |
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