KR20140074846A - 불휘발성 메모리 회로 - Google Patents
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Abstract
과제
기록 효율을 유지하면서 오기록을 방지할 수 있는 불휘발성 메모리 회로를 제공하는 것.
해결 수단
편측 LOCOS 오프셋 구조의 불휘발성 메모리 트랜지스터를 불휘발성 메모리 소자로서 사용하고, 상기 불휘발성 메모리 소자에 병렬하여 접속된 2 세트의 스위치 트랜지스터를 제어함으로써, 기록시에는 비 LOCOS 오프셋측을 드레인으로, 판독 출력시에는 LOCOS 오프셋측을 드레인으로 한다. 정상 상태 (전원 투입되고 있지만, 기록 혹은 판독 출력이 아닌 상태) 시에는, 불휘발성 메모리 소자의 소스-드레인 사이에 전위가 가해지지 않도록 한다.
기록 효율을 유지하면서 오기록을 방지할 수 있는 불휘발성 메모리 회로를 제공하는 것.
해결 수단
편측 LOCOS 오프셋 구조의 불휘발성 메모리 트랜지스터를 불휘발성 메모리 소자로서 사용하고, 상기 불휘발성 메모리 소자에 병렬하여 접속된 2 세트의 스위치 트랜지스터를 제어함으로써, 기록시에는 비 LOCOS 오프셋측을 드레인으로, 판독 출력시에는 LOCOS 오프셋측을 드레인으로 한다. 정상 상태 (전원 투입되고 있지만, 기록 혹은 판독 출력이 아닌 상태) 시에는, 불휘발성 메모리 소자의 소스-드레인 사이에 전위가 가해지지 않도록 한다.
Description
본 발명은, 전기적으로 기록, 판독 출력을 할 수 있는 불휘발성 메모리 회로에 관한 것이다.
퓨즈가 아니라, 메모리에 의해 저항값을 트리밍할 수 있는 블리더 저항 회로를 구비한 반도체 집적 회로가 알려져 있다. 종래, 블리더 저항의 조정은, 블리더 저항에 병렬하여 형성된 퓨즈를 레이저광 등으로 기계적으로 절단하는 수법이 사용되고 있다. 그 때문에, 블리더 저항의 트리밍은, 패키지에 조립하기 전에만 실시할 수 있다. 한편, 블리더 저항의 트리밍에 메모리를 사용하면, 조립 후에도 전기적으로 트리밍하는 것이 가능해지며, 하기에 나타내는 2 점을 대표적인 효과로서 들 수 있다.
(1) 패키지된 채로 블리더 저항의 트리밍을 실시하여, 그대로 출하할 수 있으므로, 고객처의 짧은 납기의 요구에 대응할 수 있다.
(2) 패키지 조립시의 스트레스에 의해 발생하는 전기 특성의 변동인 패키지에서 기인하는 시프트도 포함한 상태에서 트리밍이 가능하므로, 고정밀도화가 가능하다.
통상적으로 블리더 저항의 트리밍은 한 번 트리밍하면, 그 후에 축적된 전하에 의해 나타나는 정보를 재기록할 필요가 없으므로, 트리밍용 메모리로서, 자외선 소거형 불휘발성 EPROM (Erasable Programmable Read Only Memory) 을 사용한 OTP (One Time Programmable) 메모리를 사용할 수 있다.
종래의 자외선 소거형 불휘발성 EPROM 으로는, 핫 캐리어를 사용하여 정보인 전하의 기록을 실시하는 불휘발성 EPROM 이 알려져 있다. 핫 캐리어를 사용하여 정보의 기록을 실시하는 종래의 불휘발성 EPROM 의 구조를 도 4 를 예로 설명한다.
소자 분리 영역 (17) 이 선택적으로 형성된 P 형 반도체 기판 (15) 의 일 주면 (主面) 을 따라, P 형 웰 (16) 이 형성되어 있다. 상기 P 형 웰 (16) 내에 고농도의 N 형의 불순물을 확산시킴으로써, 소스 영역 (18) 및 드레인 영역 (19) 이 형성되어 있다. 상기 소스 영역 (18) 및 상기 드레인 영역 (19) 이 형성된 반도체 기판 상에 게이트 산화막 (20) 을 개재하여 플로팅 게이트 (21) 가 형성되어 있다. 상기 플로팅 게이트 (21) 상에 제 2 절연막 (22) 을 개재하여 컨트롤 게이트 (23) 가 형성되어, 종래의 불휘발성 EPROM 은 구성되어 있다. 전극 배선 이후 (금속 배선이나 보호막) 의 구조는 일반적인 반도체 장치와 동일하므로, 상세한 설명은 할애한다.
다음으로, 종래의 불휘발성 EPROM 의 동작 방법에 대해 설명한다.
데이터를 기록하는 경우에는, 소스-드레인 사이와 컨트롤 게이트에 전압을 인가함으로써 핫 캐리어를 발생시키고, 핫 캐리어인 핫 일렉트론을 플로팅 게이트에 주입함으로써, 임계값 전압을 변동시킨다. 이 임계값 전압의 변동 전후의 상태를 디지털 정보의 "0" 또는 "1" 에 대응시킨다.
데이터를 판독 출력하는 경우에는, 소스-드레인 사이에 전위를 가하고, 기록의 유무에 따라 상이한 임계값에 대응한 전류의 대소를 모니터함으로써, "0" 또는 "1" 의 판정을 실시한다.
그러나, 종래의 불휘발성 EPROM 의 경우, 이 데이터의 판독 출력시에는 소스-드레인 사이에 전위가 인가되어 전류가 흐르므로, 소스-드레인 사이를 전자가 이동하고, 그 전자의 일부가 근소하지만 핫 캐리어가 되어 플로팅 게이트에 주입됨으로써, 임계값이 변동된다. 그 때문에, 판독 출력 동작을 반복하여 실시하면, 데이터가 재기록되는 오 (誤) 기록이 문제가 된다. 따라서, 종래의 불휘발성 EPROM 에는, 오기록에 의한 임계값 변동의 저감이 요구되고 있다.
특허문헌 1 에서는, 오기록에 의한 임계값 변동을 저감시키기 위해, 하기 수법을 취하고 있다. 도 5 에 특허문헌 1 에 기재된 발명의 개략도를 나타낸다. 특허문헌 1 에서는, 상이한 임계값 전압을 갖는 불휘발성 메모리 (도 5 의 PM1 및 PM2) 와, 상기 2 개의 불휘발성 메모리의 각 플로팅 게이트와 동일한 전압을 게이트 전압으로서 갖고, 불휘발성 메모리에 축적된 전하의 양에 따라 정해지는 상태를 채용하는 판독 출력용의 2 개의 트랜지스터 (도 5 의 DM1 및 DM2) 를 갖고 있다. 상기 2 개의 판독 출력용 트랜지스터에 의해, 판독 출력시에는 불휘발성 메모리에 전류를 흐르게 하지 않도록 할 수 있어, 오기록에 의한 임계값 변동을 방지하고 있다.
그러나, 특허문헌 1 에 기재된 수법에서는, 오기록에 의한 임계값 변동은 방지할 수 있지만, 1 개의 메모리 셀에는, 임계값이 상이한 2 개의 불휘발성 반도체 메모리에 추가하여, 2 개의 판독 출력용 트랜지스터도 필요해지기 때문에, 메모리 셀의 면적이 커지고, 비용면에서도 불리해진다.
그래서 본 발명의 목적은, 기록 특성을 희생시키지 않고 오기록 방지 가능한 반도체 불휘발성 메모리 회로를 제공하는 것에 있다.
본 발명에서는, 상기 목적을 달성하기 위해, 다음의 수단을 사용하였다.
편측 LOCOS 오프셋 구조의 불휘발성 메모리 트랜지스터를 불휘발성 메모리 소자로서 사용하고, 불휘발성 메모리 소자에 병렬하여 접속된 2 세트의 스위치 트랜지스터를 제어함으로써, 기록시에는 비 LOCOS 오프셋측을 드레인으로, 판독 출력시에는 LOCOS 오프셋측을 드레인으로 한다. 정상 상태 (전원 투입되고 있지만, 기록 혹은 판독 출력이 아닌 상태) 시에는 불휘발성 메모리 소자의 소스-드레인 사이에 전위가 가해지지 않도록 한다.
상기 수법에 의해, 기록시에는 드레인측이 비 LOCOS 오프셋 구조이므로, 드레인단 (端) 근방에서 발생하는 핫 캐리어가 주입되기 쉬워, 종래의 LOCOS 오프셋 구조가 아닌 메모리 트랜지스터와 동등한 기록 특성이 얻어지고, 또한 판독 출력시에는 드레인이 LOCOS 오프셋 구조로 되어 있기 때문에, 드레인단 근방의 전계가 완화되어 임계값 변동의 원인이 되는 핫 캐리어가 잘 발생하지 않게 되므로, 오기록에 의한 임계값 변동을 작게 하는 것이 가능해진다. 또, 유지 상태에서는, 불휘발성 메모리 소자의 소스-드레인 사이에 전위를 인가시키지 않으므로, 오기록을 방지할 수 있어, 기록 효율을 유지하면서 오기록을 방지할 수 있는 불휘발성 메모리 회로를 제공할 수 있다.
본 발명에 의하면, 편측 LOCOS 오프셋 구조의 불휘발성 메모리 트랜지스터를 불휘발성 메모리 소자로서 사용하고, 상기 불휘발성 메모리 소자에 병렬하여 접속된 2 세트의 스위치 트랜지스터를 제어함으로써, 기록시에는 비 LOCOS 오프셋측을 드레인으로 함으로써 종래의 비 LOCOS 오프셋형 불휘발성 메모리 소자와 동등한 기록 특성을 유지하고, 판독 출력시에는 LOCOS 오프셋측을 드레인으로 하고, 정상 상태 (전원 투입되고 있지만, 기록 혹은 판독 출력이 아닌 상태) 시에는 불휘발성 메모리 소자의 소스-드레인 사이에 전위가 가해지지 않도록 함으로써, 오기록을 방지할 수 있어, 기록 효율을 유지하면서 오기록을 방지할 수 있는 불휘발성 메모리 회로를 제공하는 것이 가능해진다.
도 1 은 본 발명의 실시형태에서 사용하는 불휘발성 메모리의 구조를 나타내는 단면도이다.
도 2 는 본 발명의 실시형태인 불휘발성 메모리 회로의 개요를 나타내는 개략도이다.
도 3 은 SW1, SW2, V1, V2 의 각 전위의 관계를 나타내는 개략도이다.
도 4 는 종래의 N 채널형 불휘발성 메모리의 구조를 나타내는 단면도이다.
도 5 는 특허문헌 1 에 기재된 발명의 개요를 나타내는 개략도이다.
도 6 은 본 발명의 다른 실시형태에서 사용하는 불휘발성 메모리의 구조를 나타내는 단면도이다.
도 2 는 본 발명의 실시형태인 불휘발성 메모리 회로의 개요를 나타내는 개략도이다.
도 3 은 SW1, SW2, V1, V2 의 각 전위의 관계를 나타내는 개략도이다.
도 4 는 종래의 N 채널형 불휘발성 메모리의 구조를 나타내는 단면도이다.
도 5 는 특허문헌 1 에 기재된 발명의 개요를 나타내는 개략도이다.
도 6 은 본 발명의 다른 실시형태에서 사용하는 불휘발성 메모리의 구조를 나타내는 단면도이다.
이하, 본 발명의 실시형태에 대해 상세하게 설명한다.
도 1 은 본 발명의 불휘발성 메모리 소자의 구조를 나타내는 단면도이다. 소자 분리 영역에 사용하는 것과 동일한 LOCOS 산화막 (3) 이 선택적으로 형성된 P 형 반도체 기판 (1) 의 일 주면을 따라 N 형 웰 (2) 이 형성되어 있다. N 형 웰 (2) 이 형성된 반도체 기판 (1) 의 표면의 일부에는 게이트 산화막 (8) 및 LOCOS 산화막 (3) 을 개재하여 플로팅 게이트 (9) 가 형성되어 있다. 게이트 산화막 (8) 의 단부는 LOCOS 산화막 (3) 의 일단과 접촉하고, 플로팅 게이트 (9) 의 일단은 게이트 산화막 (8) 을 개재하여 반도체 기판 (1) 상에 위치하는데, 플로팅 게이트 (9) 의 타단은 LOCOS 산화막 (3) 을 개재하여 반도체 기판 (1) 상에 위치한다.
플로팅 게이트 (9) 의 일단의 반도체 기판 (1) 표면에는 P 형의 불순물이 확산된 제 1 저농도 영역 (4) 이 형성되고, 또한 제 1 저농도 영역 (4) 의 플로팅 게이트 (9) 와의 반대측에서 접촉하도록 P 형의 불순물이 고농도로 확산된 제 1 소스 겸 드레인 영역 (6) 이 형성되어 있고, 오프셋 구조로 되어 있다. 제 1 소스 겸 드레인 영역 (6) 은, 그 가장 가까운 플로팅 게이트 (9) 의 아래에 위치하는 게이트 산화막이 일정한 두께를 갖고 있어, 막두께가 두꺼운 LOCOS 산화막으로 이루어지는 부분을 포함하지 않는 오프셋 구조이고, 비 LOCOS 오프셋 구조로 되어 있다.
한편, 플로팅 게이트 (9) 의 타단에 아래에 위치하는 LOCOS 산화막 (3) 의 하면에는, P 형의 불순물을 확산시킨 제 2 저농도 영역 (5) 이 배치되고, 제 2 저농도 영역 (5) 및 LOCOS 산화막 (3) 의 타단과 접촉하여 P 형의 불순물이 고농도로 확산된 제 2 소스 겸 드레인 영역 (7) 이 형성되어 있고, 동일하게 오프셋 구조로 되어 있다. 단, 플로팅 게이트 (9) 의 아래에 위치하는 게이트 산화막의 일부가 LOCOS 산화막 (3) 으로 이루어져 있으므로, 제 2 소스 겸 드레인 영역 (7) 은 LOCOS 오프셋 구조로 되어 있다. LOCOS 산화막 (3) 상에 위치하는 플로팅 게이트 (9) 의 일부에는 용량 결합용 산화막 (10) 이 형성되고, 용량 결합용 산화막 (10) 을 개재하여 용량적으로 결합한 컨트롤 게이트 (11) 가 형성되어 있다.
제 1 소스 겸 드레인 영역 (6) 및 제 2 소스 겸 드레인 영역 (7) 이 형성된 기판 표면과, 컨트롤 게이트 (11) 상에는, 원하는 전위를 인가하기 위한 전극 배선이 콘택트를 개재하여 형성되어, 본 실시형태에서 사용하는 P 채널형 불휘발성 메모리가 구성되어 있다. 여기서, 콘택트 이후의 금속 배선이나 보호막의 구조는 일반적인 반도체 장치와 동일하므로, 상세한 설명은 할애한다.
본 실시형태에서 사용하는 불휘발성 메모리의 최대의 특징은, 편측 LOCOS 오프셋 구조인 점이다. 본 실시형태에서는, P 형 기판 상의 N 웰 영역에 형성된 P 채널형 불휘발성 메모리를 예로 설명하였지만, N 채널형 불휘발성 메모리에서도 동일한 효과가 얻어진다. 또, 본 실시형태에서는, 비 LOCOS 오프셋측을 마스크에 의해 설정되는 오프셋 구조로 하고 있지만, 컨벤셔널 구조, LDD 구조 혹은 DDD 구조에서도 동일한 효과가 얻어진다.
다음으로, 도 2 를 사용하여, 본 실시형태의 불휘발성 메모리 회로에 대해, P 채널형 불휘발성 메모리를 사용한 경우를 예로 설명한다. 제 1 소스 겸 드레인 영역 (6) 의 전위를 V1, 제 2 소스 겸 드레인 영역 (7) 의 전위를 V2, 컨트롤 게이트 (11) 의 전위를 Vcg 로 한다. 본 실시형태의 불휘발성 메모리 회로에서는, P 채널형 불휘발성 메모리 소자 (12) 의 제 1 소스 겸 드레인 영역 (6) 과 병렬로 스위치 회로 (13) 가 접속되고, 또 제 2 소스 겸 드레인 영역 (7) 과 병렬로 스위치 회로 (14) 가 접속되어 있다. 스위치 회로 (13) 의 입력 전위를 SW1, 스위치 회로 (14) 의 입력 전위를 SW2 로 한다. 이 예에서는 스위치 회로 (13) 및 스위치 회로 (14) 는 모두 Vdd-Vss 사이에 접속된 인버터로, SW1, SW2 를 각각 입력 전위로 하고 있다.
우선, 기록시의 동작에 대해 설명한다. 기록시에는 상기 스위치 회로 (13) 의 입력 전위 (SW1) 를『High』, 상기 스위치 회로 (14) 의 입력 전위 (SW2) 를『Low』로 제어함으로써, 비 LOCOS 오프셋 구조측의 제 1 소스 겸 드레인 영역 (6) 이 V1 ＝ Vss 가 되어 드레인의 역할이 되고, LOCOS 오프셋 구조측의 제 2 소스 겸 드레인 영역 (7) 이 V2 ＝ Vdd 가 되어 소스의 역할이 된다. 이로써 기록시에는 비 LOCOS 오프셋측의 제 1 소스 겸 드레인 영역 (6) 이 드레인이 되므로, 컨트롤 게이트 (11) 의 전위 (Vcg) 를 적절히 부여함으로써, 드레인단 근방에서 발생하는 핫 캐리어가 주입되어 기록된다. 본 실시형태의 P 채널형 불휘발성 메모리에서는 컨트롤 게이트 (11) 의 전위 (Vcg) 를 전원 전압 Vdd 와 Vss 사이에 설정할 수 있다.
다음으로, 판독 출력시에는 상기 스위치 회로 (13) 의 입력 전위 (SW1) 를『Low』로, 상기 스위치 회로 (14) 의 입력 전위 (SW2) 를『High』로 제어함으로써, LOCOS 오프셋 구조측의 제 2 소스 겸 드레인 영역 (7) 이 V2 ＝ Vss 가 되어 드레인의 역할을, 비 LOCOS 오프셋 구조측의 제 1 소스 겸 드레인 영역 (6) 이 V1 ＝ Vdd 가 되어 소스의 역할이 된다. 이로써, 판독 출력시에는 LOCOS 오프셋 구조측의 제 2 소스 겸 드레인 영역 (7) 이 드레인이 되므로, 드레인단 근방의 전계가 완화되어 임계값 변동의 원인이 되는 핫 캐리어가 잘 발생하지 않게 되므로, 오기록에 의한 임계값 변동을 작게 하는 것이 가능해진다.
다음으로, 유지 상태 (회로의 전원은 투입되고 있지만, 기록 혹은 판독 출력은 되고 있지 않은 상태) 에서는, 스위치 회로 (13) 의 입력 전위 (SW1) 를『High』로, 스위치 회로 (14) 의 입력 전위 (SW2) 를『High』로 제어함으로써, 비 LOCOS 오프셋 구조측의 제 1 소스 겸 드레인 영역 (6) 이 V1 ＝ Vss, LOCOS 오프셋 구조측의 제 2 소스 겸 드레인 영역 (7) 이 V2 ＝ Vss 가 된다. P 채널형 불휘발성 메모리 (12) 의 제 1 소스 겸 드레인 영역 (6) 및 제 2 소스 겸 드레인 영역 (7) 에 인가되는 전압은 동등하므로, 소스·드레인 사이의 전압 Vds ＝ 0 V 가 되어, 채널 전류는 흐르지 않기 때문에, 기록은 일어나지 않고 오기록을 방지하는 것이 가능해진다.
도 3 은 이상에서 설명한 기록, 판독 출력, 유지 상태에 있어서의 SW1, SW2, V1 및 V2 의 전위의 관계를 나타낸 것이다.
본 실시형태의 최대의 특징은, LOCOS 오프셋 구조의 불휘발 메모리 소자를 사용하고, 불휘발성 메모리 소자의 소스·드레인에 병렬로 접속된 스위치 회로를 제어함으로써, 기록시, 판독 출력시, 유지 상태에서의 소스 및 드레인의 전위를 조정하는 것이다.
도 6 은 본 발명의 불휘발성 메모리 소자의 구조로, 다른 실시형태를 나타내는 단면도이다. 도 1 에 나타낸 실시형태와 상이한 것은, 제 1 소스 겸 드레인 영역 (6) 과 플로팅 게이트 (9) 사이에 제 1 저농도 영역 (4) 이 없고, P 형의 고농도 영역인 제 1 소스 겸 드레인 영역 (6) 이 플로팅 게이트 (9) 의 바로 아래에까지 확산되어 있는 것으로, 이른바 컨벤셔널 구조로 되어 있는 것이다. 이러한 구조로 함으로써, 메모리의 기록시에 드레인이 되는 것이 고농도 영역의 제 1 소스 겸 드레인 영역 (6) 으로, 효과적으로 핫 캐리어를 발생시키는 것이 가능해진다.
본 실시형태에서는, P 채널형 불휘발성 메모리를 사용한 경우를 예로 설명하였지만, N 채널형 불휘발성 메모리를 사용한 경우에도, 기록시와 판독 출력시의 전위를 도 3 에 나타내는 관계로 함으로써, 동일한 효과가 얻어진다.
이상에 설명한 본 실시형태에 의해 다음과 같은 효과를 얻을 수 있다.
본 발명에 의하면, 편측 LOCOS 오프셋 구조의 불휘발성 메모리 트랜지스터를 불휘발성 메모리 소자로서 사용하고, 상기 불휘발성 메모리 소자에 병렬하여 접속된 2 세트의 스위치 회로를 제어함으로써, 기록시에는 비 LOCOS 오프셋측을 드레인으로, 판독 출력시에는 LOCOS 오프셋측을 드레인으로 한다. 정상 상태 (전원 투입되고 있지만, 기록 혹은 판독 출력이 아닌 상태) 시에는 불휘발성 메모리 소자의 소스-드레인 사이에 전위가 가해지지 않도록 한다.
상기 수법에 의해, 기록시에는 드레인측이 비 LOCOS 오프셋 구조이므로, 드레인단 근방에서 발생하는 핫 캐리어가 주입되어, 종래의 LOCOS 오프셋 구조가 아닌 메모리 트랜지스터와 동등한 기록 특성이 얻어지고, 또한 판독 출력시에는 드레인이 LOCOS 오프셋 구조로 되어 있기 때문에, 드레인단 근방의 전계가 완화되어 임계값 변동의 원인이 되는 핫 캐리어가 잘 발생하지 않게 되므로, 오기록에 의한 임계값 변동을 작게 하는 것이 가능해진다. 또, 유지 상태에서는 불휘발성 메모리 소자의 소스-드레인 사이에 전위를 인가시키지 않으므로, 오기록을 방지할 수 있기 때문에, 기록 효율을 유지하면서 오기록을 방지할 수 있는 불휘발성 메모리 회로를 제공할 수 있다.
1 : P 형 반도체 기판
2 : N 형 웰
3 : 소자 분리 영역
4 : 제 1 저농도 영역
5 : 제 2 저농도 영역
6 : 제 1 소스 겸 드레인 영역
7 : 제 2 소스 겸 드레인 영역
8 : 게이트 산화막
9 : 플로팅 게이트
10 : 용량 결합용 산화막
11 : 컨트롤 게이트
12 : P 채널형 불휘발성 메모리
13, 14 : 스위치 회로
V1 : 제 1 소스 겸 드레인 영역 (6) 의 전위
V2 : 제 2 소스 겸 드레인 영역 (7) 의 전위
SW1 : 스위치 회로 (13) 의 입력 전위
SW2 : 스위치 회로 (14) 의 입력 전위
2 : N 형 웰
3 : 소자 분리 영역
4 : 제 1 저농도 영역
5 : 제 2 저농도 영역
6 : 제 1 소스 겸 드레인 영역
7 : 제 2 소스 겸 드레인 영역
8 : 게이트 산화막
9 : 플로팅 게이트
10 : 용량 결합용 산화막
11 : 컨트롤 게이트
12 : P 채널형 불휘발성 메모리
13, 14 : 스위치 회로
V1 : 제 1 소스 겸 드레인 영역 (6) 의 전위
V2 : 제 2 소스 겸 드레인 영역 (7) 의 전위
SW1 : 스위치 회로 (13) 의 입력 전위
SW2 : 스위치 회로 (14) 의 입력 전위
Claims (5)
- 반도체 기판에 형성된 N 형 웰에 플로팅 게이트를 사이에 두고 형성된 LOCOS 오프셋 구조가 아닌 비 LOCOS 오프셋 구조를 갖는 P 형의 제 1 소스 겸 드레인 영역 및 LOCOS 오프셋 구조를 갖는 P 형의 제 2 소스 겸 드레인 영역과, 상기 플로팅 게이트에 형성된 용량 결합용 산화막을 개재하여 형성된 컨트롤 게이트를 구비한 편측 LOCOS 오프셋 구조의 P 채널형 불휘발성 메모리와,
상기 제 1 소스 겸 드레인 영역 및 상기 제 2 소스 겸 드레인 영역에 인가되는 전압을 전환시키기 위해 상기 제 1 소스 겸 드레인 영역 및 상기 제 2 소스 겸 드레인 영역에 각각 접속된 스위치 회로를 갖고,
기록시에는 상기 제 1 소스 겸 드레인 영역을 드레인으로 하고,
판독 출력시에는 상기 제 2 소스 겸 드레인 영역을 드레인으로 하며,
전원이 투입되고 있어도, 기록 혹은 판독 출력은 되고 있지 않을 때에는, 상기 제 1 소스 겸 드레인 영역 및 상기 제 2 소스 겸 드레인 영역에 동등한 전압이 인가되도록, 상기 스위치 회로가 제어되는 것을 특징으로 하는 불휘발성 메모리 회로. - 제 1 항에 있어서,
상기 제 1 소스 겸 드레인 영역은, 상기 플로팅 게이트와 접하는 부분에 마스크에 의해 설정된 상기 제 1 소스 겸 드레인 영역과 동일한 도전형의 저농도 영역을 구비하고 있는, 불휘발성 메모리 회로. - 제 1 항에 있어서,
상기 제 1 소스 겸 드레인 영역은, 고농도 영역만으로 이루어지는 컨벤셔널 구조인, 불휘발성 메모리 회로. - 제 1 항에 있어서,
상기 스위치 회로는 인버터인, 불휘발성 메모리 회로. - LOCOS 오프셋 구조가 아닌 비 LOCOS 오프셋 구조의 제 1 소스 겸 드레인 영역과 LOCOS 오프셋 구조의 제 2 소스 겸 드레인 영역을 갖는 편측 LOCOS 오프셋 구조의 불휘발성 메모리와,
상기 제 1 소스 겸 드레인 영역 및 상기 제 2 소스 겸 드레인 영역에 인가되는 전압을 전환시키기 위해 상기 제 1 소스 겸 드레인 영역 및 상기 제 2 소스 겸 드레인 영역에 각각 접속된 스위치 회로를 갖고,
기록시에는 상기 제 1 소스 겸 드레인 영역을 드레인으로 하고,
판독 출력시에는 상기 제 2 소스 겸 드레인 영역을 드레인으로 하며,
전원이 투입되고 있어도, 기록 혹은 판독 출력은 되고 있지 않을 때에는, 상기 제 1 소스 겸 드레인 영역 및 상기 제 2 소스 겸 드레인 영역에 동등한 전압이 인가되도록, 상기 스위치 회로가 제어되는 것을 특징으로 하는 불휘발성 메모리 회로.
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