JP4711997B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に不揮発性メモリを備えた半導体装置に関するものである。
本明細書において、第１導電型とはＰ型又はＮ型であり、第２導電型とは第１導電型とは逆導電型のＮ型又はＰ型である。

ＥＥＰＲＯＭ（Electrically Erasable Programmable Random Access Memory）と称される不揮発性メモリセルの用途として、最も多い用途がメモリデバイス用である。メモリデバイスにおいて最も重要な条件は集積度である。そこで、多数のメモリセルをマトリックス状に配置し、セルの駆動部分であるデコード回路やセンス回路等を多数のメモリセルで共通にすることにより、チップ上の面積を少なくして集積度を上げている。

図７に従来例の不揮発性メモリセルの平面図を示す。このような不揮発性メモリセルは例えば特許文献１や特許文献２に記載されている。

Ｐ型半導体基板１０１に、Ｎ型拡散層１０３，１０５，１０７と、Ｎ型拡散層からなるコントロールゲート１０９が形成されている。Ｎ型拡散層１０３と１０５は間隔をもって形成され、Ｎ型拡散層１０５と１０７は間隔をもって形成されている。

Ｎ型拡散層１０３と１０５の間の領域を含むＰ型半導体基板１０１上に、Ｎ型拡散層１０３及び１０５と一部重複して、ゲート酸化膜（図示は省略）を介して、ポリシリコン膜からなるセレクトゲート１１１が形成されている。Ｎ型拡散層１０３，１０５及びセレクトゲート１１１はセレクトトランジスタ１１５を構成する。Ｎ型拡散層１０３は、複数の不揮発性メモリセルで共通の共通ソースライン１１７に電気的に接続されている。

Ｎ型拡散層１０５と１０７の間の領域を含むＰ型半導体基板１０１上及びコントロールゲート１０９上に連続して、シリコン酸化膜（図示は省略）を介してポリシリコン膜からなるフローティングゲート１１３が形成されている。Ｎ型拡散層１０５及び１０７付近の領域ではフローティングゲート１１３はメモリ用ゲート酸化膜を介してＮ型拡散層１０５及び１０７と一部重複して配置されている。Ｎ型拡散層１０５，１０７及びフローティングゲート１１３はセンストランジスタ１１９を構成する。Ｎ型拡散層１０７は、複数の不揮発性メモリセルで共通の共通ビットライン１２１に電気的に接続されている。

Ｎ型拡散層１０５の表面の一部分にトンネル酸化膜１２３が形成されている。フローティングゲート１１３の一部分はトンネル酸化膜１２３上にも形成されている。トンネル酸化膜１２３はセンストランジスタ１１９のゲート酸化膜よりも膜厚が薄く形成されており、トンネル酸化膜１２３を介してメモリの書込み及び消去が行なわれる。

この不揮発性メモリの消去、すなわちフローティングゲート１１３への電子の注入を行なう場合、Ｎ型拡散層１０３を０Ｖ（ボルト）、Ｎ型拡散層１０７を所定の電位Ｖｐｐ、例えば１５Ｖに設定し、コントロールゲート１０９とセレクトゲート１１１に所定の電位Ｖｐｐ、例えば１５Ｖを印加することによって行なわれる。これにより、セレクトトランジスタ１１５がオンし、電子がＮ型拡散層１０５からトンネル酸化膜１２３を介してフローティングゲート１１３に注入される。

この不揮発性メモリの書込み、すなわちフローティングゲート１１３から電子の引抜きを行なう場合、コントロールゲート１０９を０Ｖ、Ｎ型拡散層１０７をオープンに設定し、Ｎ型拡散層１０３とセレクトゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、セレクトトランジスタ１１５がオンし、フローティングゲート１１３に注入されていた電子がトンネル効果によってトンネル酸化膜１２３を介してＮ型拡散層１０５に引き抜かれる。

この不揮発性メモリセルでは、セル内にセレクトトランジスタ１１５をもち、一本の共通ソースライン１１７及び１本の共通ビットライン１２１に複数の不揮発性メモリセルを接続し、特定のセレクトトランジスタ１１５だけをＯＮさせることにより１つの不揮発性メモリセルを選択する方法をとっている。これにより、周辺のデコード回路等は共通ビットライン１２１あたり１つ備えていればよいので、面積効率は良くなっている。

しかし、消去時に、Ｎ型拡散層１０３とＮ型拡散層１０５の間及びＮ型拡散層１０５とＮ型拡散層１０７の間に高電圧を印可するため、セレクトトランジスタ１１５及びセンストランジスタ１１９を高電圧トランジスタにする必要があり、セレクトトランジスタ１１５及びセンストランジスタ１１９のオン電流が少なくなるという問題点を抱えていた。

また、通常セレクトトランジスタ１１５はセンストランジスタ１１９と同じＮチャンネル型のトランジスタであるが、消去時においてＮ型拡散層１０３とＮ型拡散層１０５の間及びＮ型拡散層１０５とＮ型拡散層１０７の間に高電圧を印可した場合、トンネル酸化膜１２３にかかる電圧について、セレクトトランジスタ１１５のしきい値電圧分だけ電圧ロスが発生するため、消去効率を低下させる結果となっていた。

ところで、ＥＥＰＲＯＭメモリセルの他の用途として、集積回路内の回路ブロックの設定や構成を切り替える目的の部分に使用する場合がある。具体的には、メモリデバイス等における欠陥ビットの救済のためのアドレス切替え回路や、アナログデバイスにおける回路の条件設定等の切替え回路等である。このような切替え回路の用途の場合、不揮発性メモリセルはマトリックス状に配置せず、１〜２個の不揮発性メモリセルを分離して配置している。切替え回路として使用する不揮発性メモリセルは、例えば特許文献３に記載されている。

切替え回路として使用する不揮発性メモリセルの場合、高密度にセルを並べる必要がないので、図７に示した従来の不揮発性メモリセルのようにセル内にセレクトトランジスタを設ける必要はない。また、従来型の不揮発性メモリセルをそのまま切替え回路に使用した場合、不揮発性メモリセルの書替え時にソース領域とドレイン領域の間に高電圧を印加する必要があるので、周辺の書込み回路の構成が複雑になる欠点もあった。
特開平６−８５２７５号公報 特表平８−５０６６９３号公報 特開平１０−３０３７１９号公報

本発明は上記の問題点に鑑みてなされたものであり、ソース領域とドレイン領域の間に高電圧を印加しなくても書き替えることができる不揮発性メモリセルを備えた半導体装置を提供することを目的とするものである。

本発明にかかる半導体装置は、第１導電型の半導体基板上に互いに分離して形成された第２導電型のコントロールゲート領域、ソース領域及びドレイン領域と、上記ソース領域とドレイン領域の間のチャンネル領域とはゲート酸化膜を介し、上記半導体基板及び上記コントロールゲート領域とは絶縁膜を介して上記チャンネル領域上から上記コントロールゲート領域上に延伸して形成されたフローティングゲートを備えたセンストランジスタを２個もち、両センストランジスタの上記フローティングゲートの一部は互いに他方のセンストランジスタの上記コントロールゲート領域上に延伸して上記コントロールゲート領域とは酸化膜を介して重なり合い、この酸化膜の少なくとも一部はトンネル酸化膜を構成する不揮発性メモリセルを備えているものである。

本発明の不揮発性メモリセルでは、一方のコントロールゲート領域と他方のコントロールゲート領域の間に所定の電圧を印加することにより、一方のフローティングゲートへの電子の注入又は引抜きと、他方のフローティングゲートへの電子の引抜き又は注入を同時に行なうことができる。

例えば一方のコントロールゲート領域に高電圧を印加し、他方のコントロールゲート領域に低電圧を印加した場合、一方のコントロールゲート領域上のフローティングゲートについては他方のコントロールゲート領域上に延伸する部分からトンネル酸化膜を介して電子が注入されて消去状態になり、他方のコントロールゲート領域上のフローティングゲートについては一方のコントロールゲート領域上に延伸する部分からトンネル酸化膜を介して電子が引き抜かれて書込み状態になる。

本発明の不揮発性メモリセルでは、一方のコントロールゲート領域と他方のコントロールゲート領域の間に所定の電圧を印加することにより、ソース領域とドレイン領域の間に高電圧を印加しなくても書き替えることができる。
さらに、従来の不揮発性メモリセルのようにはセレクトトランジスタを設けなくてもよいので、両コントロールゲート領域に所定の電圧を直接印加することができ、セレクトトランジスタに起因する消去効率の低下をなくすことができる。

通常、トランジスタに高電圧を印加する場合、拡散層からなるソース領域及びドレイン領域を高耐圧向けの二重拡散構造にする等の特別な対応が必要である。この場合、トランジスタのチャンネル長が長くなり、ソース領域とドレイン領域の間に寄生抵抗がつくため、トランジスタの能力が低下し、不揮発性メモリセルとしてのセル電流（トランジスタのオン電流）が低下する。

そこで本発明の半導体装置において、上記センストランジスタは低耐圧トランジスタであることが好ましい。本発明を構成する不揮発性メモリセルによれば、書替え時にソース領域及びドレイン領域に高電圧を印加する必要がないので、上記センストランジスタを低耐圧向けのソース領域及びドレイン領域を備えた低耐圧トランジスタにすることができる。これにより、不揮発性メモリセルとしてのセル電流を大きくとることができる。

本発明の半導体装置において、上記ソース領域及び上記ドレイン領域は上記センストランジスタごとに設けられており、２組の上記ソース領域及び上記ドレイン領域は上記ソース領域に対する上記ドレイン領域の配置方向が同じになっていることが好ましい。その結果、２個のセンストランジスタにおいて、製造プロセス上のバラツキの影響を受けにくくすることができ、ペア性を向上させることができる。

本発明の半導体装置において、上記フローティングゲート上に絶縁膜を介して形成され、上記コントロールゲート領域と電気的に接続されている導電体を上記センストランジスタごとに備えていることが好ましい。その結果、上記導電体を含むコントロールゲート領域とフローティングゲートのカップリング比を大きくすることができ、書込み及び消去の特性を向上させることができる。

本発明を構成する不揮発性メモリセルが適用される回路の一例として、本発明の上記不揮発性メモリセルと、上記不揮発性メモリセルの記憶状態に応じて出力信号を出力する出力回路からなる切替え回路を挙げることができる。本発明を構成する不揮発性メモリセルを書替え回路に適用した場合、不揮発性メモリセルの書替え時にソース領域とドレイン領域の間に高電圧を印加する必要がないので、周辺の書込み回路の構成を簡単にすることができる。

本発明を構成する不揮発性メモリセルが適用される回路の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路を備えた電圧検出回路を挙げることができる。
その電圧検出回路において、上記分割抵抗は、複数の抵抗値調整用抵抗素子が直列に接続され、上記抵抗値調整用抵抗素子に対応してトランジスタが並列に接続されており、上記トランジスタごとに上記トランジスタのオンとオフを切り替えるための上記切替え回路を備えていることが好ましい。
その結果、切替え回路の制御により上記トランジスタのオンとオフを切り替えることにより、分割抵抗の抵抗値を調整することができ、さらに分割抵抗の抵抗値の再設定を行なうことができる。これにより、電圧検出回路の出力電圧設定の変更ができる。

本発明を構成する不揮発性メモリセルが適用される回路のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路を備えた定電圧発生回路を挙げることができる。
その定電圧発生回路において、上記分割抵抗は、複数の抵抗値調整用抵抗素子が直列に接続され、上記抵抗値調整用抵抗素子に対応してトランジスタが並列に接続されており、上記トランジスタごとに上記トランジスタのオンとオフを切り替えるための上記切替え回路を備えていることが好ましい。
その結果、切替え回路の制御により上記トランジスタのオンとオフを切り替えることにより、分割抵抗の抵抗値を調整することができ、さらに分割抵抗の抵抗値の再設定を行なうことができる。これにより、定電圧発生回路の出力電圧設定の変更ができる。

請求項１に記載された半導体装置では、第１導電型の半導体基板上に互いに分離して形成された第２導電型のコントロールゲート領域、ソース領域及びドレイン領域と、ソース領域とドレイン領域の間のチャンネル領域とはゲート酸化膜を介し、半導体基板及びコントロールゲート領域とは絶縁膜を介してチャンネル領域上からコントロールゲート領域上に延伸して形成されたフローティングゲートを備えたセンストランジスタを２個もち、両センストランジスタのフローティングゲートの一部は互いに他方のセンストランジスタのコントロールゲート領域上に延伸してコントロールゲート領域とは酸化膜を介して重なり合い、この酸化膜の少なくとも一部はトンネル酸化膜を構成する不揮発性メモリセルを備えているようにしたので、ソース領域とドレイン領域の間に高電圧を印加しなくても書き替えることができる。さらに、従来の不揮発性メモリセルのようにはセレクトトランジスタを設けなくてもよいので、両コントロールゲート領域に所定の電圧を直接印加することができ、セレクトトランジスタに起因する消去効率の低下をなくすことができる。

請求項２に記載された半導体装置では、ソース領域及びドレイン領域はセンストランジスタごとに設けられており、２組のソース領域及びドレイン領域はソース領域に対するドレイン領域の配置方向が同じになっているようにしたので、２個のセンストランジスタにおいて、製造プロセス上のバラツキの影響を受けにくくすることができ、ペア性を向上させることができる。

請求項４に記載された半導体装置では、不揮発性メモリセルと、不揮発性メモリセルの記憶状態に応じて出力信号を出力する出力回路からなる切替え回路において、不揮発性メモリセルとして本発明を構成する不揮発性メモリセルを備えているようにしたので、不揮発性メモリセルの書替え時にソース領域とドレイン領域の間に高電圧を印加する必要がないので、周辺の書込み回路の構成を簡単にすることができる。

請求項５に記載された半導体装置では、電圧検出回路において、分割抵抗は、複数の抵抗値調整用抵抗素子が直列に接続され、抵抗値調整用抵抗素子に対応してトランジスタが並列に接続されており、トランジスタごとにトランジスタのオンとオフを切り替えるための切替え回路を備えているようにしたので、切替え回路の制御によりトランジスタのオンとオフを切り替えることにより、分割抵抗の抵抗値を調整することができ、さらに分割抵抗の抵抗値の再設定を行なうことができる。これにより、電圧検出回路の出力電圧設定の変更ができる。

請求項６に記載された半導体装置では、定電圧発生回路において、分割抵抗は、複数の抵抗値調整用抵抗素子が直列に接続され、抵抗値調整用抵抗素子に対応してトランジスタが並列に接続されており、トランジスタごとにトランジスタのオンとオフを切り替えるための切替え回路を備えているようにしたので、切替え回路の制御によりトランジスタのオンとオフを切り替えることにより、分割抵抗の抵抗値を調整することができ、さらに分割抵抗の抵抗値の再設定を行なうことができる。これにより、定電圧発生回路の出力電圧設定の変更ができる。

図１は半導体装置の実施例の不揮発性メモリセル部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。
Ｐ型半導体基板１の表面に素子分離のためのフィールド酸化膜３（（Ａ）での図示は省略）が例えば４５００〜７０００Å、ここでは５０００Åの膜厚で形成されている。

フィールド酸化膜３に囲まれたＰ型半導体基板１の領域に、Ｎ型拡散層からなるドレイン領域５ａ，５ｂ、共通ソース領域７、コントロールゲート領域９ａ，９ｂが形成されている。ドレイン領域５ａと共通ソース領域７は間隔をもって形成され、ドレイン領域５ｂと共通ソース領域７は間隔をもって形成され、ドレイン領域５ａ、共通ソース領域７及びドレイン領域５ｂは一列に配列されている。

ドレイン領域５ａと共通ソース領域７の間のＰ型半導体基板１表面近傍には不純物濃度が調整されたチャンネル領域１ａが形成され、ドレイン領域５ｂと共通ソース領域７の間のＰ型半導体基板１表面近傍には不純物濃度が調整されたチャンネル領域１ｂが形成されている。ドレイン領域５ａ，５ｂ及び共通ソース領域７は二重拡散構造等の高耐圧向けにはされておらず、チャンネル領域１ａ，１ｂのチャンネル長は例えば１.０μｍ（マイクロメートル）である。

コントロールゲート領域９ａはドレイン領域５ａ，５ｂ、共通ソース領域７と間隔をもって形成されており、コントロールゲート領域９ｂはドレイン領域５ａ，５ｂ、共通ソース領域７に対してコントロールゲート領域９ａとは反対側の領域にドレイン領域５ａ，５ｂ、共通ソース領域７と間隔をもって形成されている。

ドレイン領域５ａ，５ｂ、共通ソース領域７、コントロールゲート領域９ａ，９ｂが形成された領域を含む、フィールド酸化膜３に囲まれたＰ型半導体基板１の表面に例えば８０〜１１０Å、ここでは１００Åのシリコン酸化膜１１（（Ａ）での図示は省略）が形成されている。コントロールゲート領域９ａ，９ｂ表面の一部の領域にはシリコン酸化膜１１よりも薄い膜厚、例えば９０〜１００Å、ここでは９０Åの膜厚をもつトンネル酸化膜が形成されている。コントロールゲート領域９ａにはトンネル酸化膜１３ａが形成され、コントロールゲート領域９ｂにはトンネル酸化膜１３ｂが形成されている。

シリコン酸化膜１１上及びトンネル酸化膜１３ａ，１３ｂ上に膜厚が例えば２５００〜４５００Å、ここでは３５００Åのポリシリコン膜からなるフローティングゲート１５ａ，１５ｂが形成されている。フローティングゲート１５ａはコントロールゲート領域９ａ上に形成されている。フローティングゲート１５ａの一部は、ドレイン領域５ａと共通ソース領域７の間のチャンネル領域１ａ上を介して、コントロールゲート領域９ｂ上のトンネル酸化膜１３ｂ上に延伸して形成されており、その部分はプログラムゲートとして働く。フローティングゲート１５ｂはコントロールゲート領域９ｂ上に形成されている。フローティングゲート１５ｂの一部は、ドレイン領域５ｂと共通ソース領域７の間のチャンネル領域１ｂ上を介して、コントロールゲート領域９ａ上のトンネル酸化膜１３ａ上に延伸して形成されており、その部分はプログラムゲートとして働く。

チャンネル領域１ａ、ドレイン領域５ａ、共通ソース領域７、チャンネル領域１ａ上のシリコン酸化膜１１及びそのチャンネル領域１ａ上のフローティングゲート１５ａはＮチャンネル型のセンストランジスタ１７ａを構成する。チャンネル領域１ｂ、ドレイン領域５ｂ、共通ソース領域７、チャンネル領域１ｂ上のシリコン酸化膜１１及びそのチャンネル領域１ｂ上のフローティングゲート１５ｂはＮチャンネル型のセンストランジスタ１７ｂを構成する。

ドレイン領域５ａ上にはコンタクト１９ａが形成され、ドレイン領域５ｂ上にはコンタクト１９ｂが形成され、共通ソース領域７上にはコンタクト２１が形成され、コントロールゲート領域９ａ上にはコンタクト２３ａが形成され、コントロールゲート領域９ｂ上にはコンタクト２３ｂが形成されている。

図２は、図１に示した不揮発性メモリセルを備えた切替え回路とその切替え回路の動作を制御するための書込み制御回路を備えた一実施例を示す回路図である。図１及び図２を参照してこの実施例を説明する。

切替え回路２４において、不揮発性メモリ素子２５のコントロールゲート領域９ａ，９ｂはコンタクト２３ａ，２３ｂを介して書込み制御回路２７に電気的に接続されている。書込み制御回路２７には、不揮発性メモリセル２５のフローティングゲート１５ａ，１５ｂの書込み及び消去時にコントロールゲート領域９ａ又は９ｂに印加するための高電圧電源ＶＰＰと、接地電位ＧＮＤに接続されている。

センストランジスタ１７ａ，１７ｂの共通ソース領域７はコンタクト２１を介して接地電位ＧＮＤに接続されている。センストランジスタ１７ａのドレイン領域５ａは接続点２９を介してＰチャンネル型の読出し用トランジスタ３１のドレインに接続されている。センストランジスタ１７ｂのドレイン領域５ｂは接続点３３を介してＰチャンネル型の読出し用トランジスタ３５のドレインに接続されている。

読出し用トランジスタ３１，３５のソースは読出し用電源ＶＣＣに接続されている。読出し用トランジスタ３１のゲートは接続点３３に接続されている。読出し用トランジスタ３５のゲートは接続点２９に接続されている。
接続点３３はインバータ３７にも接続されている。インバータ３７の出力（ＯＵＴ）が切替え回路の出力である。
読出し用トランジスタ３１，３５及びインバータ３７は、不揮発性メモリセル２５の記憶状態に応じて出力信号を出力する出力回路を構成する。
切替え回路２５において、インバータ３７の出力が論理値１のときをオン状態、論理値０のときをオフ状態とする。

切替え回路２４をオン状態（出力の論理値が１）にする場合、書込み制御回路２７により、例えばコントロールゲート領域９ａに１１Ｖの高電圧、コントロールゲート領域９ｂに０Ｖを印加する。

コントロールゲート領域９ａ上のトンネル酸化膜１３ａでは、トンネル現象によりコントロールゲート領域９ａ上のフローティングゲート１５ｂからコントロールゲート領域９ａへ電子の引抜きが起こり、フローティングゲート１５ｂ全体が正に帯電する。これにより、センストランジスタ１７ｂはしきい値電圧が負の値のデプリージョントランジスタになる（書込み状態）。

一方、コントロールゲート領域９ｂ上のトンネル酸化膜１３ｂでは、トンネル現象によりコントロールゲート領域９ｂからコントロールゲート領域９ｂ上のフローティングゲート１５ａへ電子の注入が起こり、フローティングゲート１５ａ全体が負に帯電する。これにより、センストランジスタ１７ａは高いしきい値電圧をもつエンハンスメントトランジスタになる（消去状態）。

センストランジスタ１７ａを消去状態にし、センストランジスタ１７ｂを書込み状態にした状態で、書込み制御回路２７によりコントロールゲート領域９ａ及び９ｂに例えば２Ｖの一定電圧にする。このとき、センストランジスタ１７ａは高いしきい値電圧をもっているのでオフ状態になり、センストランジスタ１７ｂはしきい値電圧が負の値をもっているのでオン状態になる。

センストランジスタ１７ｂのオン状態によって接続点３３の電圧が０Ｖの電位レベルすなわち論理値０になる。これにより、読出し用トランジスタ３１はオン状態になって接続点２９の電圧がＶＣＣになり、読出し用トランジスタ３５はオフ状態になる。接続点３３の論理値０はインバータ３７により反転され論理値１にされて出力される。

切替え回路２４をオフ状態（出力の論理値が０）にする場合、オン状態にする場合とは逆に、書込み制御回路２７により、例えばコントロールゲート領域９ａに０Ｖ、コントロールゲート領域９ｂに１１Ｖの高電圧を印加する。これにより、オン状態にする場合とは逆に、トンネル酸化膜１３ａを介してコントロールゲート領域９ａからフローティングゲート１５ｂへ電子の注入が起こり、フローティングゲート１５ｂが負に帯電してセンストランジスタ１７ｂはエンハンスメントトランジスタになり（消去状態）、トンネル酸化膜１３ｂを介してフローティングゲート１５ａからコントロールゲート領域９ｂへ電子の引抜きが起こり、フローティングゲート１５ａが正に帯電してセンストランジスタ１７ａはデプリージョントランジスタになる（書込み状態）。

センストランジスタ１７ａを書込み状態にし、センストランジスタ１７ｂを消去状態にした状態で、書込み制御回路２７によりコントロールゲート領域９ａ及び９ｂに例えば２Ｖの一定電圧にする。このとき、センストランジスタ１７ａはしきい値電圧が負の値をもっているのでオン状態になり、センストランジスタ１７ｂは高いしきい値電圧をもっているのでオフ状態になる。

センストランジスタ１７ａのオン状態によって接続点２９の電圧が０Ｖになる。これにより、読出し用トランジスタ３５はオン状態になって接続点３３の電圧がＶＣＣの電位レベルすなわち論理値１になり、読出し用トランジスタ３１はオフ状態になる。接続点３３の論理値１はインバータ３７により反転され論理値０にされて出力される。

このように、不揮発性メモリセル２４では、ソース領域とドレイン領域の間に高電圧を印加しなくても書き替えることができる。
さらに、従来の不揮発性メモリセルのようにはセレクトトランジスタを設けなくてもよいので、コントロールゲート領域９ａ，９ｂに所定の電圧を直接印加することができ、セレクトトランジスタに起因する消去効率の低下をなくすことができる。

さらに、この実施例では、ドレイン領域５ａ，５ｂ及び共通ソース領域７に高電圧を印加する必要はないので、ドレイン領域５ａ，５ｂ及び共通ソース領域７は二重拡散構造等の高耐圧向けにはされておらず、チャンネル領域１ａ，１ｂのチャンネル長は例えば１.０μｍであり、センストランジスタ１７ａ，１７ｂは低耐圧トランジスタにより構成されている。これにより、センストランジスタ１７ａ，１７ｂのオン電流（セル電流）を大きくとることができる。

図３は半導体装置の他の実施例の不揮発性メモリセル部分を示す平面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
図１に示した不揮発性メモリセルと異なる点は、センストランジスタ１７ａにはドレイン領域５ａ及びソース領域７ａが設けられており、センストランジスタ１７ｂにはドレイン領域５ｂ及びソース領域７ｂが設けられている点である。ドレイン領域５ａ及びソース領域７ａの組とドレイン領域５ｂ及びソース領域７ｂの組はＰ型半導体基板上に同じ方向に形成されている。

ドレイン領域５ａはコンタクト１９ａを介して配線層３９ａに電気的に接続されており、ドレイン領域５ｂはコンタクト１９ｂを介して配線層３９ｂに電気的に接続されている。ソース領域７ａはコンタクト２１ａを介して、ソース領域７ｂはコンタクト２１ｂを介して、共通配線層４１に電気的に接続されている。

この実施例では、ソース領域及びドレイン領域がセンストランジスタ１７ａ，１７ｂごとに設けられており、ドレイン領域５ａ及びソース領域７ａの組とドレイン領域５ｂ及びソース領域７ｂの組はＰ型半導体基板上に同じ方向に形成されているので、センストランジスタ１７ａ，１７ｂにおいて製造プロセス上のバラツキの影響を受けにくくすることができ、ペア性を向上させることができる。

図４は半導体装置のさらに他の実施例の不揮発性メモリセル部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。

Ｐ型半導体基板１の表面にフィールド酸化膜３が形成され、フィールド酸化膜３に囲まれたＰ型半導体基板１の領域に、チャンネル領域１ａ，１ｂ、ドレイン領域５ａ，５ｂ、共通ソース領域７、コントロールゲート領域９ａ，９ｂが形成されている。フィールド酸化膜３に囲まれたＰ型半導体基板１の表面にシリコン酸化膜１１及びトンネル酸化膜１３ａ，１３ｂが形成されている。シリコン酸化膜１１上及びトンネル酸化膜１３ａ，１３ｂ上にフローティングゲート１５ａ，１５ｂが形成され、センストランジスタ１７ａ，１７ｂが形成されている。

フィールド酸化膜３上、シリコン酸化膜１１上及びフローティングゲート１５ａ，１５ｂ上に絶縁膜４３が形成されている。絶縁膜４３は例えば下層側から順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる積層膜であり、下層のシリコン酸化膜の膜厚は１００Å、シリコン窒化膜の膜厚は１００Å、上層のシリコン酸化膜の膜厚は３０Åである。

絶縁膜４３上に例えば膜厚が１５００〜４０００Å、ここでは３５００Åのポリシリコン膜からなる導電体４５ａ，４５ｂが形成されている。導電体４５ａはコントロールゲート領域９ａ上にあるフローティングゲート１５ａを覆って形成されており、コンタクト４７ａを介してコントロールゲート領域９ａに電気的に接続されている。導電体４５ｂはコントロールゲート領域９ｂ上にあるフローティングゲート１５ｂを覆って形成されており、コンタクト４７ｂを介してコントロールゲート領域９ｂに電気的に接続されている。ここでは導電体としてポリシリコン膜を用いているが、本発明はこれに限定されるものではなく、金属材料からなる導電体を形成してもよい。

シリコン酸化膜１１及び絶縁膜４３には、ドレイン領域５ａ上にコンタクト１９ａが形成され、ドレイン領域５ｂ上にコンタクト１９ｂが形成され、共通ソース領域７上にコンタクト２１が形成され、コントロールゲート領域９ａ上にコンタクト２３ａが形成され、コントロールゲート領域９ｂ上にコンタクト２３ｂが形成されている。

この実施例では、フローティングゲート１５ａ，１５ｂ上に絶縁膜４３を介して形成され、コンタクト４７ａ，４７ｂを介してコントロールゲート領域９ａ，９ｂと電気的に接続されている導電体４５ａ，４５ｂを備えているので、導電体４５ａを含むコントロールゲート領域９ａとフローティングゲート１５ａ、及び導電体４５ｂを含むコントロールゲート領域９ｂとフローティングゲート１５ｂのカップリング比をそれぞれ大きくすることができ、書込み及び消去の特性を向上させることができる。

図５は、図２に示した切替え回路と定電圧発生回路を備えた一実施例を示す回路図である。
直流電源５１からの電源を安定して供給すべく、定電圧発生回路４９が設けられている。定電圧発生回路４９は、直流電源５１が接続される入力端子（Ｖbat）５３、基準電圧発生回路（Ｖref）５５、演算増幅器５７、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）５９、分割抵抗６１，６３及び出力端子（Ｖout）６５を備えている。

分割抵抗６３はＲ０により構成される。分割抵抗６１は、直列に接続された複数の抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉを備えている。抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉに対応してトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉが並列に接続されている。
トランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉに対応して、トランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオンとオフを切り替えるための複数の切替え回路２４が設けられている。複数の切替え回路２４の出力は対応するトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのゲートに接続されている。

定電圧発生回路４９の演算増幅器５７では、出力端子がＰＭＯＳ５９のゲート電極に接続され、反転入力端子に基準電圧発生回路５５から基準電圧Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを抵抗６１と６３で分割した電圧が印加され、抵抗６１，６３の分割電圧が基準電圧Ｖrefに等しくなるように制御される。

図６は、図２に示した切替え回路と電圧検出回路を備えた一実施例を示す回路図である。
電圧検出回路７３において、測定すべき端子の電圧（入力電圧Ｖsens）が入力される入力端子６７と接地電位の間に、分割抵抗６１，６３及び発振防止用抵抗素子ＲＨが直列に接続されている。分割抵抗６１，６３の構成は図５と同じである。抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉに対応してトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉが並列に接続され、トランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉに対応して複数の切替え回路２４が設けられている。発振防止用抵抗素子ＲＨに並列にＮチャンネル型の発振防止用トランジスタＳＷＨが接続されている。発振防止用トランジスタＳＷＨのゲートは演算増幅器５７の出力に接続されている。

演算増幅器５７の反転入力端子は分割抵抗６１と６３の間の接続点に接続されている。演算増幅器５７の非反転入力端子に基準電圧発生回路５５が接続され、基準電圧Ｖrefが印加される。演算増幅器５７の出力はインバータ６９及び出力端子（ＤＴout）７１を介して外部に出力される。

電圧検出回路７３において、高電圧検出状態では発振防止用抵抗素子ＲＨはオフ状態であり、入力端子６７から入力される測定すべき端子の電圧が高く、分割抵抗６１と分割抵抗６３及び発振防止用抵抗素子ＲＨにより分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器５７の出力が論理値０を維持し、その出力はインバータ６９により反転され論理値１にされて出力端子７１から出力される。このとき演算増幅器５７の反転入力端子に入力される分割電圧は、
{(Ｒ０)＋(ＲＨ)}／{(Ｒ１)＋(Ｒ２)…＋(Ｒｉ−１)＋(Ｒｉ)＋(Ｒ０)＋(ＲＨ)}×(Ｖsens)
である。

測定すべき端子の電圧が降下してきて分割抵抗６１と分割抵抗６３及び発振防止用抵抗素子ＲＨ６３により分割された電圧が基準電圧Ｖref以下になると演算増幅器５７の出力が論理値１になり、その出力はインバータ６９により反転され論理値０にされて出力端子７１から出力される。

演算増幅器５７の出力が論理値１になると、発振防止用トランジスタＳＷＨがオン状態になり、分割抵抗６３が発振防止用トランジスタＳＷＨを介して接地電位に接続され、分割抵抗６１と６３の間の電圧が低下する。これにより、演算増幅器５７の出力は論理値１を維持し、電圧検出回路７３は低電圧検出状態になる。このように、発振防止用抵抗素子ＲＨ及び発振防止用トランジスタＳＷＨは入力電圧Ｖsensが低下してきたときに電圧検出回路７３の出力の発振を防止する。

電圧検出回路７３の低電圧検出状態における演算増幅器５７の反転入力端子に入力される分割電圧は、
(Ｒ０)／{(Ｒ１)＋(Ｒ２)…＋(Ｒｉ−１)＋(Ｒｉ)＋(Ｒ０)}×(Ｖsens)
である。電圧検出回路７３を高電圧検出状態するための解除電圧は、低電圧検出状態における演算増幅器５７の反転入力端子に入力される分割電圧が基準電圧Ｖrefよりも大きくなる入力電圧Ｖsensである。

図５及び図６に示した実施例では、切替え回路２４の制御により、トランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオンとオフを選択して、分割抵抗６１の抵抗値を調整することができる。これにより、定電圧発生回路５３の出力電圧及び電圧検出回路７３の出力電圧について設定電圧を調整することができる。

従来の定電圧発生回路及び電圧検出回路では、トランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ及び切り替え回路２４に代えて、抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉごとにポリシリコン又は金属材料からなるヒューズが並列に接続され、ヒューズを切断することにより分割抵抗の抵抗値を調整していた。

図５及び図６に示した実施例では、切替え回路２４の制御により、ヒューズでは困難であった一度オフ状態にしたスイッチ（トランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ）を再度オン状態にすることができるので、定電圧発生回路５３の出力電圧及び電圧検出回路７３の出力電圧について設定電圧の変更を自由に行なうことができる。

さらに、不揮発性メモリセルへの書込みにより切替え回路２４のオン状態又はオフ状態を切り替えることができるので、半導体装置をパッケージに収容した後でも、定電圧発生回路５３の出力電圧及び電圧検出回路７３の出力電圧について設定電圧の調整及び変更を行なうことができる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

半導体装置の実施例の不揮発性メモリセル部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。 図１に示した不揮発性メモリセルを備えた切替え回路とその切替え回路の動作を制御するための書込み制御回路を備えた一実施例を示す回路図である。 半導体装置の他の実施例の不揮発性メモリセル部分を示す平面図である。 半導体装置のさらに他の実施例の不揮発性メモリセル部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ位置での断面図である。 図２に示した切替え回路と定電圧発生回路を備えた一実施例を示す回路図である。 図２に示した切替え回路と電圧検出回路を備えた一実施例を示す回路図である。 従来例の不揮発性メモリセルを示す平面図である。

符号の説明

１ Ｐ型半導体基板
３ フィールド酸化膜
５ａ，５ｂ ドレイン領域
７ 共通ソース領域
９ａ，９ｂ コントロールゲート領域
１１ シリコン酸化膜
１３ａ，１３ｂ トンネル酸化膜
１５ａ，１５ｂ フローティングゲート
１７ａ，１７ｂ センストランジスタ
１９ａ，１９ｂ，２１ コンタクト

Claims (6)

1. 第１導電型の半導体基板上に互いに分離して形成された第２導電型のコントロールゲート領域、ソース領域及びドレイン領域と、前記ソース領域とドレイン領域の間のチャンネル領域とはゲート酸化膜を介し、前記半導体基板及び前記コントロールゲート領域とは絶縁膜を介して前記チャンネル領域上から前記コントロールゲート領域上に延伸して形成されたフローティングゲートを備えたセンストランジスタを２個もち、両センストランジスタの前記フローティングゲートの一部は互いに他方のセンストランジスタの前記コントロールゲート領域上に延伸して前記コントロールゲート領域とは酸化膜を介して重なり合い、この酸化膜の少なくとも一部はトンネル酸化膜を構成する不揮発性メモリセルを備えた半導体装置において、
   前記２個のセンストランジスタの前記ソース領域、ドレイン領域及びコントロールゲート領域は素子分離のためのフィールド酸化膜で囲まれた1つの半導体基板領域内に形成されており、かつ
   前記２個のセンストランジスタの前記ソース領域及び前記ドレイン領域は２つの前記コントロールゲート領域の間に配置されていることを特徴とする半導体装置。
2. 前記ソース領域及び前記ドレイン領域は前記センストランジスタごとに設けられており、２組の前記ソース領域及び前記ドレイン領域は前記ソース領域に対する前記ドレイン領域の配置方向が同じになっている請求項１に記載の半導体装置。
3. 前記ソース領域は２つの前記センストランジスタに共通の１つの拡散領域からなる共通ソース領域となっており、一方の前記センストランジスタのドレイン領域、該共通ソース領域、及び他方の前記センストランジスタのドレイン領域の順に一列に配列されている請求項１に記載の半導体装置。
4. 前記不揮発性メモリセルの記憶状態に応じて出力信号を出力する出力回路からなる切替え回路をさらに備えている請求項１から３のいずれか一項に記載の半導体装置。
5. 入力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路を備えた電圧検出回路を備えた半導体装置において、
   前記分割抵抗は、複数の抵抗値調整用抵抗素子が直列に接続され、前記抵抗値調整用抵抗素子に対応してトランジスタが並列に接続されており、前記トランジスタごとに前記トランジスタのオンとオフを切り替えるための請求項４に記載の切替え回路を備えていることを特徴とする半導体装置。
6. 出力電圧を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路を備えた定電圧発生回路を備えた半導体装置において、
   前記分割抵抗は、複数の抵抗値調整用抵抗素子が直列に接続され、前記抵抗値調整用抵抗素子に対応してトランジスタが並列に接続されており、前記トランジスタごとに前記トランジスタのオンとオフを切り替えるための請求項４に記載の切替え回路を備えていることを特徴とする半導体装置。

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