TWI587487B - 非揮發性記憶體電路 - Google Patents

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Description

非揮發性記憶體電路
本發明係關於可電性地進行寫入、讀出之非揮發性記憶體電路。
所知的有具有不藉由熔絲而係藉由記憶體可修整電阻值之分洩電阻電路的半導體積體電路。以往，分洩電阻器之調整係使用利用雷射光等機械性地切斷與分洩電阻器並列而形成之熔絲的手法。因此，分洩電阻器之修整可以僅在組裝於封裝體之前進行。另外，當分洩電阻器之修整使用記憶體之時，即使在組裝後也可電性修整，就以代表性之效果而言，可舉出下記所示之兩點。
(1)因可在被封裝之狀態下進行分洩電阻器之修整，直接地出貨，故可對應於客戶所要求的短交期。
(2)因可以在也包含封裝體組裝時之應力所導致之電特性變動使封裝體引起之移位之狀態下進行修整，故可高精度度。
通常，若分洩電阻器之修整進行一次修整時，因之後 不需要重寫藉由被儲存之電荷所示的資訊，故就以修整用之記憶體而言，可以使用採用紫外線消去型非揮發性EPROM(Erasable Programmable Read Only Memory)的OTP(One Time Programmable)記憶體。
就以以往之紫外線消去型非揮發性EPROM而言，所知的有使用熱載體而進行作為資訊的電荷之寫入的非揮發性EPROM。以圖4為例說明使用熱載體而進行資訊之寫入的以往之非揮發性EPROM之構造。
沿著選擇性地形成元件分離區域17之P型半導體基板15之一主面，形成有P型井16。在上述P型井16內，藉由使高濃度之N型之雜質擴散，形成源極區域18及汲極區域19。在形成有上述源極區域18及上述汲極區域19的半導體基板上，隔著閘極氧化膜20，形成有浮動閘21。在上述浮動閘21上，隔著上述第二絕緣膜22形成控制閘極23，構成以往之非揮發性EPROM。在此，電極配線之後(金屬配線或保護膜)之構造，因與一般的半導體裝置相同，故省略詳細說明。
接著，針對以往之非揮發性EPROM之動作方法予以說明。
於寫入資料之時，藉由對源極-汲極間和控制閘極施加電壓，使產生熱載體，為熱載體之熱電子被注入至浮動閘，依此使得臨界電壓變動。將該臨界電壓之變動前後之狀態對應於數位資訊之“0”或者“1”。
於讀出資料之時，在源極-汲極間施加電位，藉由監 視對應於依有無寫入而有不同之臨界值的電流之大小，進行“0”或“1”之判定。
但是，於以往之非揮發性EPROM之時，由於在該資料之讀出時，在源極-汲極間被施加電位，電流流通，故電子在源極-汲極間移動，其電子的僅有一部分成為熱載體，藉由被注入至浮動閘，臨界值則變動。因此，當重複進行讀出動作時，資料被重寫的錯誤寫入則成為問題。因此，以往之非揮發性EPROM要求降低由於錯誤寫入所導致之臨界值變動。
在專利文獻1中，為了降低錯誤寫入所導致之臨界值變動，採用下述手法。第5圖為表示專利文獻1所記載之發明的概略圖。在專利文獻1中，具有持有不同臨界電壓之非揮發性記憶體(圖5之PM1及PM2)，和持有與上述兩個非揮發性記憶體之各浮動閘相同之電壓以當作閘極電壓，採用依被儲存於非揮發性記憶體之電荷量而定之狀態的讀出用之兩個電晶體(圖5之DM1及DM2)。藉由上述兩個讀出用之電晶體，於讀出時，可以使電流不會流至非揮發性記憶體，並防止由於錯誤寫入所導致之臨界值變動。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2001-257324號公報
但是，在專利文獻1所記載之手法中，雖然可以防止由於錯誤寫入所導致之臨界值變動，但是由於一個記憶體單元除了臨界值不同的兩個非揮發性半導體記憶體中之外，也需要兩個讀出用電晶體，故記憶體單元之面積變大，在成本上較不利。
於是，本發明之目的在於提供不會犧牲寫入特性，可防止錯誤寫入之半導體非揮發性記憶體電路。
在本發明中，為了達成上述目的，使用下述手段。
使用單側矽局部氧化偏置(LOCOS offset)構造之非揮發性記憶體電晶體以作為非揮發性記憶體元件，藉由控制與非揮發性記憶體元件並聯連接之2組開關電晶體，於寫入時，使非矽局部氧化偏置側成為汲極，於讀出時，使矽局部氧化偏置側成為汲極。於穩定狀態(電源被接通，但無寫入或讀出之狀態)時，使在非揮發性記憶體元件之源極-汲極間不施加電位。
藉由上述手法，於寫入時，因汲極側為非矽局部氧化偏置構造，故容易注入在汲極端附近產生之熱載體，取得與並非之非矽局部氧化偏置構造的記憶電晶體相同之寫入特性，並且於讀出時，因汲極成為矽局部氧化偏置構造，汲極端附近之電場被緩和，難以產生造成臨界值變動之原因的熱載體，故可縮小由於錯誤寫入所導致之臨界值變 動。再者，在保持狀態下，因在非揮發性記憶體單元之源極-汲極間不會施加電位，故可以提供可防止錯誤寫入，並能夠一面維持寫入效率，一面防止錯誤寫入之非揮發性記憶體電路。
若藉由本發明，使用單側矽局部氧化偏置構造之非揮發性記憶體電晶體以作為非揮發性記憶體元件，藉由控制與上述非揮發性記憶體元件並聯連接之2組開關電晶體，於寫入時，使非矽局部氧化偏置側成為汲極維持與以往之非矽局部氧化偏置型非揮發性記憶體元件同等的寫入特性，於讀出時，使矽局部氧化偏置側成為汲極，於穩定狀態(電源被接通，但無寫入或讀出之狀態)時，使在非揮發性記憶體元件之源極-汲極間不施加電位，依此可以提供可防止錯誤寫入，並能一面維持寫入效率，一面防止錯誤寫入之非揮性記憶體電路。
1‧‧‧P型半導體基板
2‧‧‧N型井
3‧‧‧元件分離區域
4‧‧‧第一低濃度區域
5‧‧‧第二低濃度區域
6‧‧‧第一源極兼汲極區域
7‧‧‧第二源極兼汲極區域
8‧‧‧閘極氧化膜
9‧‧‧浮動閘
10‧‧‧電容耦合用氧化膜
11‧‧‧控制閘極
12‧‧‧P通道型非揮發性記憶體
13、14‧‧‧開關電路
V1‧‧‧第一源極兼汲極區域6之電位
V2‧‧‧第二源極兼汲極區域7之電位
SW1‧‧‧開關電路13之輸入電位
SW2‧‧‧開關電路14之輸入電位
圖1表示在本發明之實施型態中所使用之非揮發性記憶體之構造的剖面圖。
圖2為表示為本發明之實施型態之非揮發性記憶體電路之概要的概略圖。
圖3為表示SW1、SW2、V1、V2之各電位之關係的概略圖。
圖4為表示以往之N通道型非揮發性記憶體之構造的剖面圖。
圖5為表示專利文獻1所記載之發明之概略的概略圖。
圖6表示在本發明之其他實施型態中所使用之非揮發性記憶體之構造的剖面圖。
以下，針對本發明之實施型態予以詳細說明。
圖1為表示本發明之非揮性記憶體元件之構造的剖面圖。沿著選擇性地形成與在元件分離區域中所使用相同的矽局部氧化膜(LOCOS oxide film)3之P型半導體基板1之一主面，形成N型井2。在形成有N型井2之半導體基板1之表面的一部分，隔著閘極氧化膜8及矽局部氧化膜3設置有浮動閘9。閘極氧化膜8之端部與矽局部氧化膜3之一端接觸，浮動閘9之一端隔著閘極氧化膜8而位於半導體基板1上，浮動閘9之另一端隔著矽局部氧化膜3而位於半導體基板1上。
在浮動閘9之一端之半導體基板1表面形成P型雜質擴散的第一低濃度區域4，並且以在與第一低濃度區域4之浮動閘9相反之側接觸之方式，形成有P型雜質高濃度擴散的第一源極兼汲極區域6，成為偏置構造。第一源極兼汲極區域6係位於其最近的浮動閘9之下的閘極氧化膜具有一樣的厚度，為膜厚不包含由厚的矽局部氧化膜所構 成之部分的偏置構造，成為非矽局部氧化偏置構造。
另外，在位於浮動閘9之另一端之下方的矽局部氧化膜3之下面，配置有使P型雜質擴散之第二低濃度區域5，與第二低濃度區域5及矽局部氧化膜3之另一端接觸而形成P型雜質高濃度擴散的第二源極兼汲極區域7，同樣成為偏置構造。但是，因位於浮動閘9之下方的閘極氧化膜之一部分係由矽局部氧化膜3所構成，故第二源極兼汲極區域7成為矽局部氧化偏置構造。在位於矽局部氧化膜3之上方的浮動閘9之一部分上，設置有電容耦合用氧化膜10，隔著電容耦合用氧化膜10而設置有電容性耦合的控制閘極11。
在形成有第一源極兼汲極區域6及第二源極兼汲極區域7之基板表面，和控制閘極11上，經接點形成有用以施加期待電位的電極配線，構成在本實施型態中所使用之P通道型非揮發性記憶體。在此，接點之後的金屬配線或保護膜之構造，因與一般的半導體裝置相同，故省略詳細說明。
在本實施型態中使用的非揮發性記憶體之最大特徵為單側矽局部氧化偏置構造。在本實施型態中，雖然以被形成在P型基板上之N井區域的P通道型非揮發性記憶體為例而予以說明，但是即使為N通道型非揮發性記憶體亦可取得相同效果。再者，在本實施型態中，雖然將非矽局部氧化偏置側設為藉由遮罩所設定之偏置構造，但是即使為傳統構造、LDD構造或是DDD構造亦可取得相同效 果。
接著，使用圖2，針對本實施型態之非揮發性記憶體電路，以使用P通道型非揮發性記憶體之時為例予以說明。將第一源極兼汲極區域6之電位設為V1，將第二源極兼汲極區域7之電位設為V2，將控制閘極11之電位設為Vcg。在本實施型態之非揮發性記憶體電路中，開關電路13與P通道型非揮發性記憶體元件12之第一源極兼汲極區域6並聯連接，再者，開關電路14與第二源極兼汲極區域7並聯連接。將開關電路13之輸入電位設為SW1，開關電路14之輸入電位設為SW2。在該例中，開關電路13及開關電路14皆為被連接於Vdd-Vss間之反相器，將SW1、SW2分別當作輸入電位。
首先，針對寫入時之動作予以說明。藉由於寫入時將上述開關電路13之輸入電位SW1控制成『High』，將上述開關電路14之輸入電位SW2控制成『Low』，非矽局部氧化偏置構造側之第一源極兼汲極區域6成為V1=Vss，發揮汲極之作用，矽局部氧化偏置構造側之第二源極兼汲極區域7成為V2=Vdd，發揮源極之作用。依此於寫入時，因非矽局部氧化偏置側之第一源極兼汲極區域6成為汲極，故適當供給控制閘極11之電位Vcg，依此在汲極端附近產生之熱載體被注入，被寫入。在本實施型態之P通道型非揮發性記憶體中，可在電源電壓Vdd和Vss之間設定控制閘11之電位Vcg。
接著，藉由於讀出時將上述開關電路13之輸入電位 SW1控制成『Low』，將上述開關電路14之輸入電位SW2控制成『High』，矽局部氧化偏置構造側之第二源極兼汲極區域7成為V2=Vss，發揮汲極之作用，非矽局部氧化偏置構造側之第一源極兼汲極區域6成為V1=Vdd，發揮源極之作用。依此，於讀出時，因矽局部氧化偏置構造側之第二源極兼汲極區域7成為汲極，故汲極端附近之電場被緩和，難以產生造成臨界變動之原因的熱載體，故可以縮小由於錯誤寫入所導致的臨界值變動。
接著，在保持狀態(電路之電源被接通，也不進行寫入或讀出之狀態)，藉由將開關電路13之輸入電位SW1控制成『High』，將開關電路14之輸入電位SW2控制成『High』，非矽局部氧化偏置構造側之第一源極兼汲極區域6成為V1=Vss，矽局部氧化偏置構造側之第二源極兼汲極區域7成為V2=Vss。因被施加於P通道型非揮發性記憶體12之第一源極兼汲極區域6及第二源極兼汲極區域7之電壓相等，故成為源極．汲極間之電壓Vds=0V，不會流通通道電流，不會引起寫入，可防止錯誤寫入。
圖3表示在上述所說明之寫入、讀出、保持狀態下之SW1、SW2、V1及V2之電位關係。
本實施型態之最大特徵係藉由使用矽局部氧化偏置構造之非揮發性記憶體元件，和藉由控制與非揮發性記憶體元件之源極．汲極並聯連接之開關電路，調整於寫入時、讀出時、保持狀態下的源極及汲極之電位
圖6為本發明之非揮性記憶體元件之構造，表示其他 實施型態之剖面圖。與圖1所示之實施型態不同的係在第一源極兼汲極區域6和浮動閘9之間無第一低濃度區域4，P型之高濃度區域的第一源極兼汲極區域6擴展至浮動閘9之正下方，成為所謂的傳統構造。藉由形成如此之構造，於記憶體之寫入時成為汲極的係高濃度區域之第一源極兼汲極區域6，能夠有效果地產生熱載體。
在本實施型態中，雖然以使用P通道型非揮發性記憶體之時為例而予以說明，但是即使在使用N通道型非揮發性記憶體之時，藉由使寫入時和讀出時之電位成為圖3所示之關係，可取得相同之效果。
藉由以上所說明之本實施型態可以取得下述般之效果。
若藉由本發明，使用單側矽局部氧化偏置構造之非揮發性記憶體電晶體以作為非揮發性記憶體元件，藉由控制與上述非揮發性記憶體元件並聯連接之2組開關電路，於寫入時，使非矽局部氧化偏置側成為汲極，於讀出時，使矽局部氧化偏置側成為汲極。於穩定狀態(電源被接通，但無寫入或讀出之狀態)時，使在非揮發性記憶體元件之源極-汲極間不施加電位。
藉由上述手法，於寫入時，因汲極側為非矽局部氧化偏置構造，故容易注入在汲極端附近產生之熱載體，取得與並非以往之矽局部氧化偏置構造的記憶電晶體相同之寫入特性，並且於讀出時，因汲極成為矽局部氧化偏置構造，汲極端附近之電場被緩和，難以產生造成臨界值變動 之原因的熱載體，故可縮小由於錯誤寫入所導致之臨界值變動。再者，在保持狀態下，因在非揮發性記憶體單元之源極-汲極間不會施加電位，故可以提供可防止錯誤寫入，並能夠一面維持寫入效率，一面防止錯誤寫入之非揮發性記憶體電路。
12‧‧‧P通道型非揮發性記憶體
13、14‧‧‧開關電路
V1‧‧‧第一源極兼汲極區域6之電位
V2‧‧‧第二源極兼汲極區域7之電位
SW1‧‧‧開關電路13之輸入電位
SW2‧‧‧開關電路14之輸入電位

Claims (6)

  1. 一種非揮發性記憶體電路，包含：非揮發性記憶體，具有單側矽局部氧化偏置(LOCOS offset)構造，該非揮發性記憶體包括：第一源極兼汲極區域，具有非矽局部氧化偏置構造，其不同於矽局部氧化偏置構造；和第二源極兼汲極區域，具有矽局部氧化偏置構造；複數開關電路，分別連接至該第一源極兼汲極區域和該第二源極兼汲極區域；浮動閘，該第一源極兼汲極區域和該第二源極兼汲極區域被配置橫越該浮動閘；電容耦合用氧化膜，被形成在該浮動閘的一部分上；控制閘極，經由介於中間的該電容耦合用氧化膜而電容性耦合於該浮動閘的該部分；和低濃度摻雜區域，被設置在該第一源極兼汲極區域的側面和該浮動閘的末端之間，且接觸該第一源極兼汲極區域的側面和該浮動閘的末端。
  2. 如申請專利範圍第1項所記載之非揮發性記憶體電路，其中上述複數開關電路包括反相器。
  3. 如申請專利範圍第1項所記載之非揮發性記憶體電路，其中該複數開關電路被建構用於切換被施加至該第一源極 兼汲極區域和該第二源極兼汲極區域的電壓；其中在寫入模式中，該第一源極兼汲極區域當作汲極；其中在讀出模式中，該第二源極兼汲極區域當作該汲極；和其中該複數開關電路被控制，以致於當電源被導通但不執行寫入和讀出時，相等的電壓被施加至該第一源極兼汲極區域和該第二源極兼汲極區域。
  4. 一種非揮發性記憶體電路，包含：非揮發性記憶體，包括具有非矽局部氧化偏置構造的第一源極兼汲極區域和具有矽局部氧化偏置構造的第二源極兼汲極區域；一對開關電路，分別並聯地連接至該非揮發性記憶體的該第一源極兼汲極區域和該第二源極兼汲極區域；浮動閘，該第一源極兼汲極區域和該第二源極兼汲極區域被配置橫越該浮動閘；電容耦合用氧化膜，被形成在該浮動閘的一部分上；控制閘極，經由介於中間的該電容耦合用氧化膜而電容性耦合於該浮動閘的該部分；和低濃度摻雜區域，被設置在該第一源極兼汲極區域的側面和該浮動閘的末端之間，且接觸該第一源極兼汲極區域的側面和該浮動閘的末端。
  5. 如申請專利範圍第4項所記載之非揮發性記憶體電路，其中上述一對開關電路包括反相器。
  6. 如申請專利範圍第4項所記載之非揮發性記憶體電 路，其中該對開關電路被建構用於切換被施加至該第一源極兼汲極區域和該第二源極兼汲極區域的電壓，以致於在寫入模式中，該第一源極兼汲極區域當作汲極，且該第二源極兼汲極區域當作源極；在讀出模式中，該第二源極兼汲極區域當作汲極，且該第一源極兼汲極區域當作源極；和在該非揮發性記憶體電路的電源被導通且不執行寫入或讀出的保持模式中，相等的電壓被施加至該第一源極兼汲極區域和該第二源極兼汲極區域。
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