JP5668905B2 - 不揮発性半導体メモリ - Google Patents
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また、FLOTOX型のEEPROMセルの他の例として、フローティングゲートを有する積層ゲート型トランジスタが知られており、一例が特許文献2に記載されている。
本発明は、このような事情によりなされたものであり、高温時でも優れたデータ保持特性が維持されるEEPROMセルを有する不揮発性半導体メモリを提供する。
図1は、実施例1に係る不揮発性半導体メモリが形成された半導体基板断面図、図2は、実施例1に係る半導体メモリが形成された半導体基板平面図(A−A′、B−B′線に沿う部分の断面図が図1に相当する)、図3は、実施例1に係る半導体メモリ回路図、図4は、図3の半導体メモリの端子にかかる電位を示す特性図である。半導体メモリは、センストランジスタ(Tr)と、第1及び第2のセレクトトランジスタ(Tr1、Tr2)と、データ蓄積キャパシタ(C)と、トンネル絶縁膜9を有するトンネルウィンドウ(TW)と、コントロールゲート端子(CG)と、セレクトゲート端子(SG)と、ドレイン端子(D)と、ソース端子(S)とを有するFLOTOX型のEEPROMセルからなる。
まず、1書き込みセルの動作を説明する。
フローティングゲート12への電子の注入は、コントロールゲート端子(CG)及びセレクトゲート端子(SG)に、例えば、15Vの高電圧を与え、ドレイン端子(D)を0Vとし、ソース端子(S)をオープン(OPEN)にする。なお、半導体基板10は、0電位に維持されている。この状態において、第1のセレクタトランジスタ(Tr1)がオンし、ドレイン端子(D)の0Vが第1のセレクトトランジスタ(Tr1)のソース、すなわち、トンネルウィンドウ(TW)の拡散領域部分(第2の不純物拡散領域2)に供給される。コントロールゲート端子(CG)が15Vであるため、フローティングゲート12も高い電位となり、トンネルウィンドウ(TW)のトンネル絶縁膜9には高電界がかかり、フローティングゲート12から拡散領域部分2へF−N電流(Fowler−Nordheim電流)が流れ、フローティングゲート12に電子が注入される。これにより、センストランジスタ(Tr)のしきい値電圧は、正の方向に大きくシフトする。
フローティングゲート12からの電子の放出は、コントロールゲート端子(CG)に0V、セレクトゲート端子(SG)及びドレイン端子(D)に15Vを印加する。ソース端子(S)は、オープン(OPEN)にし、基板電位は、0にする。この状態においては、第1のセレクトトランジスタ(Tr1)がオンとなり、ドレイン端子(D)に印加された15Vに相応する高電圧がトンネルウィンドウ(TW)の拡散領域部分2にかかり、コントロールゲート端子(CG)が0Vであるため、拡散領域部分2からフローティングゲート12へ向かう高電界が生ずる。これにより、F−N電流が拡散領域部分2からフローティングゲート12へ向かって流れ、フローティングゲート12から電子が放出される。この様に、電子が放出されたセルは、デプレッショントランジスタとなる。
読み出しモードでは、センストランジスタ(Tr)のソース端子(S)及びコントロールゲート(CG)を0V(接地電位)にする。また、ドレイン端子(D)は、例えば、0.7Vの低い電圧に抑えられて誤書き込みを防ぐ。
フローティングゲート12に電子が注入されたセル(1書き込みセル)においては、コントロールゲート端子(CG)が0Vであるため、センストランジスタ(Tr)はオフ状態にある。したがって、セルが選択されてセレクトゲート端子(SG)にオン電圧を印加されてもドレイン(D)の電位は第1のセレクトトランジスタ(Tr1)のソースに達するだけであり、センストランジスタ(Tr)に電流は流れない。このためドレイン端子(D)は印加された電位を維持する。これがデータ1に相当する。
フローティングゲート12から電子が放出されたセル(0書き込みセル)においては、センストランジスタ(Tr)がデプレッショントランジスタになっている。このためコントロールゲート端子(CG)が0Vであってもセンストランジスタ(Tr)はオンしている。この状態でセレクトゲート端子(SG)に5Vを供給すると、第1のセレクトトランジスタ(Tr1)及びセンストランジスタ(Tr)を介してドレイン端子(D)からソース端子(S)に向かって電流が流れてドレイン端子(D)は、低電位となる。これがデータ0に相当する。
定常状態時にセレクトゲートを電源電圧(5V)より低く接地電位(0V)より高い適当な中間電位(0.7V)とすることで、トンネルウィンドウ直下の電位は、センストランジスタのしきい値電圧が高いセル(1書き込みセル)の場合ドレインの電位に引きずられ、このしきい値電圧が低いセル(0書き込みセル)の場合ソースの電位に引きずられる。
なお、この実施例では、従来例とは異なり、読み出し時と定常状態でバイアス条件が異なるので、読み出し時と定常状態のバイアス状態を切り換えるバイアス切り替え回路を用いることができる。これは、他の実施例でも同様である。
図5は、この実施例に係る半導体メモリ回路図、図6は、半導体メモリの端子にかかる電位を示す特性図である。この実施例では実施例1に係る半導体メモリの回路構成に補助トランジスタが付加されていることに特徴がある。
半導体メモリは、センストランジスタ(Tr)と、第1及び第2のセレクトトランジスタ(Tr1、Tr2)と、データ蓄積キャパシタ(C)と、トンネル絶縁膜9を有するトンネルウィンドウ(TW)と、補助トランジスタ(Tr3)と、第1及び第2のコントロールゲート端子(CG1、CG2)と、セレクトゲート端子(SG)と、ドレイン端子(D)と、ソース端子(S)とを有している。センストランジスタ(Tr)は、ドレインがトンネルウィンドウ(TW)の一方の電極及び第1のセレクトトランジスタ(Tr1)のソースに接続され、ソースがソース端子(S)に接続されている。トンネルウィンドウ(TW)は、他方の電極がキャパシタ(C)の一方の電極及びセンストランジスタ(Tr)のゲートに接続されている。キャパシタ(C)は、一方の電極がセンストランジスタ(Tr1)のゲートに接続され、他方の電極が第2のセレクトトランジスタ(Tr2)のドレインに接続されている。第1のセレクトトランジスタ(Tr1)は、ゲートが第2のセレクトトランジスタ(Tr2)のゲート及びセレクトゲート端子(SG)に接続され、ドレインがドレイン端子(D)に接続されている。
定常状態時にセレクトゲートを電源電圧(5V)より低く接地電位(0V)より高い適当な中間電位(0.7V)とすることで、トンネルウィンドウ(TW)直下の電位は、センストランジスタのしきい値電圧が高いセル(1書き込みセル)の場合ドレインの電位に引きずられ、このしきい値電圧が低いセル(0書き込みセル)の場合ソースの電位に引きずられる。
図7は、この実施例に係る半導体メモリ回路図、図8は、半導体メモリの端子にかかる電位を示す特性図である。この実施例では実施例2に係る半導体メモリの回路構成に補助キャパシタが付加されていることに特徴がある。
半導体メモリは、センストランジスタ(Tr)と、第1及び第2のセレクトトランジスタ(Tr1、Tr2)と、データ蓄積キャパシタ(C1)と、トンネル絶縁膜9を有するトンネルウィンドウ(TW)と、補助トランジスタ(Tr3)と、補助キャパシタ(C2)と、第1及び第2のコントロールゲート端子(CG1、CG2)と、セレクトゲート端子(SG)と、ドレイン端子(D)と、ソース端子(S)とを有している。
6、26・・・第2のセレクトトランジスタのゲート絶縁膜
7、27・・・データ蓄積キャパシタの絶縁膜
8、28・・・センストランジスタのゲート絶縁膜
9、29・・・トンネルウィンドウのトンネル絶縁膜
10、30・・・半導体基板
11、31・・・第1のセレクトトランジスタのゲート絶縁膜
12、32・・・フローティングゲート
13、33・・・第1及び第2のセレクトトランジスタのゲート電極
C、C1・・・データ蓄積キャパシタ
C2・・・補助キャパシタ
CG・・・コントロールゲート端子
D・・・ドレイン端子
FG・・・フローティングゲート
S・・・ソース端子
SG・・・セレクトゲート端子
Tr・・・センストランジスタ
Tr1、Tr2・・・第1及び第2のセレクトトランジスタ
Tr3・・・補助トランジスタ
TW・・・トンネルウィンドウ
Claims (3)
- センストランジスタと、第1及び第2のセレクトトランジスタと、データ蓄積キャパシタと、トンネルウィンドウと、コントロールゲート端子と、セレクトゲート端子と、ドレイン端子と、ソース端子とを備え、前記センストランジスタのソース/ドレイン領域は、半導体基板に形成された第1及び第2の不純物拡散領域からなり、前記第1のセレクトトランジスタのソース/ドレイン領域は、第2及び第3の不純物拡散領域からなり、前記第2のセレクトトランジスタのソース/ドレイン領域は、第5及び第4の不純物拡散領域からなり、前記データ蓄積キャパシタは、絶縁膜とこの絶縁膜を挟むフローティングゲート及び前記第4の不純物拡散領域からなる1対の電極とからなり、前記トンネルウィンドウは、前記フローティングゲート及び前記第2の不純物拡散領域からなる1対の電極と当該電極に挟まれたトンネル電流が流れる薄いトンネル絶縁膜から構成され、前記センストランジスタは、ドレインが前記トンネルウィンドウの一方の電極及び前記第1のセレクトトランジスタのソースに接続され、ソースが前記ソース端子に接続され、前記トンネルウィンドウは、他方の電極が前記データ蓄積キャパシタの一方の電極及び前記センストランジスタのゲートに接続され、前記データ蓄積キャパシタは、前記一方の電極が前記センストランジスタのゲートに接続され、他方の電極が前記第2のセレクトトランジスタのドレインに接続され、前記第1のセレクトトランジスタは、ゲートが前記第2のセレクトトランジスタのゲート及び前記セレクトゲート端子に接続され、ドレインが前記ドレイン端子に接続され、前記第2のセレクトトランジスタは、ソースが前記コントロールゲート端子に接続され、ゲートが前記セレクトゲート端子に接続されたEEPROMセルを複数有する不揮発性半導体メモリであって、オペレーション中のバイアス印加条件をデータ読み出し時とデータのアクセスが行われない定常状態とで別個に設定し、前記定常状態のときには、前記第1のセレクトトランジスタのしきい値近傍の電圧をそのゲートに与え前記第1のセレクトトランジスタを負荷抵抗として作用させるよう構成することにより、前記EEPROMセルが前記センストランジスタをオン状態とするデータを保持するときには前記第2の不純物領域の電位は前記ソース端子に印加される電圧に引きずられ、前記EEPROMセルが前記センストランジスタをオフ状態とするデータを保持するときには前記第2の不純物領域の電位は前記ドレイン端子に印加される電圧に引きずられ、前記フローティングゲートと前記トンネルウィンドウ直下領域の電位差を小さくしデータ保持特性を向上させることを特徴とする不揮発性半導体メモリ。
- センストランジスタと、第1及び第2のセレクトトランジスタと、データ蓄積キャパシタと、トンネルウィンドウと、補助トランジスタと、第1及び第2のコントロールゲート端子と、セレクトゲート端子と、ドレイン端子と、ソース端子とを備え、前記センストランジスタのソース/ドレイン領域は、半導体基板に形成された第1及び第2の不純物拡散領域からなり、前記第1のセレクトトランジスタのソース/ドレイン領域は、第2及び第3の不純物拡散領域からなり、前記第2のセレクトトランジスタのソース/ドレイン領域は、第5及び第4の不純物拡散領域からなり、前記データ蓄積キャパシタは、絶縁膜とこの絶縁膜を挟むフローティングゲート及び前記第4の不純物拡散領域からなる1対の電極とからなり、前記トンネルウィンドウは、前記フローティングゲート及び前記第2の不純物拡散領域からなる1対の電極と当該電極に挟まれたトンネル電流が流れる薄いトンネル絶縁膜から構成され、前記センストランジスタは、ドレインが前記トンネルウィンドウの一方の電極及び前記第1のセレクトトランジスタのソースに接続され、ソースが前記ソース端子に接続され、前記トンネルウィンドウは、他方の電極が前記データ蓄積キャパシタの一方の電極及び前記センストランジスタのゲートに接続され、前記データ蓄積キャパシタは、前記一方の電極が前記センストランジスタの前記ゲートに接続され、他方の電極が前記第2のセレクトトランジスタのドレインに接続され、前記第1のセレクトトランジスタは、ゲートが前記第2のセレクトトランジスタのゲート及び前記セレクトゲート端子に接続され、ドレインが前記ドレイン端子に接続され、前記第2のセレクトトランジスタは、ソースが前記第1のコントロールゲート端子に接続され、ゲートが前記セレクトゲート端子に接続され、前記補助トランジスタは、ソースが前記第2のセレクトトランジスタのドレイン及び前記データ蓄積キャパシタの他方の電極に接続され、ゲートが前記センストランジスタのゲート、前記データ蓄積キャパシタの一方の電極及び前記トンネルウィンドウの他方の電極に接続され、ドレインが前記第2のコントロールゲート端子に接続されたEEPROMセルを複数有する不揮発性半導体メモリであって、オペレーション中のバイアス印加条件をデータ読み出し時とデータのアクセスが行われない定常状態とで別個に設定し、前記定常状態のときには、前記第1のセレクトトランジスタのしきい値近傍の電圧をそのゲートに与え前記第1のセレクトトランジスタを負荷抵抗として作用させるよう構成することにより、前記EEPROMセルが前記センストランジスタをオン状態とするデータを保持するときには前記第2の不純物領域の電位は前記ソース端子に印加される電圧に引きずられ、前記EEPROMセルが前記センストランジスタをオフ状態とするデータを保持するときには前記第2の不純物領域の電位は前記ドレイン端子に印加される電圧に引きずられ、前記フローティングゲートと前記トンネルウィンドウ直下領域の電位差を小さくしデータ保持特性を向上させることを特徴とする不揮発性半導体メモリ。
- 補助キャパシタを更に備え、当該補助キャパシタは、一方の電極が前記補助トランジスタのゲート、前記センストランジスタのゲート、前記データ蓄積キャパシタの一方の電極及び前記トンネルウィンドウの他方の電極に接続され、他方の電極が前記補助トランジスタのソース、データ蓄積キャパシタの他方の電極及び前記第2のセレクトトランジスタのドレインに接続されていることを特徴とする請求項2に記載の不揮発性半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009205588A JP5668905B2 (ja) | 2009-09-07 | 2009-09-07 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009205588A JP5668905B2 (ja) | 2009-09-07 | 2009-09-07 | 不揮発性半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011060808A JP2011060808A (ja) | 2011-03-24 |
JP5668905B2 true JP5668905B2 (ja) | 2015-02-12 |
Family
ID=43948154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009205588A Expired - Fee Related JP5668905B2 (ja) | 2009-09-07 | 2009-09-07 | 不揮発性半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5668905B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7245171B2 (ja) * | 2017-12-20 | 2023-03-23 | タワー パートナーズ セミコンダクター株式会社 | 半導体装置及びその動作方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1199828B (it) * | 1986-12-22 | 1989-01-05 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio scrivibile e cancellabile bit a bit |
JPH0748553B2 (ja) * | 1989-03-14 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
JPH03206661A (ja) * | 1990-01-09 | 1991-09-10 | Fujitsu Ltd | 半導体装置 |
JP3155821B2 (ja) * | 1992-07-22 | 2001-04-16 | 株式会社東芝 | 不揮発性半導体メモリ |
JP3332152B2 (ja) * | 1998-02-18 | 2002-10-07 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP3503538B2 (ja) * | 1999-08-20 | 2004-03-08 | セイコーエプソン株式会社 | 半導体記憶装置 |
JP4790336B2 (ja) * | 2005-07-12 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
-
2009
- 2009-09-07 JP JP2009205588A patent/JP5668905B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2011060808A (ja) | 2011-03-24 |
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A977 | Report on retrieval |
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R150 | Certificate of patent or registration of utility model |
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