JP2022128614A - 半導体不揮発性メモリ装置 - Google Patents

Abstract

【課題】書き込み時の電流を低減できるアンチ・フューズ素子を用いた半導体不揮発性メモリ装置を提供する【解決手段】半導体不揮発性メモリ装置は、半導体基板の表面の上方に設けられたゲート電極と、前記半導体基板の表面に、前記ゲート電極から離間して設けられたソース領域と、前記ソース領域および前記ゲート電極の間の前記半導体基板の表面に設けられた、ソース側ＬＤＤ領域と、前記半導体基板の表面に、前記ゲート電極から離間して設けられたドレイン領域と、前記ドレイン領域および前記ゲート電極の間の前記半導体基板の表面に設けられた、前記ソース側ＬＤＤ領域よりも高い抵抗値を有するドレイン側高抵抗領域と、前記ゲート電極の下方の、前記半導体基板の表面に設けられたデプレッション型のチャネル領域と、を備えたアンチ・フューズ素子を有している。【選択図】図１

Description

本発明は、データを一度だけ書き込むことができる半導体不揮発性メモリ装置に関する。

半導体を用いたメモリは、揮発性メモリと不揮発性メモリに大きく分けることができる。半導体不揮発性メモリには、データを一度しか書き込むことのできないワンタイム・プログラマブル（ＯＴＰ）メモリと書き込みと消去からなる書き換えを複数回行うことができる書き換え可能な（リライタブル）メモリがある。ＯＴＰメモリにおいては、フューズ素子あるいはアンチ・フューズ素子を用いて、トランジスタのオンあるいはオフの状態を固定することでデータの書き込みを行い、プログラムする方法がある。

特許文献１には、アンチ・フューズとして、ＭＯＳトランジスタを用いるＯＴＰメモリとしての半導体不揮発性メモリ装置の発明が示されている。ＮチャネルのＭＯＳトランジスタをマトリックス状に配置し、データを書き込みたいＭＯＳトランジスタに所望の電圧を印加して、ことで、ドレンンとソースの間を導通させ、ＭＯＳトランジスタのゲートに電圧を与えなくても、電流が流れるようになることを利用して、書き込まれた状態とするものである。

特許文献１の半導体不揮発性メモリ装置においては、ドレインとウェル間のＰＮ接合を破壊するための電流を流すときに、従来のように、ゲートに比較的高電圧を印加した上で、ソースとドレインの間に電圧を印加して、バイポーラ動作を起こすのではなく、ゲートに従来よりも低い電圧を印加することで、ホットキャリアによる電流だけでなくバンド間トンネル電流も発生させて、相対的に低いソースとドレインの間の電圧によって、バイポーラ動作を起こさせるのが特徴である。これにより、低電圧、低電流においてアンチ・フューズ素子としてのＭＯＳトランジスタにプログラムができるとしている。

特開２００２－１６４５１３号公報

しかし、特許文献１の半導体不揮発性メモリ装置においては、アンチ・フューズ素子であるＮチャネルのＭＯＳトランジスタの構造について、特に記載はなく、構造上の特徴は記載されていない。即ち、通常の半導体製造工程により製造されるＮチャネルのＭＯＳトランジスタを用いて、書き込み時（プログラム時）の電圧印加条件を変えることで、書き込みの低電圧化、低電流化を図っている。

そこで、本発明は、アンチ・フューズ素子であるＮチャネルのＭＯＳトランジスタの書き込みにおいて、書き込み時（プログラム時）の電流を低減できる素子構造を有するアンチ・フューズ素子であるＮチャネルのＭＯＳトランジスタを用いた半導体不揮発性メモリ装置を提供することを目的とする。

上記課題を解決するために、本発明の実施形態に係る半導体不揮発性メモリ装置は、以下の構成を有する。即ち、半導体不揮発性メモリ装置は、
半導体基板と、
前記半導体基板の表面の上方に設けられたゲート電極と、
前記ゲート電極の一方の側の前記半導体基板の表面に、前記ゲート電極から離間して設けられたソース領域と、
前記ソース領域および前記ゲート電極の間の前記半導体基板の表面に設けられた、ソース側ＬＤＤ領域と、
前記ゲート電極の他方の側の前記半導体基板の表面に、前記ゲート電極から離間して設けられたドレイン領域と、
前記ドレイン領域および前記ゲート電極の間の前記半導体基板の表面に設けられた、前記ソース側ＬＤＤ領域よりも高い抵抗値を有するドレイン側高抵抗領域と、
前記ゲート電極の下方の、前記半導体基板の表面に設けられたデプレッション型のチャネル領域と、を備えたアンチ・フューズ素子を有している。

本発明に係る半導体不揮発性メモリ装置においては、アンチ・フューズ素子となるＮＭＯＳトランジスタのデプレッション型のチャネル領域とドレイン領域の間に設けられたドレイン側高抵抗領域の抵抗値を大きくしたので、より小さな電流によって、ドレイン側高抵抗領域と半導体基板を短絡させて、情報を書き込むことが可能となる。

本発明の第１の実施形態に係る半導体不揮発性メモリ装置の断面模式図である。 本発明の第１の実施形態に係る半導体不揮発性メモリ装置において書き込みおよび読み出しをするための回路の一例である。 本発明の第２の実施形態に係る半導体不揮発性メモリ装置の平面図である。 本発明の第１の実施形態に係る半導体不揮発性メモリ装置の変形例を示す断面模式図である。

以下、本発明の実施形態について、図面を参照して説明する。

図１は本発明の第１の実施形態に係る半導体不揮発性メモリ装置の断面模式図である。特に、アンチ・フューズ素子となるＮＭＯＳトランジスタを示している。半導体不揮発性メモリ装置を構成するアンチ・フューズ素子１００は、例えば、Ｐ型の半導体基板１０の表面にゲート酸化膜１を介して設けられたゲート電極２の両側に、ゲート電極２の端部から離れた位置となるＰ型の半導体基板１０の表面から内部にかけて設けられた、共にＮ型のソース領域３およびドレイン領域４を有している。ゲート電極２の垂直上方からの平面視においては、ソース領域３はゲート電極２のソース側端部から距離１１離れて配置され、ドレイン領域４はゲート電極２のドレイン側端部から距離１３離れて配置されている。

ゲート酸化膜１を挟んで、ゲート電極２の下となる半導体基板１０の表面には、デプレッション型のチャネル領域８が設けられている。デプレッション型のチャネル領域８は、通常、Ｎ型の不純物をＰ型の半導体基板１０の表面に導入し、Ｎ型の不純物濃度を上げることにより形成する。ただし、デプレッション型のチャネル領域８におけるＮ型の不純物の濃度は、ソース領域３あるいはドレイン領域４の不純物濃度ほど高くはなく、通常、２桁から３桁程度低く設定される。デプレッション型のチャネル領域８は、ソース領域３とドレイン領域４を結ぶ水平方向の長さであるチャネル長１２を有している。

ゲート電極２の端部の直下となる半導体基板１０の表面からソース領域３にかけては、Ｎ型のソース側ＬＤＤ領域５が設けられている。ソース側ＬＤＤ領域５は、ソース領域３およびチャネル領域８に接触しているので、そのチャネル方向の長さは実質的に距離１１となっている。ソース側ＬＤＤ領域５の深さ方向の拡がりである拡散深さは、通常、ソース領域３の拡散深さよりも浅い。そして、ソース側ＬＤＤ領域５の不純物濃度はソース領域３の不純物濃度より低く設定されている。なお、デプレッション型のチャネル領域８の不純物濃度は、ソース側ＬＤＤ領域５の不純物濃度より、さらに低く設定される。

同様に、ゲート電極２の端部の直下となる半導体基板１０の表面からドレイン領域４にかけては、Ｎ型のドレイン側高抵抗領域６が設けられている。ドレイン側高抵抗領域６は、ドレイン領域４およびチャネル領域１２に接触しているので、そのチャネル方向の長さは実質的に距離１３となっている。ドレイン側高抵抗領域６の拡散深さは、通常、ドレイン領域４の拡散深さよりも浅い。また、ドレイン側高抵抗領域６の、チャネル方向に直交するチャネル幅方向の長さはドレイン領域４のチャネル幅方向の長さと同じである。
以上の構成から、ドレイン側高抵抗領域６の抵抗値は、ソース側ＬＤＤ領域５の抵抗値より１桁から２桁程度大きいことになる。一方、通常のＭＯＳトランジスタにおいては、ソース側ＬＤＤ領域５と本実施形態のドレイン側高抵抗領域６にあたるドレイン側ＬＤＤ領域は、同じ形状を有し、不純物濃度も同じなので、抵抗値も等しくなっている。

さらに、本実施形態においては、ドレイン側高抵抗領域６の拡散深さは、デプレッション型のチャネル領域８の拡散深さと同じになっており、これらはともにソース側ＬＤＤ領域５の拡散深さより浅くなっている。そして、ドレイン側高抵抗領域６の不純物濃度はドレイン領域４の不純物濃度より低く設定されており、これはともにソース側ＬＤＤ領域５の不純物濃度よりも低くなっている。
本実施形態においては、ドレイン側高抵抗領域６の不純物濃度は、デプレッション型のチャネル領域８の不純物濃度と等しくなるように設定している。即ち、デプレッション型のチャネル領域８を形成する工程において、ドレイン側高抵抗領域６を同時に作成することが可能である。

図１に示した本実施形態におけるアンチ・フューズ素子１００は、ソース側ＬＤＤ領域５およびドレイン側高抵抗領域６の上方に、ゲート酸化膜１を介して、ゲート電極２の側面に沿って設けられたサイドウォール７を有している。サイドウォール７を有する場合、ソース側ＬＤＤ領域５およびドレイン側高抵抗領域６のそれぞれのチャネル方向の長さである距離１１および距離１３は、サイドウォール７のチャネル方向の厚さによって決定される構造となることが多い。

しかし、アンチ・フューズ素子１００は、必ずしもサイドウォール７を有する必要は無い。ソース側ＬＤＤ領域５およびドレイン側高抵抗領域６のそれぞれのチャネル方向の長さである距離１１および距離１３を、例えばフォトレジストにより形成されるマスクにより独立に任意の距離に定めることも可能である。この場合、ドレイン側高抵抗領域６のチャネル方向の長さである距離１３をソース側ＬＤＤ領域５のチャネル方向の長さである距離１１より長く設定することで、ソース側ＬＤＤ領域５およびドレイン側高抵抗領域６を同じ条件により形成しても、ドレイン側高抵抗領域６の抵抗値をソース側ＬＤＤ領域５の抵抗値よりも大きくすることが可能である。
以上から、アンチ・フューズ素子１００はＮチャネルのＭＯＳトランジスタとみなせる構造を有していると言える。

次に、半導体不揮発性メモリ装置におけるアンチ・フューズ素子１００の動作について説明する。以下の説明においては、半導体基板１０はグランド電位であり、０Ｖであるとする。

アンチ・フューズ素子１００は、アンチ・フューズ素子として不可逆的に書き込まれるまでは、Ｎチャネルのデプレッション型のＭＯＳトランジスタとして動作する。即ち、ソース領域３とドレイン領域４の間に電圧を印加すると、ゲート電極２が０Ｖであってもドレイン領域４からソース領域３に向かってドレイン電流が流れる。そして、ゲート電極２の電圧の上昇に伴い、ドレイン電流は増加する。

ドレイン領域４からソース領域３に流れるドレイン電流をＩ_Ｄ、ドレイン側高抵抗領域６の抵抗をＲ_Ｈとする。０Ｖを含む所定の電圧をゲート電極２に与えた場合、ドレイン電流Ｉ_Ｄはドレイン電圧ＶＤの広い範囲においてほぼ一定の値をとる。ドレイン電圧ＶＤがある値を超えると、ＭＯＳトランジスタであるアンチ・フューズ素子１００は、バイポーラ動作を起こし、ドレイン電流Ｉ_Ｄが急激に大きくなる。この時に増加して流れる電流をスナップバック電流と称し、Ｉ_ＳＢにより表す。スナップバック電流Ｉ_ＳＢは半導体基板１０からドレイン側高抵抗領域６に流れ込む電流である。ドレイン電流Ｉ_Ｄがドレイン側高抵抗領域６で消費する電力はＩ_Ｄ ^２Ｒ_Ｈである。バイポーラ動作を起こした場合には、この中にスナップバック電流Ｉ_ＳＢによる電力が含まれることになり、大きな値となる。この電力の積分値であるエネルギーに比例した熱量がドレイン側高抵抗領域６で発生することになる。この熱量が、ドレイン側高抵抗領域６とＰ型の半導体基板１０の間のＰＮ接合を破壊する程度に大きければ、ドレイン側高抵抗領域６はＰ型の半導体基板１０と短絡される。従って、ドレイン領域４はドレイン領域の低抵抗を介してグランド電位に接続されることになる。

本実施形態においては、ドレイン側高抵抗領域６の抵抗Ｒ_Ｈを大きくすることにより、スナップバック電流Ｉ_ＳＢを含むドレイン電流Ｉ_Ｄにより発生する熱量を大きくすることができるので、従来と同じ電力を確保するための電流を小さくすることが可能となる。アンチ・フューズ素子として機能させるために必要な電流が書き込み電流であり、書き込み電流は、読み出しの場合に必要な電流に比べ大きいので、書き込み電流を小さくできることは、この書き込み電流がアンチ・フューズ素子まで流れる経路にあるトランジスタ等の他の素子を小さくできることにもなる。

次に、図１を用いて説明したアンチ・フューズ素子１００を動作させるための書き込み、および、書き込まれたアンチ・フューズ素子１００と書き込まれていないアンチ・フューズ素子１００を識別するための方法を、図２を用いて説明する。

図２は、本発明の第１の実施形態に係る半導体不揮発性メモリ装置において、書き込みおよび読み出しをするための回路の一例である。

回路２００は、電源電位ＶＤＤとグランド電位ＧＮＤの間に、電源電位ＶＤＤから直列に接続されたＰＭＯＳトランジスタＡ、アンチ・フューズ素子１００、ＮＭＯＳトランジスタＢを有している。ＰＭＯＳトランジスタＡと並列に定電流源５０が接続されている。

アンチ・フューズ素子１００のドレイン側高抵抗領域６をＰ型の半導体基板１０と短絡させるための書き込みを行うには、ＰＭＯＳトランジスタＡとＮＭＯＳトランジスタＢをオンさせ、アンチ・フューズ素子１００のゲート電極２には０Ｖの電圧を与え、バイポーラ動作を起こしスナップバック電流が発生する大きさのドレイン電流がアンチ・フューズ素子１００に流れるようにし、このエネルギーが引き起こす熱破壊によりドレイン側高抵抗領域６をＰ型の半導体基板１０と短絡させる。

上記書き込み動作においては、書き込みに用いられる電流の流れる時間をタイマーによって制御する。他の方法によって、書き込みを制御することも可能である。

次に、アンチ・フューズ素子１００が書き込まれているか、書き込まれていないかを識別するための読み出しの方法を説明する。

アンチ・フューズ素子１００が書き込まれているか、書き込まれていないかを識別するための読み出し、即ち、情報の読出しを行うには、ＰＭＯＳトランジスタＡをオフさせ、ＮＭＯＳトランジスタＢをオンさせた上で、定電流源５０から所定の読出し電流を、アンチ・フューズ素子１００に供給する。

この時、アンチ・フューズ素子１００が書き込まれていると、アンチ・フューズ素子１００のドレイン領域４は半導体基板１０に短絡しているので、ドレイン領域４が接続されるノードＣの電位はほぼ０Ｖとなる。一方、アンチ・フューズ素子１００が書き込まれていないと、アンチ・フューズ素子１００における抵抗により、ノードＣの電位はほぼＶＤＤとなる。このように、定電流源５０から所定の読出し電流を、アンチ・フューズ素子１００に供給して、ノードＣの電位を見ることにより、情報を読み出すことができる。なお、定電流源５０を用いずに、ＰＭＯＳトランジスタＡのゲート電圧を制御して、所定の読出し電流が供給できるようにしても良い。

次に、本発明の第２の実施形態について図３を用いて説明する。
図３は、本発明の第２の実施形態に係る半導体不揮発性メモリ装置の平面図である。特に、アンチ・フューズ素子となるＮＭＯＳトランジスタの平面図を示している。

第２の実施形態におけるアンチ・フューズ素子３００の第１の実施形態におけるアンチ・フューズ素子１００に対する相違点は、ドレイン側高抵抗領域３６のチャネル幅方向の長さがドレイン領域４のチャネル幅方向の長さに比べ相対的に短いことである。従って、アンチ・フューズ素子３００においては、チャネル領域８とドレイン領域４とは、チャネル幅方向の一部においてのみドレイン側高抵抗領域３６によって接続されていることになる。ドレイン側高抵抗領域３６がない部分においては、チャネル領域８とドレイン領域４は離間している。

ドレイン側高抵抗領域３６のチャネル幅方向の長さを相対的に短くすることにより、ドレイン側高抵抗領域３６の抵抗値は上がるので、ドレイン側高抵抗領域３６をＰ型の半導体基板１０と短絡させるのに必要な熱量を発生させるためのエネルギーを供給する電流をより小さくすることができる。

上記のようにドレイン領域４のチャネル幅方向の長さに比べ相対的に短いドレイン側高抵抗領域３６のチャネル幅方向の長さを有するドレイン側高抵抗領域３６を形成するのは容易である。実施形態１と同様に、ドレイン側高抵抗領域３６をデプレッション型のチャネル領域８と同時に形成するのであれば、これらの領域に不純物をイオン注入するためのマスクを一部修正し、ドレイン側高抵抗領域３６の両側に連なるドレイン領域４とチャネル領域８が離間した領域には不純物がイオン注入されないようにするだけで良い。

なお、上記第１の実施形態および第２の実施形態において、ドレイン側高抵抗領域３あるいは３６とデプレッション型のチャネル領域８の不純物濃度を独立に設定し、ドレイン側高抵抗領域３あるいは３６の不純物濃度を下げて、抵抗値をさらに上げることが可能である。

さらに、上記第１の実施形態および第２の実施形態においては、ソース側ＬＤＤ領域５およびドレイン側高抵抗領域６のそれぞれのチャネル方向の長さである距離１１および距離１３がマスクにより定められる場合、ソース側ＬＤＤ領域５を配置しないことも可能である。
図４は、ソース側ＬＤＤ領域５を配置しない半導体不揮発性メモリ装置の断面模式図であり、第１の実施形態のアンチ・フューズ素子となるＮＭＯＳトランジスタの変形例を示している。アンチ・フューズ素子４００は、第１の実施形態のおけるアンチ・フューズ素子１００において、ソース側ＬＤＤ領域５およびサイドウォール７を省いたものである。ソース領域３はゲート電極２の直下まで設けられ、デプレッション型のチャネル領域８と直接に接している。
こうした形態を取ることにより、ソース領域３からドレイン領域４に至る距離を短くすることができるので、高集積化に有利となる。第２の実施形態においても同様の形態とすることが可能である。

以上説明した通り、本発明によれば、アンチ・フューズ素子となるＮＭＯＳトランジスタのデプレッション型のチャネル領域とドレイン領域の間に設けられたドレイン側高抵抗領域の抵抗値を大きくしたので、より小さな電流によって、ドレイン側高抵抗領域と半導体基板を短絡させて、情報を書き込むことが可能な半導体不揮発性メモリ装置を提供することができる。

１ ゲート酸化膜
２ ゲート電極
３ ソース領域
４ ドレイン領域
５ ソース側ＬＤＤ領域
６、３６ ドレイン側高抵抗領域
７ サイドウォール
８ デプレッション型のチャネル領域
１０ Ｐ型の半導体基板
１１ ソース側ＬＤＤ領域５のチャネル方向の長さ
１２ デプレッション型のチャネル領域８のチャネル方向の長さ
１３ ドレイン側高抵抗領域６のチャネル方向の長さ
５０ 定電流源
１００ アンチ・フューズ素子
Ａ ＰＭＯＳトランジスタ
Ｂ ＮＭＯＳトランジスタ

Claims (7)

1. 半導体基板と、
   前記半導体基板の表面の上方に設けられたゲート電極と、
   前記ゲート電極の一方の側の前記半導体基板の表面に、前記ゲート電極から離間して設けられたソース領域と、
   前記ソース領域および前記ゲート電極の間の前記半導体基板の表面に設けられた、ソース側ＬＤＤ領域と、
   前記ゲート電極の他方の側の前記半導体基板の表面に、前記ゲート電極から離間して設けられたドレイン領域と、
   前記ドレイン領域および前記ゲート電極の間の前記半導体基板の表面に設けられた、前記ソース側ＬＤＤ領域よりも高い抵抗値を有するドレイン側高抵抗領域と、
   前記ゲート電極の下方の、前記半導体基板の表面に設けられたデプレッション型のチャネル領域と、
   を備えたアンチ・フューズ素子を有する半導体不揮発性メモリ装置。
2. 前記ドレイン側高抵抗領域の拡散深さは、前記ソース側ＬＤＤ領域の拡散深さよりも浅い請求項１記載の半導体不揮発性メモリ装置。
3. 前記ドレイン側高抵抗領域の不純物濃度は、前記ソース側ＬＤＤ領域の不純物濃度よりも低い請求項１記載の半導体不揮発性メモリ装置。
4. 半導体基板と、
   前記半導体基板の表面の上方に設けられたゲート電極と、
   前記ゲート電極の一方の側の前記半導体基板の表面に、前記ゲート電極の直下まで設けられたソース領域と、
   前記ゲート電極の他方の側の前記半導体基板の表面に、前記ゲート電極から離間して設けられたドレイン領域と、
   前記ゲート電極の下方の、前記半導体基板の表面に設けられたデプレッション型のチャネル領域と、
   前記デプレッション領域を前記ドレイン領域の方向に延長して、離間した前記ドレイン領域および前記ゲート電極の間の前記半導体基板の表面に設けられたドレイン側高抵抗領域と、
   を備えたアンチ・フューズ素子を有する半導体不揮発性メモリ装置。
5. 前記ドレイン側高抵抗領域の拡散深さは、前記デプレッション型のチャネル領域の拡散深さと同じである請求項１乃至４のいずれか１項に記載の半導体不揮発性メモリ装置。
6. 前記ドレイン側高抵抗領域の不純物濃度は、前記デプレッション型のチャネル領域の不純物濃度と同じである請求項１乃至４のいずれか１項記載の半導体不揮発性メモリ装置。
7. 前記ドレイン側高抵抗領域のチャネル幅方向の長さは、前記ドレイン領域のチャネル幅方向の長さより短い請求項１乃至４のいずれか１項に記載の半導体不揮発性メモリ装置。

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