JP5004419B2 - 半導体装置 - Google Patents

Description

本発明は、浮遊ゲートをもつ不揮発性メモリセルと、ロジック回路などの周辺回路を備えた半導体装置に関するものである。このような半導体装置は、例えば分割抵抗回路や電圧検出回路、定電圧発生回路などを備えた半導体装置に適用される。

ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）と称される不揮発性メモリの種類としては、使用ゲート数で大きく分けて、１層ゲート型と２層ゲート型の２種類がある。１層ゲート型としては、例えば特許文献１や特許文献２に記載の技術があり、２層ゲート型としては例えば特許文献３に記載の技術がある。

図１３に従来例として１層ゲート型の不揮発性メモリの平面図を示す。
Ｐ型の半導体基板（Ｐ基板）１０１に、Ｎ型拡散層１０３，１０５，１０７と、Ｎ型拡散層からなる制御ゲート１０９が形成されている。Ｎ型拡散層１０３と１０５は間隔をもって形成され、Ｎ型拡散層１０５と１０７は間隔をもって形成されている。
Ｎ型拡散層１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散層１０３及び１０５と一部重複して、ゲート酸化膜（図示は省略）を介して、ポリシリコン膜からなる選択ゲート１１１が形成されている。

Ｎ型拡散層１０５と１０７の間の領域を含むＰ基板１０１上及び制御ゲート１０９上に連続して、シリコン酸化膜（図示は省略）を介してポリシリコン膜からなる浮遊ゲート１１３が形成されている。Ｎ型拡散層１０５及び１０７付近の領域では浮遊ゲート１１３はメモリゲート酸化膜を介してＮ型拡散層１０５及び１０７と一部重複して配置されている。

この１層ゲート型の不揮発性メモリの書込み、すなわち浮遊ゲート１１３への電子の注入を行なう場合、Ｎ型拡散層１０３を０Ｖ（ボルト）、Ｎ型拡散層１０７を所定の電位Ｖｐｐに設定し、制御ゲート１０９と選択ゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成されるトランジスタがオンし、電子がＮ型拡散層１０５からメモリゲート酸化膜を介して浮遊ゲート１１３に注入される。

この１層ゲート型の不揮発性メモリの消去、すなわち浮遊ゲート１１３から電子の放出を行なう場合、制御ゲート１０９を０Ｖ、Ｎ型拡散層１０７をオープンに設定し、Ｎ型拡散層１０３と選択ゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成されるトランジスタがオンし、トンネル効果によって浮遊ゲート１１３に注入されている電子がメモリゲート酸化膜を介してＮ型拡散層１０５に引き抜かれる。

図１４に従来例として２層ゲート型の不揮発性メモリの断面図を示す。
Ｐ基板１０１にＮ型拡散層１１７と１１９が間隔をもって形成されている。Ｎ型拡散層１１７と１１９の間のＰ基板１０１上に、Ｎ型拡散層１１７及び１１９と一部重複して、メモリゲート酸化膜１２１を介して、ポリシリコン膜からなる浮遊ゲート１２３が形成されている。浮遊ゲート１２３上に、シリコン酸化膜１２５を介して、ポリシリコン膜からなる制御ゲート１２７が形成されている。

この２層ゲート型の不揮発性メモリの書込み、すなわち浮遊ゲート１２３への電子の注入を行なう場合、Ｎ型拡散層１１９を０Ｖ、Ｎ型拡散層１１７を所定の電位Ｖｐｐに設定し、制御ゲート１２７に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、電子がＮ型拡散層１１９からメモリゲート酸化膜１２１を介して浮遊ゲート１２３に注入される。

この２層ゲート型の不揮発性メモリの消去、すなわち浮遊ゲート１２３から電子の放出を行なう場合、制御ゲート１２７を０Ｖ、Ｎ型拡散層１１７をオープンに設定し、Ｎ型拡散層１１９に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、トンネル効果によって浮遊ゲート１２３に注入されている電子がメモリゲート酸化膜１２１を介してＮ型拡散層１１９に引き抜かれる。

また、不揮発性メモリセルとして、制御ゲートを備えていないものが知られている（例えば、特許文献４及び特許文献５を参照。）。
図１５に制御ゲートを備えていない不揮発性メモリの（Ａ）平面図及び（Ｂ）断面図を示す。図１３、図１４と同じ機能を果たす部分には同じ符号を付す。

Ｐ基板１０１に、Ｎ型拡散層１０３，１０５，１０７が形成されている。Ｎ型拡散層１０３と１０５は間隔をもって形成され、Ｎ型拡散層１０５と１０７は間隔をもって形成されている。
Ｎ型拡散層１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散層１０３及び１０５と一部重複して、ゲート酸化膜１２９を介して、ポリシリコン膜からなる選択ゲート１１１が形成されて、選択トランジスタが形成されている。
Ｎ型拡散層１０５と１０７の間の領域を含むＰ基板１０１上に、メモリゲート酸化膜１２１を介してポリシリコン膜からなる浮遊ゲート１２３が形成されて、メモリトランジスタが形成されている。Ｎ型拡散層１０５及び１０７付近の領域では浮遊ゲート１２３はメモリゲート酸化膜を介してＮ型拡散層１０５及び１０７と一部重複して配置されている。

この不揮発性メモリの消去、すなわち浮遊ゲート１２３から電子の放出を行なう場合、例えば浮遊ゲート１２３に紫外線が照射されることで、メモリトランジスタの浮遊ゲート１２３が電荷の無い状態に初期化される。
また、Ｎ型拡散層１０３を０Ｖに設定し、Ｎ型拡散層１０７と選択ゲート１１１を所定の電位Ｖｐｐ、例えば７Ｖに設定することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成される選択トランジスタがオンし、トンネル効果によって浮遊ゲート１２３に注入されている電子がメモリゲート酸化膜１２１を介してＮ型拡散層１０５に引き抜かれる。この場合、Ｎ型拡散層１０３と浮遊ゲート１２３とは十分に重複して配置されていることが必要とされている。そのために、浮遊ゲート１２３の下方でＮ型拡散層１０５側には埋込み型のＮ型拡散層が設定されている（特許文献４）。

この不揮発性メモリの書込み、すなわち浮遊ゲート１２３への電子の注入を行なう場合、Ｎ型拡散層１０７を０Ｖ、Ｎ型拡散層１０３にＶｐｐ、例えば４.５Ｖを与え、選択ゲート１１１を所定の電位Ｖｏｎ、例えば２Ｖに設定することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成される選択トランジスタがオンし、電子がＮ型拡散層１０５からメモリゲート酸化膜１２１を介して浮遊ゲート１２３に注入される。この場合も、消去時と同様に埋込み型のＮ型拡散層が必要である。

また、特許文献５には、ロジック回路などの周辺回路を構成するＭＯＳ（Metal Oxide of Silicon）トランジスタのゲート酸化膜を、選択トランジスタのゲート酸化膜及びメモリトランジスタのゲート酸化膜と同じ膜厚にすることが開示されている。

特開平６−８５２７５号公報 特表平８−５０６６９３号公報 特公平４−８０５４４号公報 特開２００３−１６８７４７号公報 特開２００４−３１９２０号公報

特許文献５に開示されているように、制御ゲートを備えていないメモリトランジスタ、選択トランジスタ及び周辺回路トランジスタにおいて、ゲート酸化膜厚を同じにした場合、ゲート酸化膜をサブハーフレベル、例えば７.５ｎｍ（ナノメートル）程度の膜厚で形成したとき、メモリトランジスタのメモリゲート酸化膜は同様に７.５ｎｍとなる。この場合、本願発明者の検証によると良好な書込み特性を得るためには、Ｖｐｐとして６〜７Ｖ以上必要であることがわかった。

しかし、メモリトランジスタの書き込み時に、メモリへＶｐｐを印加するための周辺回路トランジスタにも例えば６〜７Ｖ以上の電圧が印加されることが必要である。その場合、膜厚が７.５ｎｍと薄い周辺回路トランジスタのゲート酸化膜（以下、周辺回路ゲート酸化膜という。）に１０ＭＶ／ｃｍ（メガボルト／センチメートル）に達する電界をかけることになり、周辺回路ゲート酸化膜の損傷のおそれがあり、半導体装置の歩留まりや信頼性の低下を招くという問題があった。また、本願発明者の検証では、ゲート酸化膜厚が７.５ｎｍであるＮＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）のスナップバック電圧はちょうど上記Ｖｐｐと同程度の６〜７Ｖ程度であるため、書込みのために周辺回路を損傷してしまう可能性が高い。この面からも半導体装置の歩留まりや信頼性の低下を招くという問題があることがわかった。

このような問題を防止するために、メモリトランジスタ、選択トランジスタ及び周辺回路トランジスタのゲート酸化膜をハーフレベル、例えば１３.５ｎｍ程度の膜厚で形成したとしても、ゲート酸化膜厚が厚くなった分、書込み電圧Ｖｐｐが上昇してしまうため、サブハーフレベルでの上記問題が解決されるわけではない。つまり、ゲート酸化膜厚を１３.５ｎｍ程度の膜厚で形成し、Ｖｐｐを６〜７Ｖとした場合、周辺回路ゲート酸化膜の損傷は防止できるが、メモリトランジスタのメモリゲート酸化膜は１３.５ｎｍと膜厚が厚いので良好な書込み特性を得られないという問題があった。

そこで本発明は、浮遊ゲートをもち制御ゲートを備えていないメモリトランジスタ及び選択トランジスタからなる不揮発性メモリセルと、周辺回路トランジスタを備えた半導体装置において、周辺回路ゲート酸化膜の損傷を防止しつつ、メモリトランジスタの良好な書込みを行なうことができる半導体装置を提供することを目的とするものである。

本発明にかかる半導体装置は、半導体基板上に形成されたメモリゲート酸化膜と上記メモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる浮遊ゲートをもつＭＯＳトランジスタからなるメモリトランジスタと、上記半導体基板上に形成された選択ゲート酸化膜と上記メモリゲート酸化膜上に形成されたポリシリコンからなる選択ゲートをもち、上記メモリトランジスタに直列に接続されたＭＯＳトランジスタからなる選択トランジスタを備えた不揮発性メモリセルと、上記半導体基板上に形成された周辺回路ゲート酸化膜と上記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタを備え、上記メモリゲート酸化膜の膜厚は上記周辺回路ゲート酸化膜の膜厚よりも薄く形成されているものである。

本発明の半導体装置において、上記メモリトランジスタ及び上記選択トランジスタはＰＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）である例を挙げることができる。

本発明の半導体装置において、上記選択ゲート酸化膜の膜厚は上記周辺回路ゲート酸化膜の膜厚と同じである。

また、上記半導体基板上に絶縁膜を介して形成されたポリシリコンからなる下部電極と、上記下部電極上にキャパシタ絶縁膜を介して形成されたポリシリコンからなる上部電極をもつキャパシタをさらに備えている場合、上記浮遊ゲートは上記下部電極と同じポリシリコン層から形成されたものであり、上記浮遊ゲートの上面及び側面に上記キャパシタ絶縁膜が形成されていることが好ましい。

さらに、上記周辺回路ゲートは上記上部電極と同じポリシリコン層から形成されたものである例を挙げることができる。

さらに、上記選択ゲートは上記浮遊ゲート及び上記下部電極と同じポリシリコン層から形成されたものである例を挙げることができる。

また、上記選択ゲートは上記周辺回路ゲート及び上記上部電極と同じポリシリコン層から形成されたものである例を挙げることができる。

本発明の半導体装置が適用される例として、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その半導体装置を構成する分割抵抗回路は、直列に接続された複数の抵抗値調整用抵抗素子と、上記ヒューズ素子として上記抵抗値調整用抵抗素子に対応して並列に接続された複数のヒューズ用ＭＯＳトランジスタと、本発明を構成する上記不揮発性メモリセル及び上記周辺回路トランジスタと、上記不揮発性メモリセルの記憶状態に応じて上記ヒューズ用ＭＯＳトランジスタのオンとオフを切り替えるための読出し回路を備え、上記ヒューズ用ＭＯＳトランジスタもしくは上記読出し回路を構成するＭＯＳトランジスタ又はその両方が上記周辺回路トランジスタにより構成されている。

本発明の半導体装置が適用される他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その分割抵抗回路として、本発明が適用された上記分割抵抗回路を備えている。

本発明の半導体装置が適用されるさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その分割抵抗回路として、本発明が適用された上記分割抵抗回路を備えている。

本発明の半導体装置では、半導体基板上に形成されたメモリゲート酸化膜とメモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる浮遊ゲートをもつＭＯＳトランジスタからなるメモリトランジスタと、半導体基板上に形成された選択ゲート酸化膜上に形成されたポリシリコンからなる選択ゲートをもち、メモリトランジスタに直列に接続されたＭＯＳトランジスタからなる選択トランジスタを備えた不揮発性メモリセルと、半導体基板上に形成された周辺回路ゲート酸化膜と周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタを備え、メモリゲート酸化膜の膜厚は周辺回路ゲート酸化膜の膜厚よりも薄く形成されているようにした。
これにより、メモリトランジスタの書込み時に周辺回路ゲート酸化膜が損傷しない程度に周辺回路ゲート酸化膜厚を厚くし、メモリトランジスタの良好な書込み特性が得られる程度にメモリゲート酸化膜厚を薄くすることができ、周辺回路ゲート酸化膜の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。

本発明の半導体装置において、メモリトランジスタ及び選択トランジスタはＰＭＯＳトランジスタ（書込み電圧６〜７Ｖ）であるようにすれば、ＮＭＯＳトランジスタからなるメモリトランジスタ（書込み電圧１０Ｖ程度）を用いる場合に比べて、書込みのためにいわゆる制御ゲートを用いる必要がなく、書込み電圧を低くすることができる。ただし、メモリトランジスタ及び選択トランジスタはＰＭＯＳトランジスタに限定されるものではなく、両トランジスタとしてＮＭＯＳトランジスタを用いてもよい。

また、本発明の半導体装置において、選択ゲート酸化膜の膜厚は周辺回路ゲート酸化膜の膜厚と同じであるようにしたので、両ゲート酸化膜を同時に形成することができ、選択ゲート酸化膜、メモリゲート酸化膜及び周辺ゲート酸化膜をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。さらに、選択ゲート酸化膜厚とメモリゲート酸化膜厚が同じである場合に比べて、選択ゲート酸化膜厚が厚いので選択トランジスタの耐圧を向上させることができる。

また、半導体基板上に絶縁膜を介して形成されたポリシリコンからなる下部電極と、下部電極上にキャパシタ絶縁膜を介して形成されたポリシリコンからなる上部電極をもつキャパシタをさらに備え、浮遊ゲートは下部電極と同じポリシリコン層から形成されたものであり、浮遊ゲートの上面及び側面にキャパシタ絶縁膜が形成されているようにすれば、浮遊ゲートを良質なキャパシタ絶縁膜で覆うことができるので、リテンション特性を向上させることができる。さらに、キャパシタの下部電極と浮遊ゲートを別々の工程で形成する場合に比べて製造工程を少なくすることができる。

さらに、周辺回路ゲートは上部電極と同じポリシリコン層から形成されたものであるようにすれば、キャパシタの上部電極と周辺回路ゲートを別々の工程で形成する場合に比べて製造工程を少なくすることができる。

さらに、選択ゲートは浮遊ゲート及び下部電極と同じポリシリコン層から形成されたものであるようにすれば、これらのゲートを別々の工程で形成する場合に比べて製造工程を少なくすることができる。

また、選択ゲートは周辺回路ゲート及び上部電極と同じポリシリコン層から形成されたものであるようにすれば、これらのゲートを別々の工程で形成する場合に比べて製造工程を少なくすることができる。

また、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路は、直列に接続された複数の抵抗値調整用抵抗素子と、ヒューズ素子として抵抗値調整用抵抗素子に対応して並列に接続された複数のヒューズ用ＭＯＳトランジスタと、本発明を構成する不揮発性メモリセル及び周辺回路トランジスタと、不揮発性メモリセルの記憶状態に応じてヒューズ用ＭＯＳトランジスタのオンとオフを切り替えるための読出し回路を備え、ヒューズ用ＭＯＳトランジスタもしくは読出し回路を構成するＭＯＳトランジスタ又はその両方が周辺回路トランジスタにより構成されているようにしたので、良好な書込み特性をもつ不揮発性メモリセルの記憶状態に応じて分割抵抗回路の出力電圧を調整することができる。さらに、不揮発性メモリセルの記憶状態を変更することにより、分割抵抗回路の出力電圧を再設定することができる。

入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として本発明が適用された分割抵抗回路を備えているようにしたので、不揮発性メモリセルの記憶状態を変更することにより電圧検出回路の出力電圧設定の変更ができる。

入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として本発明が適用された分割抵抗回路を備えているようにしたので、不揮発性メモリセルの記憶状態を変更することにより定電圧発生回路の出力電圧設定の変更ができる。

図１は第１実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１を参照してこの実施例を説明する。

Ｐ基板１の所定の領域にＮウェル２が形成されている。Ｐ基板１表面に素子分離のためのフィールド酸化膜３が例えば４５０〜７００ｎｍ、ここでは５００ｎｍの膜厚で形成されている。フィールド酸化膜３に囲まれた領域のＮウェル２内にＰ型拡散層５，７，９が形成されている。Ｐ型拡散層５と７は間隔をもって形成され、Ｐ型拡散層７と９は間隔をもって形成されている。

Ｐ型拡散層５と７の間の領域を含むＰ基板１上に、膜厚が例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍの選択ゲート酸化膜１１が形成されている。選択ゲート酸化膜１１上に、Ｐ型拡散層５及び７と一部重複して、膜厚が例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍのポリシリコン膜からなる選択ゲート１３が形成されている。Ｐ型拡散層５，７、選択ゲート酸化膜１１及び選択ゲート１３は選択トランジスタを構成する。

Ｐ型拡散層７と９の間の領域を含むＰ基板１表面に、膜厚が例えば６.０〜１０.０ｎｍ、ここでは７.５ｎｍのメモリゲート酸化膜１５が形成されている。メモリゲート酸化膜１５上に、Ｐ型拡散層７及び９と一部重複して、膜厚が例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍのポリシリコン膜からなる浮遊ゲート１７が形成されている。Ｐ型拡散層７，９、メモリゲート酸化膜１５及び浮遊ゲート１７はメモリトランジスタを構成する。
選択トランジスタ及びメモリトランジスタはメモリセルを構成する。

メモリセルとは異なる領域の、フィールド酸化膜３に囲まれた領域のＮウェル２内にＰ型拡散層１９，２１が形成されている。Ｐ型拡散層１９と２１は間隔をもって形成されている。
Ｐ型拡散層１９と２１の間の領域を含むＰ基板１上に、膜厚が例えば１０.０〜１５.０ｎｍ、ここでは１３５ｎｍの周辺回路ゲート酸化膜２３が形成されている。周辺回路ゲート酸化膜２３上に、Ｐ型拡散層１９及び２１と一部重複して、膜厚が例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍのポリシリコン膜からなる周辺回路ゲート２５が形成されている。Ｐ型拡散層１９，２１、周辺回路ゲート酸化膜２３及び周辺回路ゲート２５は周辺回路トランジスタを構成する。

図２は、第１実施例のメモリセルをマトリクス配置した場合の一例を示す回路図である。
メモリセルがマトリクス配置されている。
横方向（ワードラインＷＬ方向）に並ぶセルｉ０，ｉ１，…の選択ゲート１３は共通のワードラインＷＬｉに電気的に接続されている。また、Ｐ型拡散層５は共通のソースラインＳＬｉに電気的に接続されている。
縦方向（ビットラインＢｉｔ方向）に並ぶセル０ｉ，１ｉ，…のＰ型拡散層９は共通のビットラインＢｉｔｉに電気的に接続されている。
ここで、ｉは０又は自然数である。

消去時は、紫外線照射により、すべてのセルを一括消去するようにする。
書込み時、例えばセル００のみを書き込む場合、書込みするセル００に接続されたワードラインＷＬ０とビットラインＢｉｔ０を所定の電位−Ｖｐｐにバイアスし、他のワードラインＷＬｉ及び他のビットラインＢｉｔｉまた、ソースラインＳＬｉは０Ｖにバイアスする。これにより、セル００の浮遊ゲート１７にメモリゲート酸化膜を介して電子が注入されて、書込みされる。

図３は、第１実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図１及び図３を参照してこの製造方法例を説明する。

（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ（local oxidation of silicon）法によりフィールド酸化膜３（図１を参照。）形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば６〜１６ｎｍの膜厚で犠牲酸化膜２７を形成し、チャネルドープ注入を行なう（（Ａ）参照。）。

（２）選択トランジスタ領域及び周辺回路トランジスタの形成領域を覆い、メモリトランジスタの形成領域に開口部をもつレジストパターン２９を形成する。レジストパターン２９をマスクにしてメモリトランジスタ領域の犠牲酸化膜２７を選択的に除去する（（Ｂ）参照。）。

（３）レジストパターン２９を除去した後、熱酸化処理を施してメモリトランジスタ領域のＮウェル２表面に膜厚が例えば６〜１０ｎｍのメモリゲート酸化膜１５を形成する。このとき、選択トランジスタ領域と周辺回路トランジスタ領域の犠牲酸化膜２７が例えば１２〜２０ｎｍの膜厚に成長して選択ゲート酸化膜１１と周辺回路ゲート酸化膜２３となる。その後、例えば２５０〜４５０ｎｍの膜厚でポリシリコン膜３１を形成する（（Ｃ）参照。）。

（４）写真製版技術及びエッチング技術により、ポリシリコン膜３１から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート１３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート１７を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する。その後、イオン注入法により、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてボロンの注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図１参照。）。

図４は参考例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。

この参考例が図１を参照して説明した第１実施例を異なる点は、選択トランジスタを構成する選択ゲート酸化膜３３がメモリゲート酸化膜１５と同じ膜厚、例えば６〜１０ｎｍ、ここでは７.５ｎｍに形成されている点である。選択ゲート酸化膜３３はメモリゲート酸化膜１５と同時に形成されたものである。

図５は、図４の参考例を製造するための製造方法の一例を説明するための工程断面図であり、図２のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図２及び図３を参照してこの製造方法例を説明する。

（１）図３（Ａ）を参照して説明した上記工程（１）と同じ工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図４を参照。）、犠牲酸化膜２７を形成し、チャネルドープ注入を行なう（（Ａ）参照。）。

（２）周辺回路トランジスタの形成領域を覆い、選択トランジスタ領域及びメモリトランジスタの形成領域に開口部をもつレジストパターン３５を形成する。レジストパターン２９をマスクにして選択トランジスタ領域及びメモリトランジスタ領域の犠牲酸化膜２７を選択的に除去する（（Ｂ）参照。）。

（３）レジストパターン２９を除去した後、熱酸化処理を施して選択トランジスタ領域及びメモリトランジスタ領域のＮウェル２表面に膜厚が例えば６〜１０ｎｍの選択ゲート酸化膜３３及びメモリゲート酸化膜１５を形成する。このとき、周辺回路トランジスタ領域の犠牲酸化膜２７の膜厚が成長して周辺回路ゲート酸化膜２３となる。その後、ポリシリコン膜３１を形成する（（Ｃ）参照。）。

（４）図１を参照して説明した上記工程（４）と同じ工程により、ポリシリコン膜３１から選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５を形成し、さらにイオン注入法によりＰ型拡散層５，７，９，１９，２１を形成する（図４参照。）。

図６は第２実施例を示す図であり、（Ａ）はメモリセル及びキャパシタの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図、（Ｅ）は（Ａ）のＣ−Ｃ'位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。

Ｐ基板１の所定の領域にＮウェル２が形成され、Ｐ基板１表面にフィールド酸化膜３が形成されている。
選択トランジスタ領域にＰ型拡散層５，７、選択ゲート酸化膜１１及び選択ゲート１３からなる選択トランジスタが形成されている。
メモリトランジスタ領域にＰ型拡散層７，９、メモリゲート酸化膜１５及び浮遊ゲート１７はメモリトランジスタが形成されている。
周辺回路トランジスタ領域にＰ型拡散層１９，２１、周辺回路ゲート酸化膜２３及び周辺回路ゲート２５は周辺回路トランジスタが形成されている。

フィールド酸化膜３上に、浮遊ゲート１７と同じ膜厚をもつ下部電極３７が形成されている。下部電極３７の表面に、膜厚が例えば１５〜４０ｎｍ、ここでは２０ｎｍのシリコン酸化膜からなるキャパシタ絶縁膜３９（（Ａ）での図示は省略）が形成されている。キャパシタ絶縁膜３９上に選択ゲート１３及び周辺回路ゲート２５と同じ膜厚をもつポリシリコン膜からなる上部電極４１が形成されている。下部電極３７、キャパシタ絶縁膜３９及び上部電極４１はキャパシタを構成する。
浮遊ゲート１７の表面にもキャパシタ絶縁膜３９が形成されている。

図７は、第２実施例を製造するための製造方法の一例を説明するための工程断面図であり、図６のＡ−Ａ'位置、Ｂ−Ｂ'位置及びＣ−Ｃ'位置に対応している。図６及び図７を参照してこの製造方法例を説明する。

（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３（図６を参照。）形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば１０〜２０ｎｍの膜厚で犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、Ｐ基板１表面にメモリゲート酸化膜１５を形成する。Ｐ基板１上全面にポリシリコン膜を例えば２５０〜４５０ｎｍの膜厚で形成し、そのポリシリコン膜をパターニングして、メモリトランジスタ形成領域のメモリゲート酸化膜１５上に浮遊ゲート１７を形成し、キャパシタ形成領域のフィールド酸化膜３上に下部電極３７を形成する（（Ａ）参照。）。

（２）熱酸化処理を施して下部電極３７及び浮遊ゲート１７の表面に例えば１５〜４０ｎｍのシリコン酸化膜からなるキャパシタ絶縁膜３９を形成する。このとき、選択トランジスタ領域と周辺回路トランジスタ領域のメモリゲート酸化膜１５が例えば１２〜５０ｎｍの膜厚に成長して選択ゲート酸化膜１１と周辺回路ゲート酸化膜２３となる（（Ｂ）参照。）。

（３）Ｐ基板１上全面に、例えば２５０〜４５０ｎｍの膜厚でポリシリコン膜３１を形成する（（Ｃ）参照。）。

（４）写真製版技術及びエッチング技術により、ポリシリコン膜３１から、選択ゲート酸化膜１１上に選択ゲート１３を形成し、周辺回路ゲート酸化膜２３上に周辺回路ゲート２５し、下部電極３７上のキャパシタ絶縁膜３９上に上部電極４１を形成する。その後、イオン注入法により、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてボロンの注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図６参照。）。

図８は参考例を示す図であり、（Ａ）はメモリセル及びキャパシタの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図、（Ｅ）は（Ａ）のＣ−Ｃ'位置での断面図である。図１及び図６と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。

この参考例が図６を参照して説明した第２実施例を異なる点は、選択トランジスタを構成する選択ゲート酸化膜３３がメモリゲート酸化膜１５と同じ膜厚、例えば６〜１０ｎｍ、ここでは７.５ｎｍに形成されており、選択ゲート１３の表面にキャパシタ絶縁膜３９が形成されている点である。選択ゲート酸化膜３３はメモリゲート酸化膜１５と同時に形成されたものである。

図９は、図８の参考例を製造するための製造方法の一例を説明するための工程断面図であり、図８のＡ−Ａ'位置、Ｂ−Ｂ'位置及びＣ−Ｃ'位置に対応している。図６及び図７を参照してこの製造方法例を説明する。

（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３（図８を参照。）形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば１０〜２０ｎｍの膜厚で犠牲酸化膜を形成し、チャネルドープ注入を行なう。犠牲酸化膜を除去した後、Ｐ基板１表面にメモリゲート酸化膜１５及び選択ゲート酸化膜３３となるシリコン酸化膜を形成する。Ｐ基板１上全面にポリシリコン膜を例えば２５０〜４５０ｎｍの膜厚で形成し、そのポリシリコン膜をパターニングして、メモリトランジスタ形成領域のメモリゲート酸化膜１５上に浮遊ゲート１７を形成し、選択トランジスタ形成領域の選択ゲート酸化膜３３上に選択ゲート１３を形成し、キャパシタ形成領域のフィールド酸化膜３上に下部電極３７を形成する（（Ａ）参照。）。

（２）熱酸化処理を施して下部電極３７、選択ゲート１３及び浮遊ゲート１７の表面に例えば１５〜４０ｎｍのシリコン酸化膜からなるキャパシタ絶縁膜３９を形成する。このとき、周辺回路トランジスタ領域のシリコン酸化膜が例えば１２〜５０ｎｍの膜厚に成長して周辺回路ゲート酸化膜２３となる（（Ｂ）参照。）。

（３）Ｐ基板１上全面に、例えば２５０〜４５０ｎｍの膜厚でポリシリコン膜３１を形成する（（Ｃ）参照。）。

（４）写真製版技術及びエッチング技術により、ポリシリコン膜３１から、周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成し、下部電極３７上のキャパシタ絶縁膜３９上に上部電極４１を形成する。その後、イオン注入法により、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてボロンの注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図８参照。）。

上記の実施例では、周辺回路トランジスタとしてＰＭＯＳトランジスタを示しているが、本発明はこれに限定されるものではなく、周辺回路トランジスタとしてＮＭＯＳトランジスタを備えていてもよい、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を備えていてもよい。

図１０に周辺回路トランジスタとしてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を備えた一例としての第３実施例を示す。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。

Ｐ基板１の所定の領域にＮウェル２とＰウェル４３が形成され、Ｐ基板１表面にフィールド酸化膜３が形成されている。
選択トランジスタ領域にＰ型拡散層５，７、選択ゲート酸化膜１１及び選択ゲート１３からなる選択トランジスタが形成されている。
メモリトランジスタ領域にＰ型拡散層７，９、メモリゲート酸化膜１５及び浮遊ゲート１７はメモリトランジスタが形成されている。
ＰＭＯＳトランジスタ用の周辺回路トランジスタ領域にＰ型拡散層１９，２１、周辺回路ゲート酸化膜２３及び周辺回路ゲート２５は周辺回路トランジスタが形成されている。

フィールド酸化膜３に囲まれた領域のＰウェル４３内にＮ型拡散層４５，４７が形成されている。Ｎ型拡散層４５と４７は間隔をもって形成されている。
Ｎ型拡散層４５と４７の間の領域を含むＰウェル４３上に、膜厚が例えば１０〜５０ｎｍ、ここでは１３.５ｎｍの周辺回路ゲート酸化膜４９が形成されている。周辺回路ゲート酸化膜４９上に、Ｎ型拡散層４５及び４７と一部重複して、膜厚が例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍのポリシリコン膜からなる周辺回路ゲート５０が形成されている。Ｎ型拡散層４５，４７、周辺回路ゲート酸化膜４９及び周辺回路ゲート５０はＮＭＯＳからなる周辺回路トランジスタを構成する。
同じＰ基板１にＰＭＯＳトランジスタとＮＭＯＳトランジスタを備えた構造は、通常のＣＭＯＳ（Complimentary MOS）プロセスによって形成することができる。

図１１は分割抵抗回路と定電圧発生回路を備えた一実施例を示す回路図である。
直流電源５１からの電源を安定して供給すべく、定電圧発生回路４９が設けられている。定電圧発生回路４９は、直流電源５１が接続される入力端子（Ｖbat）５３、基準電圧発生回路（Ｖref）５５、演算増幅器５７、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）５９、分割抵抗６１，６３及び出力端子（Ｖout）６５を備えている。

分割抵抗６３はＲ０により構成される。分割抵抗６１は、直列に接続された複数の抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉを備えている。抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉに対応してヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉが並列に接続されている。

ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオンとオフを切り替えるための読出し回路６６及び不揮発性メモリセル６７が設けられている。読出し回路６６の出力は対応するヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのゲートに接続されている。不揮発性メモリセル６７には複数のメモリセルが配置されており、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉをオン又はオフする情報が記憶されている。読出し回路６６は不揮発性メモリセル６７の記憶状態に応じてヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉをオン又はオフさせる。

定電圧発生回路４９の演算増幅器５７では、出力端子がＰＭＯＳ５９のゲート電極に接続され、反転入力端子に基準電圧発生回路５５から基準電圧Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを抵抗６１と６３で分割した電圧が印加され、抵抗６１，６３の分割電圧が基準電圧Ｖrefに等しくなるように制御される。

図１２は分割抵抗回路と電圧検出回路を備えた一実施例を示す回路図である。図１１と同じ部分には同じ符号を付す。
電圧検出回路７３において、測定すべき端子の電圧（入力電圧Ｖsens）が入力される入力端子６８と接地電位の間に、分割抵抗６１，６３及び発振防止用抵抗素子ＲＨが直列に接続されている。分割抵抗６１，６３の構成は図５と同じである。

抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉに対応してヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉが並列に接続されている。ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉに読出し回路６６が接続されている。読出し回路６６に不揮発性メモリセル６７が接続されている。

抵抗素子６１と接地の間に発振防止用抵抗素子ＲＨが設けられている。発振防止用抵抗素子ＲＨに並列にＮチャンネル型の発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨが接続されている。発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨのゲートは演算増幅器５７の出力に接続されている。

演算増幅器５７の反転入力端子は分割抵抗６１と６３の間の接続点に接続されている。演算増幅器５７の非反転入力端子に基準電圧発生回路５５が接続され、基準電圧Ｖrefが印加される。演算増幅器５７の出力はインバータ６９及び出力端子（ＤＴout）７１を介して外部に出力される。

電圧検出回路７３において、高電圧検出状態では発振防止用抵抗素子ＲＨはオフ状態であり、入力端子６８から入力される測定すべき端子の電圧が高く、分割抵抗６１と分割抵抗６３及び発振防止用抵抗素子ＲＨにより分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器５７の出力が論理値０を維持し、その出力はインバータ６９により反転され論理値１にされて出力端子７１から出力される。このとき演算増幅器５７の反転入力端子に入力される分割電圧は、
{(Ｒ０)＋(ＲＨ)}／{(Ｒ１)＋(Ｒ２)…＋(Ｒｉ−１)＋(Ｒｉ)＋(Ｒ０)＋(ＲＨ)}×(Ｖsens)
である。

測定すべき端子の電圧が降下してきて分割抵抗６１と分割抵抗６３及び発振防止用抵抗素子ＲＨ６３により分割された電圧が基準電圧Ｖref以下になると演算増幅器５７の出力が論理値１になり、その出力はインバータ６９により反転され論理値０にされて出力端子７１から出力される。

演算増幅器５７の出力が論理値１になると、発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨがオン状態になり、分割抵抗６３が発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨを介して接地電位に接続され、分割抵抗６１と６３の間の電圧が低下する。これにより、演算増幅器５７の出力は論理値１を維持し、電圧検出回路７３は低電圧検出状態になる。このように、発振防止用抵抗素子ＲＨ及び発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨは入力電圧Ｖsensが低下してきたときに電圧検出回路７３の出力の発振を防止する。

電圧検出回路７３の低電圧検出状態における演算増幅器５７の反転入力端子に入力される分割電圧は、
(Ｒ０)／{(Ｒ１)＋(Ｒ２)…＋(Ｒｉ−１)＋(Ｒｉ)＋(Ｒ０)}×(Ｖsens)
である。電圧検出回路７３を高電圧検出状態するための解除電圧は、低電圧検出状態における演算増幅器５７の反転入力端子に入力される分割電圧が基準電圧Ｖrefよりも大きくなる入力電圧Ｖsensである。

図１１及び図１２に示した実施例において、読出し回路６６、基準電圧発生回路５５及び演算増幅器５７を構成するＭＯＳトランジスタ、並びに、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ及び発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨとして、本発明の半導体装置を構成する周辺回路トランジスタが用いられる。ただし、上記のＭＯＳトランジスタの全部に本発明の半導体装置を構成する周辺回路トランジスタが用いられている必要はない。

図１１及び図１２に示した実施例では、読出し回路６６及び不揮発性メモリセル６７の制御により、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオンとオフを選択して、分割抵抗６１の抵抗値を調整することができる。これにより、定電圧発生回路５３の出力電圧及び電圧検出回路７３の出力電圧について設定電圧を調整することができる。

従来の定電圧発生回路及び電圧検出回路では、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ、読出し回路６６及び不揮発性メモリセル６７に代えて、抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉごとにポリシリコン又は金属材料からなるヒューズが並列に接続され、ヒューズを切断することにより分割抵抗の抵抗値を調整していた。

図１１及び図１２に示した実施例では、読出し回路６６及び不揮発性メモリセル６７の制御により、ヒューズでは困難であった一度オフ状態にしたスイッチ（ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ）を再度オン状態にすることができるので、定電圧発生回路５３の出力電圧及び電圧検出回路７３の出力電圧について設定電圧の変更を自由に行なうことができる。

さらに、不揮発性メモリセル６６への書込みによりヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオン状態又はオフ状態を切り替えることができるので、半導体装置をパッケージに収容した後でも、定電圧発生回路５３の出力電圧及び電圧検出回路７３の出力電圧について設定電圧の調整及び変更を行なうことができる。

図１１及び図１２では、本発明の分割抵抗回路を定電圧発生回路及び電圧検出回路に適用しているが、本発明はこれに限定されるものではなく、本発明の分割抵抗回路を他の回路に適用することもできる。

以上、本発明の実施例を説明したが、数値、形状、材料、配置などは一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

第１実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。 第１実施例のメモリセルをマトリクス配置した場合の一例を示す回路図である。 第１実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。 参考例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。 図４の参考例を製造するための製造方法の一例を説明するための工程断面図であり、図２のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。 第２実施例を示す図であり、（Ａ）はメモリセル及びキャパシタの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図、（Ｅ）は（Ａ）のＣ−Ｃ'位置での断面図である。 第２実施例を製造するための製造方法の一例を説明するための工程断面図であり、図６のＡ−Ａ'位置、Ｂ−Ｂ'位置及びＣ−Ｃ'位置に対応している。 参考例を示す図であり、（Ａ）はメモリセル及びキャパシタの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図、（Ｅ）は（Ａ）のＣ−Ｃ'位置での断面図である。 図８の参考例を製造するための製造方法の一例を説明するための工程断面図であり、図８のＡ−Ａ'位置、Ｂ−Ｂ'位置及びＣ−Ｃ'位置に対応している。 第３実施例を示す図であり、（Ａ）はメモリセル及の平面図、（Ｂ）はＰＭＯＳトランジスタからなる周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図、（Ｅ）はＮＭＯＳトランジスタからなる周辺回路トランジスタの平面図、（Ｆ）は（Ｅ）のＤ−Ｄ'位置での断面図である。 分割抵抗回路と定電圧発生回路を備えた一実施例を示す回路図である。 分割抵抗回路と電圧検出回路を備えた一実施例を示す回路図である。 従来例としての１層ゲート型の不揮発性メモリを示す平面図である。 従来例としての２層ゲート型の不揮発性メモリを示す断面図である。 制御ゲートを備えていない不揮発性メモリを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ’位置での断面図である。

符号の説明

１ Ｐ基板（半導体基板）
２ Ｎウェル
３ フィールド酸化膜
５，７，９，１９，２１ Ｎ型拡散層
１１，３３ 選択ゲート酸化膜
１３ 制御ゲート
１５ メモリゲート酸化膜
１７ 浮遊ゲート
２３ 周辺回路ゲート酸化膜
２５ 周辺回路ゲート
３７ 下部電極
３９ キャパシタ絶縁膜
４１ 上部電極
４３ Ｐウェル
４５，４７ Ｎ型拡散層
４９ 周辺回路ゲート酸化膜
５１ 周辺回路ゲート

Claims (9)

1. 半導体基板上に形成されたメモリゲート酸化膜と前記メモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる浮遊ゲートをもつＭＯＳトランジスタからなるメモリトランジスタと、
   前記半導体基板上に形成された選択ゲート酸化膜と前記選択ゲート酸化膜上に形成されたポリシリコンからなる選択ゲートをもち、前記メモリトランジスタに直列に接続されたＭＯＳトランジスタからなる選択トランジスタと、を備えた不揮発性メモリセルと、
   前記半導体基板上に形成された周辺回路ゲート酸化膜と前記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタを備え、
   前記メモリゲート酸化膜の膜厚は前記周辺回路ゲート酸化膜の膜厚よりも薄く形成されており、
   前記選択ゲート酸化膜の膜厚は前記周辺回路ゲート酸化膜の膜厚と同じである半導体装置。
2. 前記メモリトランジスタ及び前記選択トランジスタはＰＭＯＳトランジスタである請求項１に記載の半導体装置。
3. 前記半導体基板上に絶縁膜を介して形成されたポリシリコンからなる下部電極と、前記下部電極上にキャパシタ絶縁膜を介して形成されたポリシリコンからなる上部電極をもつキャパシタをさらに備え、
   前記浮遊ゲートは前記下部電極と同じポリシリコン層から形成されたものであり、前記浮遊ゲートの上面及び側面に前記キャパシタ絶縁膜が形成されている請求項１又は２に記載の半導体装置。
4. 前記周辺回路ゲートは前記上部電極と同じポリシリコン層から形成されたものである請求項３に記載の半導体装置。
5. 前記選択ゲートは前記浮遊ゲート及び前記下部電極と同じポリシリコン層から形成されたものである請求項３又は４に記載の半導体装置。
6. 前記選択ゲートは前記周辺回路ゲート及び前記上部電極と同じポリシリコン層から形成されたものである請求項４に記載の半導体装置。
7. ２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
   前記分割抵抗回路は、直列に接続された複数の抵抗値調整用抵抗素子と、前記ヒューズ素子として前記抵抗値調整用抵抗素子に対応して並列に接続された複数のヒューズ用ＭＯＳトランジスタと、請求項１から６のいずれかに記載の前記不揮発性メモリセル及び前記周辺回路トランジスタと、前記不揮発性メモリセルの記憶状態に応じて前記ヒューズ用ＭＯＳトランジスタのオンとオフを切り替えるための読出し回路を備え、
   前記ヒューズ用ＭＯＳトランジスタもしくは前記読出し回路を構成するＭＯＳトランジスタ又はその両方が前記周辺回路トランジスタにより構成されていることを特徴とする半導体装置。
8. 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
   前記分割抵抗回路として請求項７に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
9. 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
   前記分割抵抗回路として請求項７に記載の分割抵抗回路を備えていることを特徴とする半導体装置。

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