KR100779479B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100779479B1
KR100779479B1 KR1020067016720A KR20067016720A KR100779479B1 KR 100779479 B1 KR100779479 B1 KR 100779479B1 KR 1020067016720 A KR1020067016720 A KR 1020067016720A KR 20067016720 A KR20067016720 A KR 20067016720A KR 100779479 B1 KR100779479 B1 KR 100779479B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate oxide
peripheral circuit
transistor
gate
Prior art date
Application number
KR1020067016720A
Other languages
English (en)
Other versions
KR20070061760A (ko
Inventor
마사아키 요시다
Original Assignee
가부시키가이샤 리코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2004372775A external-priority patent/JP5004419B2/ja
Priority claimed from JP2005097472A external-priority patent/JP5004431B2/ja
Application filed by 가부시키가이샤 리코 filed Critical 가부시키가이샤 리코
Publication of KR20070061760A publication Critical patent/KR20070061760A/ko
Application granted granted Critical
Publication of KR100779479B1 publication Critical patent/KR100779479B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 트랜지스터와 선택 트랜지스터를 갖는 비휘발성 메모리 셀 및 주변 회로 트랜지스터를 포함하는 반도체 장치가 개시된다. 상기 메모리 트랜지스터는 반도체 기판 상에 배치되어 있는 메모리 게이트 산화막 및 상기 메모리 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함한다. 상기 선택 트랜지스터는 상기 메모리 트랜지스터에 직렬로 접속되어 있고, 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함한다. 상기 주변 회로 트랜지스터는 상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함한다. 상기 메모리 게이트 산화막은 상기 주변 회로 게이트 산화막 보다 얇게 배치되어 있다.
메모리 트랜지스터, 선택 트랜지스터, 주변 회로 트랜지스터

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 플로팅 게이트를 갖는 비휘발성 메모리 셀 및 논리 회로와 같은 주변 회로를 포함하는 반도체 장치에 관한 것이다. 이러한 반도체 장치는 예를 들어, 분배기 저항 회로, 전압 검출 회로, 또는 정전압 발생 회로를 포함하는 반도체 장치로서 적용될 수 있다.
비휘발성 메모리의 일 형태에 대응하는 EEPROM(전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리) 은 일반적으로 사용되는 게이트의 개수에 따라 2 가지 종류로 분류될 수 있다. 즉, EEPROM 은 1-층 게이트 형 비휘발성 메모리 셀과 2-층 게이트 형 비휘발성 메모리 셀로 분류될 수 있다. 예를 들어, 일본 특허공개공보 6-85275 호 및 일본 국제번역 특허 출원 공개 8-506693 호는 1-층 게이트 형 비휘발성 메모리와 관련된 기술들을 개시하고 있고, 일본 특허공고 4-80544 호는 2-층 게이트 형 비휘발성 메모리와 관련된 기술들을 개시하고 있다.
도 1 은 1-층 게이트 형 비휘발성 메모리의 평면도이다. 도 1 에 도시된 비휘발성 메모리는 p-형 반도체 기판 (p-기판) (101), n-형 확산층 (103, 105, 107) 및 제어 게이트 (109) 를 포함한다. n-형 확산층 (103 과 105) 사이에 공간이 있고, n-형 확산층 (105 와 107) 사이에 공간이 있음에 주목할 만하다.
폴리실리콘막으로 만들어진 선택 게이트 (111) 는 n-형 확산층 (103 과 105) 사이의 영역을 포함하는 p-기판 (101) 의 영역에서 게이트 산화막 (도시되지 않음) 을 사이에 두고 배치되어 n-형 확산층 (103 과 105) 의 일부분과 중첩되어 있다. 폴리실리콘막으로 만들어진 플로팅 게이트 (113) 는 n-형 확산층 (105 와 107) 사이의 영역 및 제어 게이트 (109) 를 포함하는 p-기판 (101) 의 영역 상에서 연장하도록 실리콘 산화막 (도시되지 않음) 을 사이에 두고 배치되어 있다. 플로팅 게이트 (113) 가 메모리 게이트 산화막을 사이에 두고 n-형 확산층 (105 와 107) 의 일부분과 부분적으로 중첩되도록 배치되어 있음에 주목할 만하다.
이러한 1-층 게이트 형 비휘발성 메모리에 대한 기입(write) 동작을 수행할 때, 즉, 전자들을 플로팅 게이트 (113) 에 주입할 때, n-형 확산층 (103) 은 0 V 로 설정되고, n-형 확산층 (107) 은 소정의 전위 Vpp 로 설정되고, 상기 소정의 전위 Vpp 는 제어 게이트 (109) 와 선택 게이트 (111) 에 인가된다. 이런 식으로, n-형 확산층 (103, 105) 및 선택 게이트 (111) 에 의해 실현되는 트랜지스터가 턴 온 될 수 있고, 전자들이 n-형 확산층 (105) 으로부터 메모리 게이트 산화막을 통해 플로팅 게이트 (113) 내부로 주입될 수 있다.
이러한 1-층 게이트 형 비휘발성 메모리에 대한 소거 동작을 수행할 때, 즉, 플로팅 게이트 (113) 로부터 전자들을 방출할 때, 제어 게이트 (109) 는 0 V 로 설정되고, n-형 확산층 (107) 은 개방되고, 소정의 전위 Vpp 가 n-형 확산층 (103) 및 선택 게이트 (111) 에 인가된다. 이런 식으로, n-형 확산층 (103, 105) 및 선택 게이트 (111) 에 의해 실현되는 트랜지스터가 턴 온 될 수 있고, 플로팅 게이트 (113) 에 주입된 전자들이 터널링 효과에 의해 메모리 게이트 산화막을 통해 n-형 확산층 (105) 내부로 인출될 수 있다.
도 2 는 2-층 게이트 형 비휘발성 메모리의 단면도이다. 도 2 에 도시된 비휘발성 메모리는 p-기판 (101) 및 서로 이격되어 있는 n-형 확산층 (117 과 119) 을 포함한다. 폴리실리콘막으로 만들어진 플로팅 게이트 (123) 가 n-형 확산층 (117 과 119) 사이의 영역을 포함하는 p-기판 (101) 의 영역에서 메모리 게이트 산화막 (121) 을 사이에 두고 배치되어 n-형 확산층 (117 과 119) 의 일부분과 부분적으로 중첩되어 있다. 폴리실리콘막으로 만들어진 제어 게이트 (127) 가 실리콘 산화막 (125) 을 사이에 두고 플로팅 게이트 (123) 상에 배치되어 있다.
이러한 2-층 게이트 형 비휘발성 메모리에 대한 기입 동작을 수행할 때, 즉, 전자들을 플로팅 게이트 (123) 내부로 주입할 때, n-형 확산층 (119) 은 0 V 로 설정되고, n-형 확산층 (117) 은 소정의 전위 Vpp 로 설정되며, 상기 소정의 전위 Vpp 가 제어 게이트 (127) 에 인가된다. 이런 식으로, 전자들이 n-형 확산층 (119) 으로부터 메모리 게이트 산화막을 통해 플로팅 게이트 (123) 내부로 주입될 수 있다.
이러한 2-층 게이트 형 비휘발성 메모리에 대한 소거 동작을 수행할 때, 즉, 전자들을 플로팅 게이트 (123) 로부터 방출할 때, 제어 게이트 (127) 가 0 V 로 설정되고, n-형 확산층 (117) 이 개방되고, 또한 소정의 전위 Vpp 가 n-형 확산층 (119) 에 인가된다. 이런 식으로, 플로팅 게이트 (123) 내부에 주입되는 전자들이 메모리 게이트 산화막 (121) 을 통해 n-형 확산층 (119) 내부로 인출될 수 있다.
일본 특허공개공보 2003-168747 호 및 일본 특허공개공보 2004-31920 호는 제어 게이트를 포함하지 않는 비휘발성 메모리 셀과 관련된 기술들을 개시한다.
도 3a 및 도 3의 (b) 는 제어 게이트를 포함하지 않는 비휘발성 메모리를 도시하는 다이어그램이고, 도 3a 는 비휘발성 메모리의 평면도이고 도 3의 (b) 는 비휘발성 메모리의 단면도이다. 이들 도면에서, 도 1 및 도 2 에 도시된 것들과 동일한 기능을 갖는 구성요소들에게는 동일한 참조부호가 부여되어 있다.
도 3a 및 도 3의 (b) 에 도시된 비휘발성 메모리는 p-기판 (101) 과 n-형 확산층 (103, 105 및 107) 을 포함한다. n-형 확산층 (103 과 105) 사이에 공간이 있고, n-형 확산층 (105 와 107) 사이에 공간이 있음에 주목할 만 하다.
폴리실리콘막으로 만들어진 선택 게이트 (111) 가 n-형 확산층 (103 과 105) 사이의 영역을 포함하는 p-기판 (101) 의 영역 상에 게이트 산화막 (129) 을 사이에 두고 배치되어 n-형 확산층 (103 과 105) 의 일부분과 부분적으로 중첩되어 있다. 폴리실리콘막으로 만들어진 플로팅 게이트 (123) 가 n-형 확산층 (105 와 107) 사이의 영역을 포함하는 p-기판 (101) 의 영역에서 메모리 게이트 산화막 (121) 을 사이에 두고 배치되어 메모리 트랜지스터가 실현된다. 플로팅 트랜지스터 (123) 가 메모리 게이트 산화막 (121) 을 사이에 두고 n-형 확산층 (105 와 107) 의 일부분과 부분적으로 중첩되어 있다.
이러한 비휘발성 메모리에 대한 소거 동작을 수행할 때, 즉, 플로팅 게이트 (123) 로부터 전자들을 방출할 때, 예를 들어, UV(ultra violet) 선이 플로팅 트랜지스터 (123) 에 조사되어 플로팅 트랜지스터 (123) 가 제로-전하 상태로 초기화될 수 있다.
이 경우에, n-형 확산층 (103) 은 0 V 로 설정되고, n-형 확산층 (107) 과 선택 게이트 (111) 는 예를 들어, 7 V 와 같은 소정의 전위 Vpp 로 설정된다. 이런 식으로, n-형 확산층 (103, 105) 과 선택 게이트 (111) 에 의해 실현되는 선택 트랜지스터가 턴 온 될 수 있고, 플로팅 게이트 (123) 에 주입된 전자들이 터널링 효과에 의해 메모리 게이트 산화막 (123) 을 통해 n-형 확산층 (105) 내부로 인출될 수 있다. 본 예에서, n-형 확산층 (103) 과 플로팅 게이트 (123) 는 서로 적절하게 중첩되어야 한다. 따라서, 내장된 n-형 확산층은 일본 특허공개공보 2003-168747 호에 개시되어 있는 바와 같이 플로팅 게이트 (123) 아래에 배치된 n-형 확산층 (105) 측에 있다.
이러한 비휘발성 메모리에 대한 기입 동작을 수행할 때, 즉, 전자들을 플로팅 게이트 (123) 내부로 주입할 때, n-형 확산층 (107) 은 0 V 로 설정되고, 4.5 V 와 같은 소정의 전위 Vpp 가 n-형 확산층 (103) 에 인가되고, 선택 게이트 (111) 는 2 V 와 같은 소정의 전압 Von 으로 설정된다. 이런 식으로, n-형 확산층 (103, 105) 과 선택 게이트 (111) 에 의해 실현되는 선택 트랜지스터가 설정되고 있고, 전자들이 n-형 확산층 (105) 으로부터 메모리 게이트 산화막 (121) 을 통해 플로팅 게이트 (123) 내부로 주입될 수 있다. 이 경우에, 내장형 n-형 확산층은 소거 동작을 수행하는 경우에서와 같이 제공되어야 한다.
또한, 일본 특허공개공보 2004-31920 호는 논리 회로와 같은 주변 회로를 실현하는 MOS(Metal Oxide of Silicon) 트랜지스터의 게이트 산화막을 선택 트랜지스 터의 게이트 산화막과 메모리 트랜지스터의 게이트 산화막과 동일한 두께를 갖도록 배치하는 것을 개시하고 있다.
제어 게이트를 포함하지 않는 메모리 트랜지스터의 게이트 산화막, 선택 트랜지스터의 게이트 산화막 및 주변 회로 트랜지스터의 게이트 산화막이 일본 특허공개공보 2004-31920 호에 개시된 바와 같이 동일한 두께를 갖도록 배치되는 경우, 예를 들어, 게이트 산화막이 7.5 nm 의 서브 하프 레벨(sub half level)로 두께를 갖도록 배치되면, 메모리 트랜지스터의 메모리 게이트 산화막도 또한 7.5 nm 의 두께를 갖는다. 이 경우에, 본 발명의 발명자에 의한 실험을 통해 대략 6-7 V 이상의 소정의 전위 Vpp 가 우수한 기입 특성을 얻기 위해 요구된다는 것이 밝혀졌다.
그러나, 이 경우에, 6-7 V 이상의 전압은, 예를 들어, 메모리 트랜지스터에 대한 기입 동작을 수행할 때 메모리에 소정의 전위 Vpp 를 인가하도록 구성되어 있는 주변 회로 트랜지스터에 인가되어야 한다. 이것은 대략 10 MV/cm 에 도달하는 전계가 주변 회로 트랜지스터의 7.5 nm-두께의 게이트 산화막 (이하, '주변 회로 게이트 산화막' 으로 지칭)에 인가되고, 그럼으로써 주변 회로 게이트 산화막이 쉽게 손상될 수 있고 대응하는 반도체 장치의 수율과 신뢰도가 저하될 수 있다는 것을 의미한다. 또한, 본 발명의 발명자가 알아낸 바에 따르면, 7.5 nm-두께의 게이트 산화막을 갖는 NMOS 트랜지스터 (N 채널 MOS 트랜지스터) 의 스냅백(snapback) 전압은 약 6-7 V 이고 이것은 소정의 전위 Vpp 와 실질적으로 일치하고, 그럼으로써, 기입 동작이 메모리 트랜지스터 상에서 수행될 때 주변 회로가 쉽게 손상될 수 있고, 대응하는 반도체 장치의 수율과 신뢰도가 이러한 국면으로부터 또한 저하될 수 있다.
이러한 문제점을 방지하기 위해, 메모리 트랜지스터의 게이트 산화막 두께, 선택 트랜지스터의 게이트 산화막 두께 및 주변 회로 트랜지스터의 게이트 산화막 두께는 예를 들어, 대략 13.5 nm 의 절반 수준(half level)으로 설정될 수 있다. 그러나, 게이트 산화막 두께가 증가되면, 기입 전압 Vpp 도 또한 증가되어야 하고 따라서 게이트 산화막 두께가 서브 하프 레벨로 설정되어 있는 경우에 일어나는 문제점들을 해결하지 못한다. 게이트 산화막의 두께가 대략 13.5 nm 이도록 배치되고 기입 전압 Vpp 가 대략 6-7 V 로 설정되면, 주변 회로 게이트 산화막에 대한 손상은 방지될 수 있지만, 메모리 트랜지스터의 메모리 게이트 산화막도 또한 13.5 nm 로 배치되므로 우수한 기입 특성을 얻을 수 없다.
또한, 본 발명의 발명자는 제어 게이트 없는 메모리 트랜지스터, 선택 트랜지스터 및 주변 회로 트랜지스터를 포함하는 일본 특허공개공보 2004-31920 호에 개시된 반도체 장치를 테스트하고 평가하여, 플로팅 게이트의 폴리실리콘 내의 높은 불순물 농도 때문에 근본적으로 이러한 반도체 장치에서는 충분한 전하 유지 특성을 얻을 수 없다는 것을 밝혀내었다.
본 발명은 상술된 하나 이상의 문제점에 대응하여 착상되었고, 선택 트랜지스터와 플로팅 게이트를 갖지만 제어 게이트는 없는 메모리 트랜지스터를 포함하는 비휘발성 메모리 셀 및 주변 회로 트랜지스터를 포함하는 반도체 장치를 제공하며, 상기 반도체 장치에서는 상기 메모리 트랜지스터에 대한 기입 동작이 주변 회로 게이트 산화막의 손상을 방지하면서 적절하게 수행될 수 있다.
본 발명은 또한 선택 트랜지스터와 플로팅 게이트를 갖지만 제어 게이트는 없는 메모리 트랜지스터를 포함하는 비휘발성 메모리 셀 및 주변 회로 트랜지스터를 포함하는 반도체 장치를 제공하며, 상기 반도체 장치에서는 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
본 발명의 일 실시예에 따르면,
반도체 기판;
상기 반도체 기판 상에 배치되어 있는 메모리 게이트 산화막, 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터; 및
상기 메모리 트랜지스터에 직렬로 접속되어 있는 MOS 트랜지스터에 의해 실현되고, 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를
포함하는 비휘발성 메모리 셀; 및
상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터를 구비하는 반도체 장치가 제공되고,
여기에서 상기 메모리 게이트 산화막은 상기 주변 회로 게이트 산화막 보다 얇게 배치되어 있다.
본 발명의 바람직한 일 실시예에서, 메모리 트랜지스터와 선택 트랜지스터는 PMOS 트랜지스터이다.
본 발명의 바람직한 다른 실시예에서, 선택 게이트 산화막과 메모리 게이트 산화막은 동일한 두께를 갖도록 배치되어 있다.
본 발명의 바람직한 다른 실시예에서, 선택 게이트 산화막과 주변 회로 게이트 산화막은 동일한 두께를 갖도록 배치되어 있다.
바람직한 다른 실시예에서, 본 발명의 반도체 장치는,
반도체 기판 상에 절연막을 사이에 두고 배치되어 있는 폴리실리콘으로 만들어진 하부 전극 및 상기 하부 전극 상에 캐패시터 절연막을 사이에 두고 배치되어 있는 폴리실리콘으로 만들어진 상부 전극을 포함하는 캐패시터를 추가로 포함하고,
여기에서 플로팅 게이트와 하부 전극은 동일한 폴리실리콘층으로부터 생성되고 캐패시터 절연막은 플로팅 게이트의 상부면과 측면에 배치되어 있다.
본 발명의 바람직한 다른 실시예에서, 주변 회로 게이트와 상부 전극은 동일한 폴리실리콘층으로부터 생성된다.
본 발명의 바람직한 다른 실시예에서, 선택 게이트, 플로팅 게이트, 및 하부 전극은 동일한 폴리실리콘층으로부터 생성된다.
본 발명의 바람직한 다른 실시예에서, 선택 게이트, 주변 회로 게이트, 및 상부 전극은 동일한 폴리실리콘층으로부터 생성된다.
본 발명의 다른 실시예에 따르면, 전압 분배를 통해 전압 출력을 얻고 하나 이상의 퓨즈 소자를 절단함으로써 상기 전압 출력을 조정하도록 구성되어 있는 분배기 저항 회로를 구비하는 반도체 장치가 제공된다. 일 실시예에 따른 상기 분배기 저항 회로는, 직렬로 접속되어 있는 복수의 저항값 조정 저항 소자; 상기 저항값 조정 저항 소자에 병렬로 접속되어 있는 상기 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터; 본 발명의 일 실시예에 따른 비휘발성 메모리 셀; 및 상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독(read) 회로를 포함하고, 여기에서 상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나는 본 발명의 일 실시예에 따른 주변 회로 트랜지스터로서 구성되어 있다.
본 발명의 다른 실시예에 따르면, 입력 전압을 분배하고 분배 전압을 출력하는 본 발명의 일 실시예에 따른 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 분배기 저항 회로로부터의 상기 분배 전압과 기준 전압 발생 회로로부터의 기준 전압을 비교하는 비교기 회로를 포함하는 전압 검출 회로를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 실시예에 따르면, 입력 전압의 출력을 제어하는 출력 드라이버, 출력 전압을 분배하고 분배 전압을 출력하는 본 발명의 일 실시예에 따른 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 분배기 저항 회로로부터의 상기 분배 전압과 기준 전압 발생 회로로부터의 기준 전압을 비교하고 비교 결과에 따라 출력 드라이버의 동작을 제어하는 비교기 회로를 포함하는 정전압 발생 회로를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 실시예에 따르면,
반도체 기판;
상기 반도체 기판 상에 배치되어 있는 메모리 게이트 산화막, 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터; 및
상기 메모리 트랜지스터에 직렬로 접속되어 있는 MOS 트랜지스터에 의해 실현되고, 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를
포함하는 비휘발성 메모리 셀; 및
상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터를 구비하는 반도체 장치가 제공되고,
여기에서 상기 플로팅 게이트의 폴리실리콘 내의 불순물 농도는 상기 주변 회로 게이트의 폴리실리콘 내의 불순물 농도 보다 낮게 배치되어 있다.
본 발명의 바람직한 일 실시예에서, 선택 게이트의 폴리실리콘 내의 불순물 농도는 플로팅 게이트의 폴리실리콘 내의 불순물 농도와 일치한다.
본 발명의 바람직한 다른 실시예에서, 선택 게이트의 폴리실리콘 내의 불순물 농도는 주변 회로 게이트의 폴리실리콘 내의 불순물 농도와 일치한다.
본 발명의 바람직한 다른 실시예에서, 메모리 게이트 산화막, 선택 게이트 산화막, 및 주변 회로 게이트 산화막은 동일한 두께를 갖도록 배치되어 있다.
본 발명의 바람직한 다른 실시예에서, 메모리 게이트 산화막은 주변 회로 게이트 산화막 보다 얇게 배치되어 있다.
본 발명의 바람직한 다른 실시예에서, 선택 게이트 산화막과 메모리 게이트 산화막은 동일한 두께를 갖도록 배치되어 있다.
본 발명의 바람직한 다른 실시예에서, 선택 게이트 산화막과 주변 회로 게이트 산화막은 동일한 두께를 갖도록 배치되어 있다.
본 발명의 바람직한 다른 실시예에서, 메모리 트랜지스터와 선택 트랜지스터는 PMOS 트랜지스터이다.
본 발명의 다른 실시예에 따르면, 전압 분배를 통해 전압 출력을 얻고 하나 이상의 퓨즈 소자를 절단함으로써 전압 출력을 조정하도록 구성되어 있는 반도체 장치가 제공된다. 일 실시예에 따른 분배기 저항 회로는, 직렬로 접속되어 있는 복수의 저항값 조정 저항 소자, 상기 저항값 조정 저항 소자들에 병렬로 접속되어 있는 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀, 및 상기 비휘발성 메모리 셀의 저장 상태에 따라 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로를 포함하고, 여기에서 퓨즈 MOS 트랜지스터들과 판독 회로 중 적어도 하나는 본 발명의 일 실시예에 따른 주변 회로 트랜지스터로서 구성되어 있다.
본 발명의 다른 실시예에 따르면, 입력 전압을 분배하고 분배 전압을 출력하는 본 발명의 일 실시예에 따른 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 분배기 저항 회로로부터의 상기 분배 전압과 기준 전압 발생 회로로부터의 기준 전압을 비교하는 비교기 회로를 포함하는 전압 검출 회로를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 실시예에 따르면, 입력 전압의 출력을 제어하는 출력 드라이버, 출력 전압을 분배하고 분배 전압을 출력하는 본 발명의 일 실시예에 따른 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 분배기 저항 회로로부터의 상기 분배 전압과 기준 전압 발생 회로로부터의 기준 전압을 비교하고 비교 결과에 따라 출력 드라이버의 동작을 제어하는 비교기 회로를 포함하는 정전압 발생 회로를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련하여 읽을 때 다음의 상세한 설명으로부터 보다 명확하게 될 것이다.
도 1 은 1-층 게이트 형 비휘발성 메모리의 평면도이고;
도 2 는 2-층 게이트 형 비휘발성 메모리의 단면도이고;
도 3의 (a) 및 도 3의 (b) 는 제어 게이트를 포함하지 않는 비휘발성 메모리를 도시하는 다이어그램으로, 도 3의 (a) 는 비휘발성 메모리의 평면도이고, 도 3의 (b) 는 도 3의 (a) 의 E-E' 라인을 절단한 단면도이고;
도 4의 (a) 내지 도 4의 (d) 는 본 발명의 제 1 실시예를 도시하는 다이어그램으로, 도 4의 (a) 는 메모리 셀의 평면도이고, 도 4의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 4의 (c) 는 도 4의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 4의 (d) 는 도 4의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 5 는 제 1 실시예의 메모리 셀들의 예시적인 행렬 배열을 도시하는 회로도이고;
도 6의 (a) 내지 도 6의 (c) 는 제 1 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 7의 (a) 내지 도 7의 (d) 는 본 발명의 제 2 실시예를 도시하는 다이어그램으로서, 도 7의 (a) 는 메모리 셀의 평면도이고, 도 7의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 7의 (c) 는 도 7의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 7의 (d) 는 도 7의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 8의 (a) 내지 도 8의 (c) 는 제 2 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 9의 (a) 내지 도 9의 (e) 는 본 발명의 제 3 실시예를 도시하는 다이어그램으로서, 도 9의 (a) 는 메모리 셀과 캐패시터의 평면도이고, 도 9의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 9의 (c) 는 도 9의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 9의 (d) 는 도 9의 (b) 의 주변 회로 트랜지스터의 B- B' 라인을 절단한 단면도이고, 도 9의 (e) 는 도 9의 (a) 의 캐패시터의 C-C' 라인을 절단한 단면도이고;
도 10의 (a) 내지 도 10의 (c) 는 제 3 실시예의 메모리 셀, 주변 회로 트랜지스터, 및 캐패시터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 11의 (a) 내지 도 11의 (e) 는 본 발명의 제 4 실시예를 도시하는 다이어그램으로서, 도 11의 (a) 는 메모리 셀과 캐패시터의 평면도이고, 도 11의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 11의 (c) 는 도 11의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 11의 (d) 는 도 11의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고, 도 11의 (e) 는 도 11의 (a) 의 캐패시터의 C-C' 라인을 절단한 단면도이고;
도 12의 (a) 내지 도 12의 (c) 는 제 4 실시예의 메모리 셀, 주변 회로 트랜지스터, 및 캐패시터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 13의 (a) 내지 도 13의 (f) 는 본 발명의 제 5 실시예를 도시하는 다이어그램으로서, 도 13의 (a) 는 메모리 셀의 평면도이고, 도 13의 (b) 는 주변 회로 트랜지스터로서 PMOS 트랜지스터의 평면도이고, 도 13의 (c) 는 도 13의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 13의 (d) 는 도 13의 (b) 의 PMOS 트랜지스터의 B-B' 라인을 절단한 단면도이고, 도 13의 (e) 는 다른 주변 회로 트랜지스터로서 NMOS 트랜지스터의 평면도이고, 도 13의 (f) 는 도 13의 (e) 의 NMOS 트랜지스터의 D-D' 라인을 절단한 단면도이고;
도 14 는 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 정전압 발생 회로를 도시하는 회로도이고;
도 15 는 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 전압 검출 회로를 도시하는 회로도이고;
도 16의 (a) 내지 도 16의 (d) 는 본 발명의 제 6 실시예를 도시하는 다이어그램으로서, 도 16의 (a) 는 메모리 셀의 평면도이고, 도 16의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 16의 (c) 는 도 16의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 16의 (d) 는 도 16의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 17 은 본 발명의 일 실시예에 따른 메모리 트랜지스터의 전하 유지 특성을 나타내는 그래프이고;
도 18 은 제 6 실시예의 메모리 셀들의 예시적인 행렬 배열을 도시하는 회로도이고;
도 19의 (a) 내지 도 19의 (c) 는 제 6 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 20의 (a) 내지 도 20의 (d) 는 본 발명의 제 7 실시예를 도시하는 다이어그램으로서, 도 20의 (a) 는 메모리 셀의 평면도이고, 도 20의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 20의 (c) 는 도 20의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 20의 (d) 는 도 20의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 21의 (a) 내지 도 21의 (c) 는 제 7 실시예의 메모리 셀과 주변 회로 트 랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 22의 (a) 내지 도 22의 (d) 는 본 발명의 제 8 실시예를 도시하는 다이어그램으로서, 도 22의 (a) 는 메모리 셀의 평면도이고, 도 22의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 22의 (c) 는 도 22의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 22의 (d) 는 도 22의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 23의 (a) 내지 도 23의 (c) 는 제 8 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 24의 (a) 내지 도 24의 (d) 는 본 발명의 제 9 실시예를 도시하는 다이어그램으로서, 도 24의 (a) 는 메모리 셀의 평면도이고, 도 24의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 24의 (c) 는 도 24의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 24의 (d) 는 도 24의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 25의 (a) 내지 도 25의 (c) 는 제 9 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 26의 (a) 내지 도 26의 (d) 는 본 발명의 제 10 실시예를 도시하는 다이어그램으로서, 도 26의 (a) 는 메모리 셀의 평면도이고, 도 26의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 26의 (c) 는 도 26의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 26의 (d) 는 도 26의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 27의 (a) 내지 도 27의 (c) 는 제 10 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 28의 (a) 내지 도 28의 (d) 는 본 발명의 제 11 실시예를 도시하는 다이어그램으로서, 도 28의 (a) 는 메모리 셀의 평면도이고, 도 28의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 28의 (c) 는 도 28의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 28의 (d) 는 도 28의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 29의 (a) 내지 도 29의 (c) 는 제 11 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 30의 (a) 내지 도 30의 (d) 는 본 발명의 제 12 실시예를 도시하는 다이어그램으로서, 도 30의 (a) 는 메모리 셀의 평면도이고, 도 30의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 30의 (c) 는 도 30의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 30의 (d) 는 도 30의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 31의 (a) 내지 도 31의 (c) 는 제 12 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 32의 (a) 내지 도 32의 (d) 는 본 발명의 제 13 실시예를 도시하는 다이어그램으로서, 도 32의 (a) 는 메모리 셀의 평면도이고, 도 32의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 32의 (c) 는 도 32의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 32의 (d) 는 도 32의 (b) 의 주변 회로 트랜지스터의 B- B' 라인을 절단한 단면도이고;
도 33의 (a) 내지 도 33의 (c) 는 제 13 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 34의 (a) 내지 도 34의 (d) 는 본 발명의 제 14 실시예를 도시하는 다이어그램으로서, 도 34의 (a) 는 메모리 셀의 평면도이고, 도 34의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 34의 (c) 는 도 34의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 34의 (d) 는 도 34의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 35의 (a) 내지 도 35의 (c) 는 제 14 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 36의 (a) 내지 도 36의 (d) 는 본 발명의 제 15 실시예를 도시하는 다이어그램으로서, 도 36의 (a) 는 메모리 셀의 평면도이고, 도 36의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 36의 (c) 는 도 36의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 36의 (d) 는 도 36의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 37의 (a) 내지 도 37의 (c) 는 제 15 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 38의 (a) 내지 도 38의 (d) 는 본 발명의 제 16 실시예를 도시하는 다이어그램으로서, 도 38의 (a) 는 메모리 셀의 평면도이고, 도 38의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 38의 (c) 는 도 38의 (a) 의 메모리 셀의 A-A' 라인 을 절단한 단면도이고, 도 38의 (d) 는 도 38의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 39의 (a) 내지 도 39의 (c) 는 제 16 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 40의 (a) 내지 도 40의 (d) 는 본 발명의 제 17 실시예를 도시하는 다이어그램으로서, 도 40의 (a) 는 메모리 셀의 평면도이고, 도 40의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 40의 (c) 는 도 40의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 40의 (d) 는 도 40의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 41의 (a) 내지 도 41의 (c) 는 제 17 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 42의 (a) 내지 도 42의 (d) 는 본 발명의 제 18 실시예를 도시하는 다이어그램으로서, 도 42의 (a) 는 메모리 셀의 평면도이고, 도 42의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 42의 (c) 는 도 42의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 42의 (d) 는 도 42의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 43의 (a) 내지 도 43의 (c) 는 제 18 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 44의 (a) 내지 도 44의 (d) 는 본 발명의 제 19 실시예를 도시하는 다이어그램으로서, 도 44의 (a) 는 메모리 셀의 평면도이고, 도 44의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 44의 (c) 는 도 44의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 44의 (d) 는 도 44의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 45의 (a) 내지 도 45의 (d) 는 본 발명의 제 20 실시예를 도시하는 다이어그램으로서, 도 45의 (a) 는 메모리 셀의 평면도이고, 도 45의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 45의 (c) 는 도 45의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 45의 (d) 는 도 45의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 46의 (a) 내지 도 46의 (d) 는 본 발명의 제 21 실시예를 도시하는 다이어그램으로서, 도 46의 (a) 는 메모리 셀의 평면도이고, 도 46의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 46의 (c) 는 도 46의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 46의 (d) 는 도 46의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 47의 (a) 내지 도 47의 (d) 는 본 발명의 제 22 실시예를 도시하는 다이어그램으로서, 도 47의 (a) 는 메모리 셀의 평면도이고, 도 47의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 47의 (c) 는 도 47의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 47의 (d) 는 도 47의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 48의 (a) 내지 도 48의 (c) 는 제 22 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이고;
도 49의 (a) 내지 도 49의 (d) 는 본 발명의 제 23 실시예를 도시하는 다이어그램으로서, 도 49의 (a) 는 메모리 셀의 평면도이고, 도 49의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 49의 (c) 는 도 49의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 49의 (d) 는 도 49의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 50의 (a) 내지 도 50의 (d) 는 본 발명의 제 24 실시예를 도시하는 다이어그램으로서, 도 50의 (a) 는 메모리 셀의 평면도이고, 도 50의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 50의 (c) 는 도 50의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 50의 (d) 는 도 50의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 51의 (a) 내지 도 51의 (d) 는 본 발명의 제 25 실시예를 도시하는 다이어그램으로서, 도 51의 (a) 는 메모리 셀의 평면도이고, 도 51의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 51의 (c) 는 도 51의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 51의 (d) 는 도 51의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고;
도 52 는 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 정전압 발생 회로를 도시하는 회로도이고; 또한
도 53 은 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 전압 검출 회로를 도시하는 회로도이다.
다음에서, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명한다.
도 4의 (a) 내지 도 4의 (d) 는 본 발명의 제 1 실시예를 도시하는 다이어그램이다. 도 4의 (a) 는 메모리 셀의 평면도이고, 도 4의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 4의 (c) 는 도 4의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 4의 (d) 는 도 4의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다.
이들 도면에 도시된 바와 같이, p-기판 (1) 의 소정의 영역에 n-웰 (2) 이 배치되어 있다. 장치 분리를 실현하기 위한 필드 산화막 (3) 이 p-기판 (1) 의 표면 상에 배치되어 있고, 상기 필드 산화막 (3) 은 450-700 nm, 예를 들어 (본 예에서는 500 nm) 의 두께를 갖는다. 필드 산화막 (3) 에 의해 둘러싸인 영역에 대응하는 n-웰 (2) 내에 p-형 확산층 (5, 7 및 9) 이 배치되어 있다. p-형 확산층 (5 와 7) 사이에 공간이 있고 p-형 확산층 (7 과 9) 사이에 공간이 있음에 주목할 만하다.
p-형 확산층 (5 와 7) 사이의 영역을 포함하는 p-기판 (1) 의 영역에 선택 게이트 산화막 (11) 이 배치되어 있고, 상기 선택 게이트 산화막 (11) 은 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖는다. 250-450 nm, 예를 들어 (본 예에서는 350 nm) 의 두께를 갖는 폴리실리콘막으로 만들어진 선택 게이트 (13) 가 선택 게이트 산화막 (11) 상에 배치되어 p-형 확산층 (5 와 7) 의 일부분과 부분적으로 중첩되어 있다. p-형 확산층 (5, 7), 선택 게이트 산화막 (11), 및 선택 게이트 (13) 는 선택 트랜지스터를 실현한다.
메모리 게이트 산화막 (15) 이 p-형 확산층 (7 및 9) 사이의 영역을 포함하는 p-기판 (1) 의 표면에 배치되어 있고, 상기 메모리 게이트 산화막 (15) 은 6.0-10.0 nm (본 예에서는 7.5 nm) 의 두께를 갖는다. 250-450 nm (본 예에서는 350 nm) 의 두께를 갖는 폴리실리콘막으로 만들어진 플로팅 게이트 (17) 가 메모리 게이트 산화막 (15) 상에 배치되어 p-형 확산층 (7 과 9) 과 부분적으로 중첩되어 있다. p-형 확산층 (7 과 9), 메모리 게이트 산화막 (15) 및 플로팅 게이트 (17) 은 메모리 트랜지스터를 실현한다.
선택 트랜지스터와 메모리 트랜지스터는 메모리 셀을 실현한다.
또한, 필드 산화막 (3) 에 의해 둘러싸인 메모리 셀의 영역과는 별개인 다른 영역에 대응하는 다른 n-웰 (2) 내에 p-형 확산층 (19 와 21) 이 배치되어 있다. p-형 확산층 (19 와 21) 사이에 공간이 있음에 주목할 만하다.
p-형 확산층 (19 와 21) 사이의 영역을 포함하는 p-기판 (1) 의 영역에 주변 회로 게이트 산화막 (23) 이 배치되어 있고, 상기 주변 회로 게이트 산화막 (23) 은 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖는다. 250-450 nm (본 예에서는 350 nm) 의 두께를 갖는 폴리실리콘막으로 만들어진 주변 회로 게이트 (25) 가 주변 회로 게이트 산화막 (23) 상에 배치되어 p-형 확산층 (19 와 21) 의 일부분과 부분적으로 중첩되어 있다. p-형 확산층 (19 와 21), 주변 회로 게이트 산화막 (23), 및 주변 회로 게이트 (25) 는 주변 회로 트랜지스터를 실현한다.
도 5 는 제 1 실시예의 메모리 셀들의 예시적인 행렬 배치를 도시하는 회로 도이다.
도시된 배치에서, 메모리 셀들은 행렬로 배치되어 있다. 구체적으로, 수평 방향 (워드 라인 WL 방향) 으로 정렬되어 있는 셀 (i0, i1), 및 점 'ㆍ' 으로 표시된 선택 게이트 (13) 는 공통 워드 라인 WLi 에 전기적으로 접속되어 있다. 또한, p-형 확산층 (5) 이 공통 소스 라인 SLi 에 전기적으로 접속되어 있다. 수직 방향 (비트 라인 Bit 방향) 으로 정렬되어 있는 셀 (0i, 1i) 및 점 'ㆍ' 으로 표시된 p-형 확산층 (9) 이 공통 비트 라인 Biti 에 전기적으로 접속되어 있다. 상술된 설명에서, i 는 0 또는 자연수를 나타낸다.
본 실시예에서, 소거 동작은 UV 선 조사를 통해 수행되고 따라서 모든 셀들이 즉시 소거될 수 있다.
기입 동작에서, 예를 들어, 셀 (00) 에만 기입하기 위해, 기입 동작되는 셀 (00) 에 접속되어 있는 워드 라인 WL0 와 비트 라인 Bit0 은 소정의 전위 -Vpp 로 바이어스되고, 다른 워드 라인들 WLi, 다른 비트 라인들 Biti, 및 소스 라인들 SLi 은 0 V 로 바이어스된다. 이런 식으로, 전자들이 메모리 게이트 산화막을 통해 셀 (00) 의 플로팅 게이트 (17) 내부로 주입되고 따라서 기입 동작이 셀 (00) 에 대해 수행될 수 있다.
도 6의 (a) 내지 도 6의 (c) 는 제 1 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이다. 도 6의 (a) 내지 도 6의 (c) 는 도 4의 (c) 와 도 4의 (d) 의 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 1 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 4의 (a) 내지 도 4의 (d) 및 도 6의 (a) 내지 도 6의 (c) 를 참조하여 설명한다.
(1) p-기판 (1) 에 n-웰 (2) 을 생성한 후에, 필드 산화막 (3) 이 LOCOS (실리콘의 국소적인 산화) 공정를 통해 p-기판 (1) 상에 배치되어 장치 분리가 실현된다 (도 4의 (a) 와 도 4의 (b) 참조). 예를 들어, 6-16 nm 의 두께를 갖는 희생 산화막 (27) 이 필드 산화막 (3) 에 의해 정의된 활성영역의 표면에 배치되고, 채널 도핑이 수행된다 (도 6의 (a) 참조).
(2) 레지스트 패턴 (29) 이 희생 산화막 (27) 상에 배치되어 선택 트랜지스터 형성 영역 및 주변 회로 트랜지스터 형성 영역을 피복하고 메모리 트랜지스터 형성 영역에 개구부를 갖는다. 상기 레지스트 패턴 (29) 은 메모리 트랜지스터 영역에 배치된 희생 산화막(27)을 선택적으로 제거하는 마스크로서 사용된다 (도 6의 (b) 참조).
(3) 레지스트 패턴 (29) 을 제거한 후에, 열산화 공정를 수행하여 메모리 트랜지스터 영역에서 n-웰 (2) 의 표면 상에, 예를 들어, 6-10 nm 의 두께를 갖는 메모리 게이트 산화막 (15) 을 생성한다. 이러한 공정에서, 선택 트랜지스터 영역과 주변 회로 트랜지스터 영역에서의 희생 산화막 (27) 이 성장하여, 예를 들어, 12-20 nm 의 두께를 갖고, 그럼으로써 선택 게이트 산화막 (11) 과 주변 회로 게이트 산화막 (23) 으로 각각 된다. 그 다음으로, 예를 들어, 250-450 nm 의 두께를 갖는 폴리실리콘막 (31) 이 게이트 산화막 (11, 15, 및 23) 상에 배치된다 (도 6의 (c) 참조).
(4) 폴리실리콘막 (31) 에 대해 포토메카니컬(photomechanical) 처리 및 에칭을 수행함으로써, 선택 트랜지스터 영역에서 선택 게이트 산화막 (11) 과 필드 산화막 (3) 상에 선택 게이트 (3) 가 생성되고, 메모리 트랜지스터 영역에서 메모리 게이트 산화막 (15) 과 필드 산화막 (3) 상에 플로팅 게이트 (17) 가 생성되고, 또한 주변 회로 트랜지스터 영역에서 주변 회로 게이트 산화막 (23) 과 필드 산화막 (3) 상에 주변 회로 게이트 (25) 가 생성된다. 그 다음으로, 선택 게이트 (13), 플로팅 게이트 (17) 및 주변 회로 게이트 (25) 를 마스크로서 사용하는 이온 주입 공정를 통해 붕소가 주입됨으로써 p-형 확산층 (5, 7, 9, 19 및 21) 이 생성된다 (도 4의 (a) 내지 도 4의 (d) 참조).
도 7의 (a) 내지 도 7의 (d) 는 본 발명의 제 2 실시예를 도시하는 다이어그램이다. 도 7의 (a) 는 제 2 실시예에 따른 메모리 셀의 평면도이고, 도 7의 (b) 는 제 2 실시예에 따른 주변 회로 트랜지스터의 평면도이고, 도 7의 (c) 는 도 7의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 7의 (d) 는 도 7의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 이들 도면에서, 도 4의 (a) 내지 도 4의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 트랜지스터의 선택 게이트 산화막 (33) 이 메모리 게이트 산화막 (15) 의 두께와 동일한 막두께를 갖도록 배치되어 있다는 점에서 도 4의 (a) 내지 도 4의 (d) 에 도시된 제 1 실시예와 다르며, 상기 선택 게이트 산화막의 막두께는 6-10 nm, 예를 들어 (본 예에서는 7.5 nm) 이다. 본 실시예에서, 선택 게 이트 산화막 (33) 과 메모리 게이트 산화막 (15) 은 동시에 생성된다.
도 8의 (a) 내지 도 8의 (c) 는 제 2 실시예에 따라 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도이다. 도 8의 (a) 내지 도 8의 (c) 에 도시된 단면도들은 도 7의 (c) 와 도 7의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 2 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 7의 (a) 내지 도 7의 (d) 및 도 8의 (a) 내지 도 8의 (c) 를 참조하여 설명한다.
(1) n-웰 (2), 필드 산화막 (3)(도 7의 (a) 와 도 7의 (d) 참조), 및 희생 산화막 (27) 이 도 6의 (a) 를 참조하여 위에 설명한 공정 단계 (1) 과 유사한 공정를 통해 p-기판 (1) 상에 배치되고, 그 후 채널 도핑이 수행된다 (도 8의 (a) 참조).
(2) 레지스트 패턴 (29) 이 희생 산화막 (27) 상에 배치되어 주변 회로 트랜지스터 형성 영역을 피복하고 선택 트랜지스터 형성 영역과 메모리 트랜지스터 형성 영역에 개구부를 갖는다. 레지스트 패턴 (29) 을 마스크로서 사용하여 선택 트랜지스터 형성 영역과 메모리 트랜지스터 형성 영역에 배치된 희생 산화막 (27) 을 선택적으로 제거한다 (도 8의 (b) 참조).
(3) 레지스트 패턴 (29) 을 선택적으로 제거한 후, 열산화 공정가 수행되고 따라서 예를 들어, 6-10 nm 의 두께를 갖는 선택 게이트 산화막 (33) 과 메모리 게이트 산화막 (15) 이 선택 트랜지스터 형성 영역과 메모리 트랜지스터 형성 영역에서 n-웰 (2) 의 표면 상에 생성된다. 이러한 공정에서, 주변 회로 트랜지스터 영역 에서의 희생 산화막 (27) 의 두께가 성장하여 주변 회로 게이트 산화막 (23) 으로 된다. 그 다음으로, 폴리실리콘막 (31) 이 게이트 산화막들 (15, 23 및 33) 상에 배치된다 (도 8의 (c) 참조).
(4) 선택 게이트 (13), 플로팅 게이트 (17) 및 주변 회로 게이트 (25) 가 폴리실리콘막 (31) 으로부터 생성되고 p-형 확산층들 (5, 7, 9, 19 및 21) 이 도 4의 (a) 내지 도 4의 (d) 를 참조하여 위에 설명한 공정 단계 (4) 와 유사한 공정를 통해 이온 주입에 의해 생성된다 (도 7의 (a) 내지 도 7의 (d) 참조).
도 9의 (a) 내지 도 9의 (e) 는 본 발명의 제 3 실시예를 도시하는 다이어그램이다. 도 9의 (a) 는 메모리 셀과 캐패시터의 평면도이고, 도 9의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 9의 (c) 는 도 9의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 9의 (d) 는 도 9의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고, 도 9의 (e) 는 도 9의 (a) 의 캐패시터의 C-C' 라인을 절단한 단면도이다. 이들 도면에서는, 도 4의 (a) 내지 도 4의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예에 따르면, n-웰 (2) 이 p-기판 (1) 의 소정 영역에 배치되고, 필드 산화막 (3) 이 p-기판 (1) 의 표면 상에 배치된다.
p-형 확산층 (5 와 7), 선택 게이트 산화막 (11) 및 선택 게이트 (13) 에 의해 실현되는 선택 트랜지스터가 선택 트랜지스터 영역에 배치된다.
p-형 확산층 (7 과 9), 메모리 게이트 산화막 (15) 및 플로팅 게이트 (17) 에 의해 실현되는 메모리 트랜지스터가 메모리 트랜지스터 영역에 배치된다.
p-형 확산층 (19 와 21), 주변 회로 게이트 산화막 (23) 및 주변 회로 게이트 (25) 에 의해 실현되는 주변 회로 트랜지스터가 주변 회로 트랜지스터 영역에 배치된다.
플로팅 게이트 (17) 의 두께와 일치하는 두께를 갖는 하부 전극 (37) 이 필드 산화막 (3) 상에 배치된다. 15-40 nm, 예를 들어 (본 예에서는 20 nm) 의 두께를 갖는 실리콘막으로 만들어진 캐패시터 절연막 (39) 이 하부 전극 (37) 의 표면에 배치된다 (도 6의 (c) 및 도 6e 참조). 선택 게이트 (13) 와 주변 회로 게이트 (25) 의 두께와 일치하는 두께를 갖는 폴리실리콘막으로 만들어진 상부 전극 (41) 이 캐패시터 절연막 (39) 상에 배치된다. 하부 전극 (37), 캐패시터 절연막 (39), 및 상부 전극 (41) 은 본 실시예의 캐패시터를 실현한다.
캐패시터 절연막 (39) 은 또한 플로팅 게이트 (17) 의 표면 상에 배치된다.
도 10의 (a) 내지 도 10의 (c) 는 제 3 실시예의 메모리 셀, 주변 회로 트랜지스터 및 캐패시터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 10의 (a) 내지 도 10의 (c) 에 도시된 단면도들은 도 9의 (c) 내지 도 9의 (e) 에 도시된 A-A' 라인, B-B' 라인 및 C-C' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 3 실시예의 메모리 셀, 주변 회로 트랜지스터 및 캐패시터를 제조하는 예시적인 방법을 도 9의 (a) 내지 도 9의 (e) 및 도 10의 (a) 내지 도 10의 (c) 를 참조하여 설명한다.
(1) p-기판 (1) 에 n-웰 (2) 을 생성한 후, 필드 산화막 (3) 이 종래의 LOCOS 공정를 통해 p-기판 (1) 상에 배치되어 장치 분리가 실현된다 (도 9의 (a) 및도 9의 (b) 참조). 예를 들어, 10-20 nm 의 두께를 갖는 희생 산화막이 필드 산화막 (3) 에 의해 정의된 활성 영역의 표면 상에 배치되고, 채널 도핑이 수행된다. 희생 산화막을 제거한 후, 메모리 게이트 산화막 (15) 이 p-기판 (1) 의 표면 상에 배치된다. 그 다음으로, 예를 들어, 250-450 nm 의 두께를 갖는 폴리실리콘막이 p-기판 (1) 의 표면 상에 배치되고, 상기 폴리실리콘막에 대해 패터닝이 수행되어 메모리 트랜지스터 형성 영역에서의 메모리 게이트 산화막 (15) 상에 플로팅 게이트 (17) 가 생성되고 캐패시터 형성 영역에서의 필드 산화막 (3) 상에 하부 전극 (37) 이 생성된다 (도 10의 (a) 참조).
(2) 열산화 공정가 수행되어 하부 전극 (37) 과 플로팅 게이트 (17) 의 표면 상에, 예를 들어, 15-40 nm 의 두께를 갖는 실리콘 산화막으로 만들어진 캐패시터 절연막 (39) 이 생성된다. 이러한 공정에서, 선택 트랜지스터 영역과 주변 회로 트랜지스터 영역에서의 메모리 게이트 산화막 (15) 이 예를 들어, 12-50 nm 의 두께를 갖도록 성장하여 선택 게이트 산화막 (11) 과 주변 회로 게이트 산화막 (23) 으로 된다 (도 10의 (b) 참조).
(3) 예를 들어, 250-450 nm 의 두께를 갖는 폴리실리콘막 (31) 이 p-기판 (1) 의 표면 상에 배치된다 (도 10의 (c) 참조).
(4) 폴리실리콘막 (31) 에 대해 포토메카니컬 처리 및 에칭을 수행함으로써, 선택 게이트 (13) 가 선택 게이트 산화막 (11) 상에 생성되고, 주변 회로 게이트 (25) 가 주변 회로 게이트 산화막 (23) 상에 생성되고, 또한, 상부 전극 (41) 이 하부 전극 (37) 상에 배치된 캐패시터 절연막 (39) 상에 생성된다. 그 다음으로, 선택 게이트 (13), 플로팅 게이트 (17) 및 주변 회로 게이트 (25) 를 마스트로서 사용하는 이온 주입 공정를 통해 붕소가 주입됨으로써 p-형 확산층들 (5, 7, 9, 19 및 21) 이 생성된다 (도 9의 (a) 내지 도 9의 (e) 참조).
도 11의 (a) 내지 도 11의 (e) 는 본 발명의 제 4 실시예를 도시하는 다이어그램이다. 도 11의 (a) 는 제 4 실시예에 따른 메모리 셀과 캐패시터의 평면도이고, 도 11의 (b) 는 제 4 실시예에 따른 주변 회로 트랜지스터의 평면도이고, 도 11의 (c) 는 도 11의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 11의 (d) 는 도 11의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이고, 도 11의 (e) 는 도 11의 (a) 의 캐패시터의 C-C' 라인을 절단한 단면도이다. 이들 도면에서는, 도 4의 (a) 내지 도 4의 (d) 및 도 9의 (a) 내지 도 9의 (e) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 트랜지스터의 선택 게이트 산화막 (33) 이 메모리 게이트 산화막 (15) 의 두께와 동일한 막두께를 갖도록 배치되어 있다는 점에서 제 3 실시예와 다르며, 상기 선택 게이트 산화막의 막두께는 6-10 nm, 예를 들어 (본 예에서는 7.5 nm) 이다. 또한, 본 실시예에서, 캐패시터 절연막 (39) 은 선택 게이트 (13) 의 표면 상에 배치된다. 또한, 선택 게이트 산화막 (33) 과 메모리 게이트 산화막 (15) 은 동시에 생성된다.
도 12의 (a) 내지 도 12의 (c) 는 제 4 실시예의 메모리 셀, 주변 회로 트랜 지스터 및 캐패시터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 12의 (a) 내지 도 12의 (c) 에 도시된 단면도들은 도 11의 (c) 내지 도 11의 (e) 에 도시된 A-A' 라인, B-B' 라인 및 C-C' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 4 실시예의 메모리 셀, 주변 회로 트랜지스터 및 캐패시터를 제조하는 예시적인 방법을 도 11의 (a) 내지 도 11의 (e) 및 도 12의 (a) 내지 도 12의 (c) 를 참조하여 설명한다.
(1) p-기판 (1) 에 n-웰 (2) 을 생성한 후, 필드 산화막 (3) 이 종래의 LOCOS 공정를 통해 p-기판 (1) 상에 배치되어 장치 분리가 실현된다 (도 11의 (a) 및 도 11의 (b) 참조). 예를 들어, 10-20 nm 의 두께를 갖는 희생 산화막이 필드 산화막 (3) 에 의해 정의된 활성 영역의 표면 상에 배치되고, 채널 도핑이 수행된다. 희생 산화막을 제거한 후, 메모리 게이트 산화막 (15) 과 선택 게이트 산화막 (33) 으로서의 실리콘 산화막이 p-기판 (1) 의 표면 상에 배치된다. 그 다음으로, 예를 들어, 250-450 nm 의 두께를 갖는 폴리실리콘막이 p-기판 (1) 의 표면 상에 배치되고, 상기 폴리실리콘막에 대해 패터닝이 수행되어 메모리 트랜지스터 형성 영역에서의 메모리 게이트 산화막 (15) 상에 플로팅 게이트 (17) 가 생성되고, 선택 트랜지스터 형성 영역에서의 선택 게이트 산화막 (33) 상에 선택 게이트 (13) 가 생성되고, 또한 캐패시터 형성 영역에서의 필드 산화막 (3) 상에 하부 전극 (37) 이 생성된다 (도 12의 (a) 참조).
(2) 열산화 공정가 수행되어 하부 전극 (37), 선택 게이트 (13) 및 플로팅 게이트 (17) 의 표면 상에, 예를 들어, 15-40 nm 의 두께를 갖는 실리콘 산화막으 로 만들어진 캐패시터 절연막 (39) 이 생성된다. 이러한 공정에서, 주변 회로 트랜지스터 영역에서의 실리콘 산화막이 예를 들어, 12-50 nm 의 두께를 갖도록 성장하여 주변 회로 게이트 산화막 (23) 으로 된다 (도 12의 (b) 참조).
(3) 예를 들어, 250-450 nm 의 두께를 갖는 폴리실리콘막 (31) 이 p-기판 (1) 의 표면 상에 배치된다 (도 12의 (c) 참조).
(4) 폴리실리콘막 (31) 에 대해 포토메카니컬 처리 및 에칭을 수행함으로써, 주변 회로 게이트 (25) 가 주변 회로 게이트 산화막 (23) 상에 생성되고, 상부 전극 (41) 이 하부 전극 (37) 상에 배치된 캐패시터 절연막 (39) 상에 생성된다. 그 다음으로, 선택 게이트 (13), 플로팅 게이트 (17) 및 주변 회로 게이트 (25) 를 마스트로서 사용하는 이온 주입 공정를 통해 붕소가 주입됨으로써 p-형 확산층들 (5, 7, 9, 19 및 21) 이 생성된다 (도 11의 (a) 내지 도 11의 (e) 참조).
상술된 실시예들에서는, PMOS 트랜지스터가 주변 회로 트랜지스터로서 사용되고 있다. 그러나, 본 발명은 상술된 실시예로 제한되지 않으며, 예를 들어, 주변 회로 트랜지스터로서 NMOS 트랜지스터가 사용될 수 있고, 또는 주변 회로 트랜지스터로서 NMOS 트랜지스터와 PMOS 트랜지스터 양방이 사용될 수 있다.
도 13의 (a) 내지 도 13의 (f) 는 NMOS 트랜지스터와 PMOS 트랜지스터 양방이 주변 회로 트랜지스터로서 사용되고 있는 본 발명의 제 5 실시예를 도시한다. 이들 도면에서는, 도 4의 (a) 내지 도 4의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예에서는, n-웰 (2) 과 p-웰 (43) 이 p-기판의 소정 영역들에 배치되 고, 필드 산화막 (3) 이 p-기판 (1) 의 표면 상에 배치된다.
p-형 확산층들 (5 와 7), 선택 게이트 산화막 (11), 및 선택 게이트 (13) 에 의해 실현되는 선택 트랜지스터가 선택 트랜지스터 영역에 배치된다.
p-형 확산층들 (7 과 9), 메모리 게이트 산화막 (15), 및 플로팅 게이트 (17) 에 의해 실현되는 메모리 트랜지스터가 메모리 트랜지스터 영역에 배치된다.
p-형 확산층들 (19 와 21), 주변 회로 게이트 산화막 (23), 및 주변 회로 게이트 (25) 에 의해 실현되는 PMOS 주변 회로 트랜지스터가 PMOS 주변 회로 트랜지스터 영역에 배치된다.
n-형 확산층들 (45 와 47) 이 필드 산화막 (3) 에 의해 둘러싸인 p-웰 (43) 의 영역 내에 배치된다. n-형 확산층들 (45 와 47) 사이에 공간이 있음에 주목할 만하다.
10-50 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖는 주변 회로 게이트 산화막 (49) 이 n-형 확산층들 (45 와 47) 사이의 영역을 포함하는 p-웰 (43) 의 영역 상에 배치된다. 250-450 nm, 예를 들어 (본 예에서는 350 nm) 의 두께를 갖는 폴리실리콘막으로 만들어진 주변 회로 게이트 (50) 가 주변 회로 게이트 산화막 (49) 상에 배치되어 n-형 확산층들 (45 와 47) 의 일부분과 부분적으로 중첩된다. n-형 확산층들 (45 와 47), 주변 회로 게이트 산화막 (49), 및 주변 회로 게이트 (50) 은 NMOS 주변 회로 트랜지스터를 실현한다.
PMOS 트랜지스터와 NMOS 트랜지스터 양방이 동일한 p-기판 (1) 상에 배치되어 있는 구조는 종래의 CMOS 공정를 통해 실현될 수 있다.
도 14 는 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 정전압 발생 회로를 도시하는 회로도이다.
도 14 에 도시된 정전압 발생 회로 (52) 는 직류 전원 (51) 으로부터 공급되는 전력을 조절하도록 구성되어 있다. 정전압 발생 회로 (52) 는 직류 전원 (51) 에 접속되어 있는 입력 터미널 (Vbat)(53), 기준 전압 발생 회로 (Vref)(55), 연산 증폭기 (57), 출력 드라이버로서의 p-채널형 MOS 트랜지스터 (이하, 'PMOS" )(59), 분배기 저항 (61, 63) 및 출력 단자 (Vout)(65) 를 포함한다.
분배기 저항 (63) 은 저항 소자 (R0) 를 포함한다. 분배기 저항 (61) 은 직렬로 접속되어 있는 복수의 저항값 조정 저항 소자 (R1, R2, …, Ri-1, 및 Ri) 를 포함한다. 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 는 저항값 조정 저항 소자들 (R1, R2, …, Ri-1, 및 Ri) 과 각각 병렬로 접속되어 있다.
본 실시예의 정전압 발생 회로 (52) 는 또한 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 을 스위칭 온/오프하는 판독 회로 (66), 및 비휘발성 메모리 셀 (67) 을 포함한다. 판독 회로 (66) 의 출력은 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 의 대응하는 게이트들에 접속되어 있다. 비휘발성 메모리 셀 (67) 은 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 을 스위칭 온/오프하는 것과 관련된 정보를 저장하는 복수의 메모리 셀을 포함한다. 판독 회로 (66) 는 비휘발성 메모리 셀 (67) 의 저장 상태에 따라 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 을 스위칭 온/오프한다.
정전압 발생 회로 (52) 의 연산 증폭기 (57) 에 있어서, 연산 증폭기 (57) 의 출력 단자는 PMOS (59) 의 게이트 전극에 접속되어 있다. 기준 전압 발생 회로 (55) 로부터의 기준 전압 (Vref) 은 연산 증폭기 (57) 의 반전 입력 단자에 인가된다. 저항 (61 과 63) 에 의해 출력 전압을 분배하는 것으로부터 야기되는 전압은 연산 증폭기 (57) 의 비-반전 입력 단자에 인가된다. 저항 (61 과 63) 의 분배 전압은 기준 전압 (Vref) 와 일치하도록 제어된다.
도 15 는 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 전압 검출 회로를 도시하는 회로도이다. 이 도면에서, 도 14에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였다.
도 15 에 도시된 전압 검출 회로 (73) 에 있어서, 분배기 저항 (61, 63) 및 진동 방지 저항 소자 (RH) 는 접지 전위와 입력 단자 (68) 사이에 직렬로 접속되어 있고, 상기 입력 단자 (68) 는 측정될 단자의 전압 (입력 전압 Vsens) 을 입력한다. 본 실시예에서, 저항 (61 과 63) 의 구성은 도 14 에 도시된 저항 (61 과 63) 의 구성과 일치하도록 배치되어 있다.
본 실시예에 따르면, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 이 저항값 조정 저항 소자들 (R1, R2, …, Ri-1, 및 Ri) 과 각각 병렬로 접속되어 있다. 판독 회로 (66) 가 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 에 접속되어 있다. 비휘발성 메모리 셀 (67) 이 판독 회로 (66) 에 접속되어 있다.
진동 방지 저항 소자 (RH) 가 저항 (61) 과 접지 사이에 배치되어 있다. n-채널형 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 가 진동 방지 저항 소자 (RH) 와 병렬로 접속되어 있다. 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 의 게이트가 연산 증폭 기 (57) 의 출력에 접속되어 있다.
연산 증폭기 (57) 의 반전 입력 단자가 분배기 저항들 (61 과 63) 사이의 접속점에 접속되어 있다. 연산 증폭기 (57) 의 비-반전 입력 단자가 기준 전압 발생 회로 (55) 에 접속되어 있고 따라서 기준 전압 (Vref) 이 비-반전 입력 단자에 인가될 수 있다. 연산 증폭기 (57) 의 출력은 인버터 (69) 와 출력 단자 (D Tout)(71) 를 통해 외부로 출력된다.
전압 검출 회로 (73) 가 고전압 검출 상태일 때, 진동 방지 저항 소자 (RH) 가 스위치 오프되고, 입력 단자 (68) 로부터 입력되는 측정될 단자의 전압이 높을 때, 분배기 저항들 (61, 63) 과 진동 방지 저항 소자 (RH) 에 의해 분배되는 전압은 기준 전압 (Vref) 보다 높고, 연산 증폭기 (57) 의 출력은 논리값 0 으로 유지되고, 이 출력은 인버터 (69) 에 의해 논리값 1 로 반전되어 출력 단자 (71) 로부터 출력된다. 이 경우에, 연산 증폭기 (57) 의 반전 입력 단자에 입력되는 분배 전압은 다음과 같이 표현될 수 있다:
Figure 112006059163587-pct00001
측정될 단자의 전압이 감소될 때, 분배기 저항들 (61, 63) 과 진동 방지 저항 소자 (RH) 에 의해 분배되는 전압은 기준 전압 (Vref) 보다 낮아지고, 연산 증폭기 (57) 의 출력은 논리값 1 로 설정되고, 이 출력이 인버터 (69) 에 의해 논리값 0 으로 반전되어 출력 단자 (71) 로부터 출력된다.
연산 증폭기 (57) 의 출력이 논리값 1 로 설정되면, 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 가 스위치 온되고, 분배기 저항 (63) 이 진동 방지 퓨즈 MOS 트랜 지스터 (SWH) 를 통해 접지에 접속되고, 분배기 저항들 (61 과 63) 사이의 전압이 감소한다. 차례로, 연산 증폭기 (57) 의 출력이 논리값 1 로 유지되고, 전압 검출 회로 (73) 가 저전압 검출 상태로 된다. 진동 방지 저항 소자 (RH) 와 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 는 입력 전압 (Vsens) 이 감소할 때 전압 검출 회로 (73) 의 출력의 진동을 방지하도록 구성되어 있다.
전압 검출 회로 (73) 가 보다 낮은 전압 검출 상태에 있을 때 연산 증폭기 (57) 의 반전 입력 단자에 입력되는 분배 전압은 다음과 같이 표현될 수 있다:
Figure 112006059163587-pct00002
전압 검출 회로 (73) 를 고전압 검출 상태로 스위칭하기 위한 각성 (awake) 전압은, 보다 낮은 전압 검출 상태에서 연산 증폭기 (57) 의 반전 입력 단자에 입력되는 분배 전압이 기준 전압 (Vref) 보다 커질 수 있도록 어떤 레벨에서 입력 전압 (Vsens) 일 수 있다.
도 14 및 도 15 에서, 판독 회로 (66), 기준 전압 발생 회로 (55), 및 연산 증폭기 (57) 에 의해 실현되는 MOS 트랜지스터; 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi); 및 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 는 본 발명의 일 실시예에 따른 반도체 장치의 주변 회로 트랜지스터들로서 적용되고 있다. 그러나, 본 발명은 상술된 실시예들로 제한되지 않으며 모든 MOS 트랜지스터를 상술된 바와 같은 주변 회로 트랜지스터들로 구체화할 필요는 없다.
또한, 도 14 와 도 15 에서, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 은 판독 회로 (66) 와 비휘발성 메모리 셀 (67) 에 의한 제어를 통해 스위 치 온/오프될 수 있고 따라서 분배기 저항 (61) 의 저항값이 조정될 수 있다. 이런 식으로, 정전압 발생 회로 (53) 의 출력 전압 및 전압 검출 회로 (73) 의 출력 전압에 대한 설정 전압이 조정될 수 있다.
종래의 정전압 발생 회로와 종래의 전압 검출 회로에서는, 본 발명에 따른 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi); 판독 회로 (66); 및 비휘발성 메모리 셀 (67) 을 사용하는 대신, 폴리실리콘 또는 금속으로 만들어진 퓨즈가 각각의 저항값 조정 저항 소자 (R1, R2, …, Ri-1, 및 Ri) 와 병렬로 접속되어 있고, 종래의 회로에서는, 분배기 저항들의 저항값들이 퓨즈를 절단함으로써 조정된다.
도 14 및 도 15 에 도시된 실시예들에서는, 일단 스위치 오프되어 있는 스위치 (즉, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi)) 는 판독 회로 (66) 와 비휘발성 메모리 셀 (67) 에 의한 제어를 통해 다시 턴 온될 수 있고, 이러한 온/오프 동작은 퓨즈로 실현하기가 곤란하다. 이런 식으로, 정전압 발생 회로 (53) 의 출력 전압 및 전압 검출 회로 (73) 의 출력 전압에 대한 설정 전압들이 자유롭게 변경될 수 있다.
본 발명의 바람직한 실시예에 따르면, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 의 온/오프 상태는 비휘발성 메모리 셀 (66) 에 대한 기입을 통해 스위치될 수 있고, 그럼으로써, 반도체 장치가 패키지 내에 수용된 이후에도 정전압 발생 회로 (53) 의 출력 전압 및 전압 검출 회로 (73) 의 출력 전압에 대한 설정 전압들이 조정되어 변경될 수 있다.
또한, 도 14 및 도 15 에서는, 본 발명의 일 실시예에 따른 분배기 저항 회로가 정전압 발생 회로와 전압 검출 회로에 적용된다; 그러나, 본 발명은 그러한 적용으로 제한되지 않으며 분배기 저항 회로는 또한 다른 종류의 회로들에 적용될 수 있다.
도 16의 (a) 내지 도 16의 (d) 는 본 발명의 제 6 실시예를 도시하는 다이어그램이다. 도 16의 (a) 는 메모리 셀의 평면도이고, 도 16의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 16의 (c) 는 도 16의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 16의 (d) 는 도 16의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다.
이들 도면에 도시된 바와 같이, n-웰 (202) 이 p-기판 (201) 의 소정 영역에 배치되어 있다. 장치 분리를 실현하기 위한 필드 산화막 (203) 이 p-기판 (201) 의 표면 상에 배치되어 있고, 상기 필드 산화막 (203) 은 450-700 nm, 예를 들어 (본 예에서는 500 nm) 의 두께를 갖는다. p-형 확산층들 (205, 207 및 209) 이 필드 산화막 (203) 에 의해 둘러싸인 영역에 대응하는 n-웰 (202) 내에 배치되어 있다. p-형 확산층들 (205 와 207) 사이에 공간이 있고, p-형 확산층들 (207 및 209) 사이에 공간이 있음에 주목할 만하다.
선택 게이트 산화막 (211) 이 p-형 확산층들 (205 와 207) 사이의 영역을 포함하는 p-기판 (201) 의 영역에 배치되어 있고, 상기 선택 게이트 산화막 (211) 은 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖는다. 250-450 nm, 예를 들어 (본 예에서는 350 nm) 의 두께를 갖는 폴리실리콘막으로 만들어진 선택 게이트 (213) 가 선택 게이트 산화막 (211) 상에 배치되어 p-형 확산층들 (205 와 207) 의 일부분과 부분적으로 중첩되어 있다. 인과 같은 n-형 불순물이 선택 게이트 (213) 내부에 도입되고, 선택 게이트 (213) 내의 실질적인 인 농도는 예를 들어, 대략 7.0 × 1018 내지 5.0 × 1019 원자/cm3 일 수 있다. p-형 확산층들 (205 와 207), 선택 게이트 산화막 (211), 및 선택 게이트 (213) 는 선택 트랜지스터를 실현한다.
메모리 게이트 산화막 (215) 이 p-형 확산층들 (207 과 209) 사이의 영역을 포함하는 p-기판 (201) 의 표면 상에 배치되어 있고, 상기 메모리 게이트 산화막 (215) 은 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖는다. 250-450 nm, 예를 들어 (본 예에서는 350 nm) 의 두께를 갖는 폴리실리콘막으로 만들어진 플로팅 게이트 (217) 가 메모리 게이트 산화막 (215) 상에 배치되어 p-형 확산층들 (207 과 209) 과 부분적으로 중첩되어 있다. 인과 같은 n-형 불순물이 플로팅 게이트 (217) 내부에 도입되고, 상기 플로팅 게이트 (217) 내의 실질적인 인 농도는 예를 들어, 대략 7.0 × 1018 내지 5.0 × 1019 원자/cm3 일 수 있다. p-형 확산층들 (207 과 209), 메모리 게이트 산화막 (215), 및 플로팅 게이트 (217) 는 메모리 트랜지스터를 실현한다.
선택 트랜지스터와 메모리 트랜지스터는 메모리 셀을 실현한다.
또한, p-형 확산층들 (219 와 221) 이 메모리 셀의 영역과는 상이한 필드 산화막 (203) 에 의해 둘러싸인 다른 영역에 대응하는 다른 n-웰 (202) 내에 배치되 어 있다. p-형 확산층들 (219 와 221) 사이에 공간이 있음에 주목할 만하다.
주변 회로 게이트 산화막 (223) 이 p-형 확산층들 (219 와 221) 사이의 영역을 포함하는 p-기판 (201) 의 영역에 배치되어 있고, 상기 주변 회로 게이트 산화막 (223) 은 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖는다. 250-450 nm, 예를 들어 (본 예에서는 350 nm) 의 두께를 갖는 폴리실리콘막으로 만들어진 주변 회로 게이트 (225) 가 주변 회로 게이트 산화막 (223) 상에 배치되어 p-형 확산층들 (219 와 221) 의 일부분과 부분적으로 중첩되어 있다. 인과 같은 n-형 불순물이 선택 게이트 (213) 와 플로팅 게이트 (217) 내의 인 농도 보다 높은 농도로 주변 회로 게이트 (225) 내부에 도입될 수 있고, 주변 회로 게이트 (225) 내의 실질적인 인 농도는 예를 들어, 적어도 1.0 × 1020 원자/cm3 일 수 있다. p-형 확산층들 (219 와 221), 주변 회로 게이트 산화막 (223) 및 주변 회로 게이트 (225) 는 주변 회로 트랜지스터를 실현한다.
본 실시예에서는, 플로팅 게이트 (217) 내의 불순물 농도는 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 되어 있고 따라서 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에서는, 주변 회로 게이트 (225) 내의 불순물 농도가 플로팅 게이트 (217) 내의 불순물 농도 보다 높게 되어 있고 따라서 주변 회로 게이트 (225) 의 저항이 주변 회로 트랜지스터의 처리 속력의 감소를 방지하도록 적절하게 낮아질 수 있다.
도 17 은 본 발명의 일 실시예에 따른 메모리 트랜지스터의 전하 유지 특성을 도시하는 그래프이다. 이 그래프에서, 수직축은 메모리 트랜지스터의 문턱 전압 (V) 을 나타내고, 수평축은 경과 시간 (h) 을 나타낸다. 도시된 예에서는, 250 ℃ 에서 열처리가 수행되고, 본 발명의 일 실시예에 따른 메모리 트랜지스터로서 실질적인 인 농도가 3.0 × 1019 원자/cm3 인 플로팅 게이트를 갖는 메모리 트랜지스터, 및 비교예로서 실질적인 인 농도가 적어도 1.0 × 1020 원자/cm3 인 플로팅 게이트를 갖는 메모리 트랜지스터가 샘플들로서 사용된다. 비교예에 있어서, 인은 인 증착 및 열 분산을 통해 플로팅 게이트 내부에 도입되었음에 주목할 만하다.
도 17 에서 알 수 있듯이, 비교예 보다 낮은 농도로 플로팅 게이트 내부에 인이 도입되어 있는 본 실시예에 따른 메모리 트랜지스터에서 전하 유지 특성이 향상될 수 있다.
도 18 은 제 6 실시예의 메모리 셀들의 예시적인 행렬 배치를 도시하는 회로도이다.
도시된 배치에서는, 메모리 셀들이 행렬로 배치되어 있다. 구체적으로는, 수평 방향 (워드 라인 WL 방향) 으로 정렬되어 있는 셀들 (i0, i1) 및 점 'ㆍ' 으로 나타낸 선택 게이트 (213) 가 공통 워드 라인 WLi 에 전기적으로 접속되어 있다. 또한, p-형 확산층 (205) 이 공통 소스 라인 SLi 에 전기적으로 접속되어 있다. 수직 방향 (비트 라인 Bit 방향) 으로 정렬되어 있는 셀들 (0i, 1i) 및 점 'ㆍ' 으로 나타낸 p-형 확산층 (209) 이 공통 비트 라인 Biti 에 전기적으로 접속되어 있다. 상술된 설명에서, i 는 0 또는 자연수를 나타낸다.
본 실시예에서는, 소거 동작이 UV 선 조사에 의해 수행되므로 모든 셀은 동시에 소거될 수 있다.
기입 동작에서는, 예를 들어, 셀 (00) 에만 기입하기 위해, 기입 동작되는 셀 (00) 에 접속되어 있는 워드 라인 WL0 와 비트 라인 Bit0 가 소정의 전위 -Vpp 로 바이어스되고, 다른 워드 라인들 WLi, 다른 비트 라인들 Biti, 및 소스 라인들 SLi 는 0 V 로 바이어스된다. 이런 식으로, 전자들이 메모리 게이트 산화막을 통해 셀 (00) 의 플로팅 게이트 (217) 내부로 주입될 수 있고 따라서 셀 (00) 에 대해 기입될 수 있다.
도 19의 (a) 내지 도 19의 (c) 는 제 6 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 19의 (a) 내지 도 19의 (c) 에 도시된 단면도들은 도 16의 (c) 와 도 16의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 6 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 16의 (a) 내지 도 16의 (d) 및 도 19의 (a) 내지 도 19의 (c) 를 참조하여 설명한다.
(1) p-기판 (201) 에 n-웰 (202) 을 생성한 후, 필드 산화막 (203) 이 종래의 LOCOS 공정를 통해 p-기판 (201) 상에 배치되어 장치 분리가 실현된다 (도 4의 (a) 및 도 4의 (b) 참조). 예를 들어, 13.5 nm 의 두께를 갖는 게이트 산화막들 (211, 215, 223) 이 필드 산화막 (203) 에 의해 정의된 활성 영역들의 표면 상에 배치되고, 채널 도핑이 수행된다. 그 다음으로, 비-도핑 폴리실리콘막이 p-기판 (201) 상에 배치되고, 인이 이온 주입을 통해 5.0 ×1015 원자/cm3 으로 비-도핑 폴리실리콘막 내부에 주입되어 폴리실리콘막 (227) 이 생성된다 (도 19의 (a) 참조).
(2) 메모리 트랜지스터 형성 영역과 선택 트랜지스터 형성 영역을 피복하고 주변 회로 트랜지스터 형성 영역에 개구부를 갖는 HTO (고온 산화물) 막 (229) 이 폴리실리콘막 (227) 상에 배치된다. 그 다음으로, PSG (포스포실리케이트 글래스: 도시되지 않음) 가 폴리실리콘막 (227) 과 HTO 막 (229) 상에 증착되고, 인이 주변 회로 트랜지스터 형성 영역에서의 폴리실리콘막 (227) 상으로 열적으로 분산되어 폴리실리콘막 (231) 이 생성된다 (도 19의 (b) 참조).
(3) PSG 와 HTO 막 (229) 을 제거한 후, 포토메카니컬 처리와 에칭이 수행되어 폴리실리콘막 (227) 으로부터 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (211) 상에 선택 게이트 (213) 가 생성되고, 폴리실리콘막 (227) 으로부터 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (215) 상에 플로팅 게이트 (217) 가 생성되고, 또한 폴리실리콘막 (231) 으로부터 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (223) 상에 주변 회로 게이트 (225) 가 생성된다 (도 19의 (c) 참조).
일 실시예에 따르면, PSG 와 HTO 막 (229) 이 제거된 후, HTO 막이 폴리실리콘막들 (227 과 231) 상에 배치될 수 있고, 포토메카니컬 처리와 에칭을 통해 HTO 막과 폴리실리콘막들 (227 과 231) 에 대한 패터닝이 수행되어 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 상에 HTO 막 패턴이 생성될 수 있다. 이런 식으로, 후속으로 수행될 BF2 주입 공정에서 BF2 가 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 내부로 주입되는 것을 방지할 수 있다. 상술된 바와 같이 HTO 막과 같은 불순물 주입 방지막은, 불순물이 패터닝 공정에 의해 생성된 폴리실리콘 게이트들 내부로 주입되지 않는 것이 바람직한 경우에 패터닝 공정을 수행하기 전에 폴리실리콘막 상에 배치될 수 있다. 이 경우에, 불순물 주입 방지막과 폴리실리콘막에 대해 패터닝이 수행되어 층을 이룬 패턴이 형성되고 따라서 후속 공정에서 폴리실리콘 게이트들 내부로 불순물들이 주입되는 것이 방지될 수 있다.
(4) 그 다음으로, 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219 및 221) 이 생성된다 (도 16의 (a) 내지 도 16의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (213) 내의 불순물 농도가 플로팅 게이트 (217) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트들 (213 과 217) 이 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 20의 (a) 내지 도 20의 (d) 는 본 발명의 제 7 실시예를 도시하는 다이어그램이다. 도 20의 (a) 는 메모리 셀의 평면도이고, 도 20의 (b) 는 주변 회로 트 랜지스터의 평면도이고, 도 20의 (c) 는 도 20의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 20의 (d) 는 도 20의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예는 붕소와 같은 p-형 불순물이 선택 게이트 (233) 와 플로팅 게이트 (235) 의 폴리실리콘 내부로 도입되는 반면 제 6 실시예에서와 같이 이들 게이트 내부로 인이 도입되지 않는 점에서 제 6 실시예와 다르다. 선택 게이트 (233) 와 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어, 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
본 실시예에 따르면, 플로팅 게이트 (235) 내의 불순물 농도는 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에 따르면, 주변 회로 게이트 (225) 의 불순물 농도가 플로팅 게이트 (235) 의 불순물 농도 보다 높기 때문에, 주변 회로 게이트 (225) 의 저항이 적절하게 낮아질 수 있고 따라서 주변 회로 트랜지스터의 처리 속력이 감소되는 것을 방지할 수 있다.
도 21의 (a) 내지 도 21의 (c) 는 제 7 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 21의 (a) 내지 도 21의 (c) 에 도시된 단면도들은 도 20의 (c) 와 도 20의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 7 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 20의 (a) 내지 도 20의 (d) 및 도 21의 (a) 내지 도 21의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 20의 (c) 와 도 20의 (d) 참조) 및 게이트 산화막들 (211, 215 및 223) 이 p-기판 (201) 상에 배치되고 도 21의 (a) 를 참조하여 위에 설명한 공정 단계 (1) 과 유사한 공정을 통해 채널 도핑이 수행된다. 그 다음으로, 비-도핑 폴리실리콘막 (237) 이 p-기판 (201) 상에 생성된다 (도 21의 (a) 참조).
(2) HTO 막 (229) 이 비-도핑 폴리실리콘막 (237) 상에 배치되고 상기 HTO 막 (229) 은 메모리 트랜지스터 형성 영역과 선택 트랜지스터 형성 영역을 피복하고 주변 회로 트랜지스터 형성 영역에 개구부를 갖는다. 그 다음으로, PSG (도시되지 않음) 가 폴리실리콘막 (227) 과 HTO 막 (229) 상에 증착되고, 인이 주변 회로 트랜지스터 형성 영역에서의 비-도핑 폴리실리콘막 (237) 상으로 열적으로 분산되어 폴리실리콘막 (213) 이 생성된다 (도 21의 (b) 참조).
(3) PSG 와 HTO 막 (229) 을 선택적으로 제거한 후, 비-도핑 폴리실리콘막 (237) 과 폴리실리콘막 (231) 에 대해 포토메카니컬 처리와 에칭이 수행되어 비-도핑 폴리실리콘막 (237) 으로부터 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (211) 상에 선택 게이트 (233) 가 생성되고, 비-도핑 폴리실리콘막 (237) 으로부터 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메 모리 게이트 산화막 (215) 상에 플로팅 게이트 (235) 가 생성되고, 또한 폴리실리콘막 (231) 으로부터 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (223) 상에 주변 회로 게이트 (225) 가 생성된다 (도 21의 (c) 참조).
(4) 선택 게이트 (233), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 마스크로서 사용하여, 예를 들어, 3.0 ×1015 내지 5.0 ×1015 원자/cm3 의 농도로 이온 주입을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다. 또한, 선택 게이트 (233) 와 플로팅 게이트 (235) 에 붕소 주입이 수행된다 (도 20의 (a) 내지 도 20의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (233) 내의 불순물 농도가 플로팅 게이트 (235) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트들 (233 과 235) 이 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 제조하는데 요구되는 공정 개수가 선택 게이트 (233), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 개별적으로 제조하는 경우에 비해 감소될 수 있다.
도 22의 (a) 내지 도 22의 (d) 는 본 발명의 제 8 실시예를 도시하는 다이어그램이다. 도 22의 (a) 는 메모리 셀의 평면도이고, 도 22의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 22의 (c) 는 도 22의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 22의 (d) 는 도 22의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 이들 도면에서는, 도 16의 (a) 내지 도 16의 (d) 에 도 시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 게이트 (239) 와 주변 회로 게이트 (225) 가 동시에 생성된다는 점에서 제 6 실시예와 다르다. 인과 같은 n-형 불순물이 플로팅 게이트 (217) 를 위한 농도보다 높은 농도로 선택 게이트 (239) 내부에 도입되어 있고, 선택 게이트 (239) 내의 실질적인 인 농도는 적어도 1.0 ×1020 원자/cm3 이다.
본 실시예에 따르면, 플로팅 게이트 (217) 내의 불순물 농도가 제 6 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮기 때문에, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에 따르면, 주변 회로 게이트 (225) 와 선택 게이트 (239) 내의 불순물 농도가 플로팅 게이트 (217) 의 불순물 농도 보다 높기 때문에, 주변 회로 게이트 (225) 와 선택 게이트 (239) 의 저항이 적절하게 낮아질 수 있고 따라서 주변 회로 트랜지스터와 선택 트랜지스터의 처리 속력의 감소를 방지할 수 있다.
도 23의 (a) 내지 도 23의 (c) 는 제 8 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 23의 (a) 내지 도 23의 (c) 에 도시된 단면도들은 도 22의 (c) 와 도 22의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 8 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 22의 (a) 내지 도 22의 (d) 및 도 23의 (a) 내지 도 23의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 22의 (c) 와 도 22의 (d) 참조), 게이트 산화막들 (211, 215 및 223), 및 폴리실리콘막 (227) 이 도 19의 (a) 를 참조하여 위에 설명한 공정 단계 (1) 과 유사한 공정을 통해 p-기판 (201) 상에 배치된다 (도 23의 (a) 참조).
(2) HTO 막 (241) 이 폴리실리콘막 (227) 상에 배치되고 상기 HTO 막 (241) 은 메모리 트랜지스터 형성 영역을 피복하고 선택 트랜지스터 형성 영역과 주변 회로 트랜지스터 형성 영역에 개구부들을 갖는다. 그 다음으로, PSG (도시되지 않음) 가 폴리실리콘막 (227) 과 HTO 막 (241) 상에 증착되고, 인이 주변 회로 트랜지스터 형성 영역과 선택 트랜지스터 형성 영역에서의 폴리실리콘막 (227) 상으로 열적으로 분산되어 폴리실리콘막 (231) 이 생성된다 (도 23의 (b) 참조).
(3) PSG 와 HTO 막 (241) 을 제거한 후, 폴리실리콘막 (227) 과 폴리실리콘막 (231) 에 대해 포토메카니컬 처리와 에칭이 수행되어 폴리실리콘막 (227) 으로부터 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (215) 상에 플로팅 게이트 (217) 가 생성되고, 폴리실리콘막 (231) 으로부터 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (231) 상에 선택 게이트 (239) 가 생성되고, 또한 폴리실리콘막 (231) 으로부터 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (223) 상에 주변 회로 게이트 (225) 가 생성된다 (도 23의 (c) 참조).
일 실시예에 따르면, PSG 와 HTO 막 (241) 을 제거한 후, HTO 막이 폴리실리 콘막들 (227 과 231) 상에 배치될 수 있고, 포토메카니컬 처리와 에칭을 통해 HTO 막과 폴리실리콘막들 (227 과 231) 상에 패터닝 공정이 수행되어 선택 게이트 (239), 플로팅 게이트 (217) 및 주변 회로 게이트 (225) 상에 HTO 막 패턴이 생성된다. 이런 식으로, 후속으로 수행될 BF2 주입 공정에서 선택 게이트 (239), 플로팅 게이트 (217) 및 주변 회로 게이트 (225) 내부로의 BF2 주입이 방지될 수 있다.
(4) 다음으로, 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입 공정을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다 (도 22의 (a) 내지 도 22의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (239) 내의 불순물 농도가 플로팅 게이트 (225) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트들 (225 와 239) 이 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (239), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 개별적으로 제조하는 경우에 비해 감소될 수 있다.
도 24의 (a) 내지 도 24의 (d) 는 본 발명의 제 9 실시예를 도시하는 다이어그램이다. 도 24의 (a) 는 메모리 셀의 평면도이고, 도 24의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 24의 (c) 는 도 24의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 24의 (d) 는 도 24의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 및 도 22의 (a) 내지 도 22의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 게이트 (239) 와 주변 회로 게이트 (225) 가 동시에 생성되고, 인과 같은 n-형 불순물이 플로팅 게이트 (235) 내의 불순물 농도 보다 높은 농도로 선택 게이트 (239) 내부에 도입된다는 점에서 제 7 실시예와 다르다. 선택 게이트 (239) 내의 실질적인 인 농도는 예를 들어, 적어도 1.0 ×1020 원자/cm3 일 수 있다.
본 실시예에 따르면, 플로팅 게이트 (235) 내의 불순물 농도가 제 7 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에 따르면, 주변 회로 게이트 (225) 와 선택 게이트 (239) 내의 불순물 농도가 플로팅 게이트 (235) 내의 불순물 농도 보다 높기 때문에, 주변 회로 게이트 (225) 와 선택 게이트 (239) 의 저항이 적절하게 낮아질 수 있고 따라서 주변 회로 트랜지스터와 선택 트랜지스터의 처리 속력의 감소를 방지할 수 있다.
도 25의 (a) 내지 도 25의 (c) 는 제 9 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 25의 (a) 내지 도 25의 (c) 에 도시된 단면도들은 도 24의 (c) 와 도 24의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 9 실시예의 메 모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 24의 (a) 내지 도 24의 (d) 및 도 25의 (a) 내지 도 25의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 24의 (c) 와 도 24의 (d) 참조) 및 게이트 산화막들 (211, 215, 223), 및 비-도핑 폴리실리콘막 (237) 이 도 23의 (a) 를 참조하여 위에 설명한 공정 단계 (1) 과 유사한 공정을 통해 p-기판 (201) 상에 배치된다 (도 25의 (a) 참조).
(2) HTO 막 (241) 이 비-도핑 폴리실리콘막 (237) 상에 배치되고 상기 HTO 막 (241) 은 메모리 트랜지스터 형성 영역을 피복하고 주변 회로 트랜지스터 형성 영역과 선택 트랜지스터 형성 영역에 개구부들을 갖는다. 그 다음으로, PSG (도시되지 않음) 가 비-도핑 폴리실리콘막 (237) 과 HTO 막 (241) 상에 증착되고, 인이 주변 회로 트랜지스터 형성 영역과 선택 트랜지스터 형성 영역에서의 비-도핑 폴리실리콘막 (237) 상으로 열적으로 분산되어 폴리실리콘막 (231) 이 생성된다 (도 25의 (b) 참조).
(3) PSG 와 HTO 막 (241) 을 제거한 후, 비-도핑 폴리실리콘막 (237) 과 폴리실리콘막 (231) 에 대해 포토메카니컬 처리와 에칭이 수행되어 비-도핑 폴리실리콘막 (237) 으로부터 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (215) 상에 플로팅 게이트 (235) 가 생성되고, 폴리실리콘막 (231) 으로부터 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (211) 상에 선택 게이트 (239) 가 생성되고, 또한 폴리실리콘막 (231) 으로부터 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (223) 상에 주변 회로 게이트 (225) 가 생성된다 (도 25의 (c) 참조).
(4) 선택 게이트 (239), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 마스크로서 사용하여, 예를 들어, 3.0 ×1015 내지 5.0 ×1015 원자/cm3 의 농도로 이온 주입을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다. 또한, 붕소가 플로팅 게이트 (235) 내부로 주입된다 (도 24의 (a) 내지 도 24의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (239) 내의 불순물 농도가 주변 회로 게이트 (225) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트들 (239 와 225) 이 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 제조하는데 요구되는 공정 개수가 선택 게이트 (239), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 개별적으로 제조하는 경우에 비해 감소될 수 있다.
도 26의 (a) 내지 도 26의 (d) 는 본 발명의 제 10 실시예를 도시하는 다이어그램이다. 도 26의 (a) 는 메모리 셀의 평면도이고, 도 26의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 26의 (c) 는 도 26의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 26의 (d) 는 도 26의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하였고 그들에 대한 설명은 생략하였다.
본 실시예에 따르면, n-웰 (202) 이 p-기판 (201) 의 소정 영역에 생성되고, 필드 산화막 (203) 이 p-기판 (201) 의 표면 상에 배치된다.
p-형 확산층들 (205, 207), 선택 게이트 산화막 (243), 및 선택 게이트 (213) 에 의해 실현되는 선택 트랜지스터가 선택 트랜지스터 영역에 배치된다.
p-형 확산층들 (207, 209), 메모리 게이트 산화막 (245), 및 플로팅 게이트 (217) 에 의해 실현되는 메모리 트랜지스터가 메모리 트랜지스터 영역에 배치된다.
p-형 확산층들 (219, 221), 주변 회로 게이트 산화막 (247), 및 주변 회로 게이트 (225) 에 의해 실현되는 주변 회로 트랜지스터가 주변 회로 트랜지스터 영역에 배치된다.
본 실시예에서는, 선택 게이트 산화막 (243) 과 메모리 게이트 산화막 (245) 이 동일한 공정에서 생성된다. 주변 회로 게이트 산화막 (247) 은 선택 게이트 산화막 (243) 과 메모리 게이트 산화막 (245) 을 생성하기 위한 공정과는 별도의 공정에서 생성된다. 선택 게이트 산화막 (243) 과 메모리 게이트 산화막 (245) 은 6.0-10.0 nm, 예를 들어 (본 예에서는 7.5 nm) 의 두께를 갖도록 배치될 수 있다. 주변 회로 게이트 산화막 (247) 은 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖도록 배치될 수 있다.
실리콘 산화막 (249) 이 선택 게이트 (213) 와 플로팅 게이트 (217) 의 표면 상에 배치된다.
본 실시예에서는, 플로팅 게이트 (217) 내의 불순물 농도가 제 6 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에서는, 주변 회로 게이트 (225) 내의 불순물 농도가 플로팅 게이트 (217) 내의 불순물 농도 보다 높고, 그럼으로써, 주변 회로 게이트 (225) 의 저항이 적절하게 감소될 수 있고 따라서 주변 회로 트랜지스터와 선택 트랜지스터의 처리 속력의 감소가 방지될 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있다. 따라서, 주변 회로 게이트 산화막 (247) 이 적절하게 두껍게 배치될 수 있으므로 메모리 트랜지스터에 대해 기입 동작이 수행될 때의 손상을 방지할 수 있고, 메모리 게이트 산화막이 적절하게 얇게 배치될 수 있으므로 메모리 트랜지스터에서 우수한 기입 특성이 얻어질 수 있다. 이런 식으로, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입을 적당하게 수행할 수 있다.
도 27의 (a) 내지 도 27의 (c) 는 제 10 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 27의 (a) 내지 도 27의 (c) 에 도시된 단면도들은 도 26의 (c) 와 도 26의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 10 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 26의 (a) 내지 도 26의 (d) 및 도 27의 (a) 내지 도 27의 (c) 를 참조하여 설명한다.
(1) p-기판 (201) 에 n-웰 (202) 을 생성한 후, 필드 산화막 (203) 이 통상적인 LOCOS 공정을 통해 p-기판 (201) 상에 배치되어 장치 분리가 실현된다 (도 26의 (a) 와 도 26의 (b) 참조). 예를 들어, 7.5 nm 의 두께를 갖는 게이트 산화막들 (243 과 245) 이 필드 산화막 (203) 에 의해 정의된 활성 영역들의 표면 상에 배치되고, 채널 도핑이 수행된다. 그 다음으로, 비-도핑 폴리실리콘막이 p-기판 (201) 상에 배치되고, 인이 이온 주입을 통해 5.0 ×1015 원자/cm2 의 농도로 비-도핑 폴리실리콘막 내부에 주입되어 폴리실리콘막이 생성된다. 그 다음으로, 포토메카니컬 처리와 에칭을 통해 폴리실리콘막 상에 패터닝 공정이 수행되어 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (243) 상에 선택 게이트 (213) 가 생성되고, 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (245) 상에 플로팅 게이트 (217) 가 생성된다. 그 다음으로, 필드 산화막 (203), 선택 게이트 (213), 및 플로팅 게이트 (217) 를 마스크로서 사용하여 p-기판 (201) 의 표면 상의 산화막을 제거한다. 산화막을 제거할 때, 포토메카니컬 처리를 사용하여 선택 트랜지스터 영역과 메모리 트랜지스터 영역을 피복할 수 있다 (도 27의 (a) 참조).
(2) 예를 들어, 13.5 nm 의 두께를 갖는 게이트 산화막 (247) 이 열산화 공정을 수행함으로써 생성된다. 이 경우에, 실리콘 산화막 (249) 이 선택 게이트 (213) 와 플로팅 게이트 (217) 의 표면 상에 생성된다. 그 다음으로, 비-도핑 폴리실리콘막이 p-기판 (201) 상에 배치되고, PSG (도시되지 않음) 가 그 위에 증착된 후, 인이 비-도핑 폴리실리콘막 상에서 열적으로 분산되어 폴리실리콘막 (213) 이 생성된다 (도 27의 (b) 참조).
(3) PSG 를 제거한 후, 포토메카니컬 처리와 에칭을 통해 폴리실리콘막 (231) 으로부터 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (247) 상에 주변 회로 게이트 (225) 가 생성된다 (도 27의 (c) 참조).
(4) 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219 및 221) 이 생성된다 (도 26의 (a) 내지 도 26의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (213) 내의 불순물 농도가 플로팅 게이트 (217) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트 (213 과 217) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에서는, 선택 게이트 산화막 (243) 이 메모리 게이트 산화막 (245) 의 두께와 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (243 과 245) 이 동시에 생성될 수 있고, 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (243), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 28의 (a) 내지 도 28의 (d) 는 본 발명의 제 11 실시예를 도시하는 다이어그램이다. 도 28의 (a) 는 메모리 셀의 평면도이고, 도 28의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 28의 (c) 는 도 28의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 28의 (d) 는 도 28의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 및 도 26의 (a) 내지 도 26의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 붕소와 같은 p-형 불순물이 선택 게이트 (233) 와 플로팅 게이트 (235) 의 폴리실리콘 내부로 도입되는 반면 제 10 실시예에서와 같이 이들 게이트 내부에 인이 도입되지 않는다는 점에서 제 6 실시예와 다르다. 선택 게이트 (233) 와 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어, 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
실리콘 산화막 (249) 이 선택 게이트 (233) 와 플로팅 게이트 (235) 의 표면 상에 배치된다.
본 실시예에 따르면, 플로팅 게이트 (235) 내의 불순물 농도는 제 7 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 배치되어 있고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다. 또한, 주변 회로 게이트 (225) 의 불순물 농도가 플로팅 게이트 (235) 의 불순물 농도 보다 높게 배치되어 있기 때문에, 주변 회로 게이트 (225) 의 저항이 적절하게 낮아질 수 있으므로 주변 회로 트랜지스터의 처리 속력의 저하가 방지될 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적절하게 수행될 수 있다.
도 29의 (a) 내지 도 29의 (c) 는 제 11 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 29의 (a) 내지 도 29의 (c) 에 도시된 단면도들은 도 28의 (c) 와 도 28의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 11 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 28의 (a) 내지 도 28의 (d) 및 도 29의 (a) 내지 도 29의 (c) 를 참조하여 설명한다.
(1) p-기판 (201) 에 n-웰 (202) 을 생성한 후, 필드 산화막 (203) 이 통상적인 LOCOS 공정을 통해 p-기판 (201) 상에 배치되어 장치 분리가 실현된다 (도 28의 (a) 와 도 28의 (b) 참조). 예를 들어, 7.5 nm 의 두께를 갖는 게이트 산화막들 (243 과 245) 이 필드 산화막 (203) 에 의해 정의된 활성 영역들의 표면 상에 배치되고, 채널 도핑이 수행된다. 그 다음으로, 비-도핑 폴리실리콘막이 p-기판 (201) 상에 배치된다. 그 다음으로, 포토메카니컬 처리와 에칭을 통해 비-도핑 폴리실리콘막 상에 패터닝 공정이 수행되어 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (243) 상에 선택 게이트 (233) 가 생성되고, 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (245) 상에 플로팅 게이트 (235) 가 생성된다. 그 다음으로, 필드 산화막 (203), 선택 게이트 (233), 및 플로팅 게이트 (235) 를 마스크로서 사용하여 p-기판 (201) 의 표면 상의 산화 막을 제거한다. 산화막을 제거할 때, 포토메카니컬 처리를 사용하여 선택 트랜지스터 영역과 메모리 트랜지스터 영역을 피복할 수 있다 (도 29의 (a) 참조).
(2) 도 27의 (b) 를 참조하여 설명한 공정 단계 (2) 와 유사한 공정을 통해 게이트 산화막 (247), 실리콘 산화막 (249), 및 폴리실리콘막 (213) 이 생성된다 (도 29의 (b) 참조).
(3) 도 27의 (c) 를 참조하여 위에 설명한 공정 단계 (3) 과 유사한 공정을 통해 주변 회로 게이트 (225) 가 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (247) 상에 생성된다 (도 29의 (c) 참조).
(4) 그 다음으로, 선택 게이트 (233), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입을 통해 3.0 ×1015 내지 5.0 ×1015 원자/cm3 의 농도를 실현하도록 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219 및 221) 이 생성된다. 또한, 선택 게이트 (233) 와 플로팅 게이트 (235) 상에 붕소 주입이 수행된다 (도 28의 (a) 내지 도 28의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (233) 내의 불순물 농도가 플로팅 게이트 (235) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트 (233 과 235) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (233), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에 따르면, 선택 게이트 산화막 (243) 과 메모리 게이트 산 화막 (245) 이 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (243 과 245) 이 동시에 생성될 수 있다. 이런 식으로, 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (243), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 30의 (a) 내지 도 30의 (d) 는 본 발명의 제 12 실시예를 도시하는 다이어그램이다. 도 30의 (a) 는 메모리 셀의 평면도이고, 도 30의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 30의 (c) 는 도 30의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 30의 (d) 는 도 30의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d) 및 도 26의 (a) 내지 도 26의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 제 10 실시예에서와 같이 선택 게이트 (213) 와 플로팅 게이트 (217) 의 표면 상에 실리콘 산화막 (249) 을 배치하는 것과 반대로 주변 회로 게이트 (225) 의 표면 상에 실리콘 산화막 (251) 이 배치되어 있다는 점에서 도 26의 (a) 내지 도 26의 (d) 를 참조하여 위에 설명된 제 10 실시예와 다르다.
본 실시예에서는, 플로팅 게이트 (217) 내의 불순물 농도가 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 배치되어 있고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에서는, 주변 회로 게이트 (225) 의 불순물 농도가 플로팅 게이트 (217) 내의 불순물 농도 보다 높게 배치되어 있기 때문에, 주변 회로 게이트 (225) 의 저항이 적절하게 낮아질 수 있고 따라서 주변 회로 트랜지스터와 선택 트랜지스터의 처리 속력의 저하가 방지될 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적절하게 수행될 수 있다.
도 31의 (a) 내지 도 31의 (c) 는 제 12 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 31의 (a) 내지 도 31의 (c) 에 도시된 단면도들은 도 30의 (c) 와 도 30의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 12 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 30의 (a) 내지 도 30의 (d) 및 도 31의 (a) 내지 도 31의 (c) 를 참조하여 설명한다.
(1) p-기판 (201) 에 n-웰 (202) 을 생성한 후, 필드 산화막 (203) 이 통상적인 LOCOS 공정을 통해 p-기판 (201) 상에 배치되어 장치 분리가 실현된다 (도 30의 (a) 와 도 30의 (b) 참조). 예를 들어, 13.5 nm 의 두께를 갖는 주변 회로 게이트 산화막 (247) 이 필드 산화막 (203) 에 의해 정의된 활성 영역들의 표면 상에 배치되고, 채널 도핑이 수행된다. 그 다음으로, 비-도핑 폴리실리콘막이 p-기판 (201) 상에 배치되고, PSG 가 그 위에 증착된다. 그 다음으로, 인이 열 분산 공정을 통해 비-도핑 폴리실리콘막 상에서 분산되어 폴리실리콘막이 생성된다. PSG 를 제거한 후, 포토메카니컬 처리와 에칭을 통해 폴리실리콘막 상에 패터닝 공정이 수행되어 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (247) 상에 주변 회로 게이트 (225) 가 생성된다. 그 다음으로, 필드 산화막 (203) 및 주변 회로 게이트 (225) 를 마스크로서 사용하여 p-기판 (201) 상에 배치된 산화막을 제거한다. 일 실시예에서는, 산화막을 제거할 때, 포토메카니컬 처리를 사용하여 주변 회로 트랜지스터 영역을 피복할 수 있다 (도 31의 (a) 참조).
(2) 예를 들어, 7.5 nm 의 두께를 갖는 게이트 산화막들 (243 과 245) 이 열산화 공정을 수행함으로써 생성된다. 이 경우에, 실리콘 산화막 (251) 이 주변 회로 게이트 (225) 의 표면 상에 생성된다. 그 다음으로, 비-도핑 폴리실리콘막이 p-기판 (201) 상에 배치되고, 그 후 인이 비-도핑 폴리실리콘막 내부에 5.0 ×1015 원자/cm2 의 농도를 실현하도록 도입되어 폴리실리콘막 (227) 이 생성된다 (도 31의 (b) 참조).
(3) 포토메카니컬 처리와 에칭을 통해, 폴리실리콘막 (227) 으로부터 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (243) 상에 선택 게이트 (213) 가 생성되고, 또한 폴리실리콘막 (227) 으로부터 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (245) 상에 플로팅 게이트 (217) 가 생성된다 (도 31의 (c) 참조).
일 실시예에서는, 폴리실리콘막 (227) 에 패터닝 공정을 수행하기 전에 HTO 막이 폴리실리콘막 (227) 상에 배치될 수 있고, 포토메카니컬 처리와 에칭을 통해 HTO 막과 폴리실리콘막 (227) 에 패터닝 공정이 수행되어 선택 게이트 (213) 와 플로팅 게이트 (217) 상에 HTO 막 패턴이 생성될 수 있다. 이런 식으로, BF2 가 선택 게이트 (213) 와 플로팅 게이트 (217) 내부로 BF2 의 상태로 주입되는 것이 방지될 수 있다.
(4) 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219 및 221) 이 생성된다 (도 30의 (a) 내지 도 30의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (213) 내의 불순물 농도가 플로팅 게이트 (217) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트 (213 과 217) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (213), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에서는, 선택 게이트 산화막 (243) 이 메모리 게이트 산화막 (245) 의 두께와 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (243 과 245) 이 동시에 생성될 수 있고, 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (243), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 32의 (a) 내지 도 32의 (d) 는 본 발명의 제 13 실시예를 도시하는 다이어그램이다. 도 32의 (a) 는 메모리 셀의 평면도이고, 도 32의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 32의 (c) 는 도 32의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 32의 (d) 는 도 32의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 도 26의 (a) 내지 도 26의 (d), 및 도 30의 (a) 내지 도 30의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 제 12 실시예에서와 같이 선택 게이트 (233) 와 플로팅 게이트 (235) 내부에 인이 주입되는 대신 붕소와 같은 p-형 불순물이 선택 게이트 (233) 와 플로팅 게이트 (235) 의 폴리실리콘 내부에 도입된다는 점에서 도 30의 (a) 내지 도 30의 (d) 를 참조하여 위체 설명한 제 12 실시예와 다르다. 선택 게이트 (233) 와 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어, 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
본 실시예에서는, 플로팅 게이트 (235) 내의 불순물 농도가 도 20의 (a) 내지 도 20의 (d) 를 참조하여 위에 설명한 제 7 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 배치되어 있고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다. 또한, 주변 회로 게이트 (225) 의 불순물 농도가 플로팅 게이트 (235) 의 불순물 농도 보다 높게 배치되어 있기 때문에, 주변 회로 게이트 (225) 의 저항이 적절하게 낮아질 수 있고, 주변 회로 트랜지스터의 처리 속력의 저하가 방지될 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 도 26의 (a) 내지 도 26의 (d) 를 참조하여 위에 설명한 제 10 실시예에서와 같이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적절하게 수행될 수 있다.
도 33의 (a) 내지 도 33의 (c) 는 제 13 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 33의 (a) 내지 도 33의 (c) 에 도시된 단면도들은 도 32의 (c) 와 도 32의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 13 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 32의 (a) 내지 도 32의 (d) 및 도 33의 (a) 내지 도 33의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 32의 (a) 와 도 32의 (b) 참조), 주변 회로 게이트 산화막 (247) 및 주변 회로 게이트 (225) 가 도 31의 (a) 를 참조하여 설명된 공정 단계 (1) 과 유사한 공정을 통해 생성된다 (도 33의 (a) 참조).
(2) 예를 들어, 7.5 nm 의 두께를 갖는 게이트 산화막들 (243 과 245) 이 열산화 공정을 통해 생성된다. 이 경우에 실리콘 산화막 (51) 이 주변 회로 게이트 (225) 의 표면 상에 배치된다. 그 다음으로, 비-도핑 폴리실리콘막 (237) 이 p-기판 (201) 상에 배치된다 (도 33의 (b) 참조).
(3) 포토메카니컬 처리와 에칭을 통해, 선택 게이트 (233) 가 비-도핑 폴리실리콘막 (237) 으로부터 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (243) 상에 생성되고, 또한 플로팅 게이트 (235) 가 비-도핑 폴리실리콘막 (237) 으로부터 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (245) 상에 생성된다 (도 33의 (c) 참조).
(4) 이온 주입 공정을 통해, 선택 게이트 (233), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 마스크로서 사용하여 3.0 ×1015 내지 5.0 ×1015 원자/cm3 의 농도로 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다. 또한, 붕소가 선택 게이트 (233) 와 플로팅 게이트 (235) 내부로 주입된다 (도 32의 (a) 내지 도 32의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (233) 내의 불순물 농도가 플로팅 게이트 (235) 내의 불순물 농도와 일치하고, 그럼으로써, 2 개의 게이트 (233 과 235) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (233), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에서는, 선택 게이트 산화막 (243) 이 메모리 게이트 산화막 (245) 의 두께와 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (243 과 245) 이 동시에 생성될 수 있고, 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (243), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 26의 (a) 내지 도 26의 (d), 도 28의 (a) 내지 도 28의 (d), 도 30의 (a) 내지 도 30의 (d), 및 도 32의 (a) 내지 도 32의 (d) 를 참조하여 설명한 실시예들에서는, 선택 게이트 산화막 (243) 과 메모리 게이트 산화막 (245) 이 동일한 두께를 갖도록 배치되어 있고, 주변 회로 게이트 산화막 (247) 은 선택 게이트 산화막 (243) 과 메모리 게이트 산화막 (245) 에 대해 상이한 두께로 배치되어 있다; 그러나, 본 발명은 이들 실시예로 제한되지 않으며, 게이트 산화막들 (243, 245 및 247) 이 예를 들어, 동일한 두께를 갖도록 배치될 수 있다.
도 34의 (a) 내지 도 34의 (d) 는 본 발명의 제 14 실시예를 도시하는 다이어그램이다. 도 34의 (a) 는 메모리 셀의 평면도이고, 도 34의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 34의 (c) 는 도 34의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 34의 (d) 는 도 34의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 22의 (a) 내지 도 22의 (d), 및 도 26의 (a) 내지 도 26의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 게이트 산화막 (253) 과 주변 회로 게이트 산화막 (247) 이 동시에 생성되고, 선택 게이트 산화막 (253) 이 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖도록 배치된다는 점에서 도 26의 (a) 내지 도 26의 (d) 를 참조하여 위에 설명한 제 10 실시예와 다르다.
또한, 본 실시예에서는, 선택 게이트 (239) 와 주변 회로 게이트 (225) 가 동시에 생성되고, 인과 같은 n-형 불순물이 플로팅 게이트 (217) 를 위한 농도 보다 높은 농도로 선택 게이트 (239) 내부에 도입된다. 예를 들어, 선택 게이트 (239) 내의 실질적인 인 농도는 적어도 1.0 ×1020 원자/cm3 일 수 있다.
본 실시예에서는, 플로팅 게이트 (217) 내의 불순물 농도가 제 6 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 배치되고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에서는, 주변 회로 게이트 (225) 와 선택 게이트 (239) 내의 불순물 농도가 도 22의 (a) 내지 도 22의 (d) 를 참조하여 위에 설명되어 있는 제 8 실시예에서와 같이 플로팅 게이트 (217) 내의 불순물 농도 보다 높게 배치되어 있고, 그럼으로써, 주변 회로 게이트 (225) 와 선택 게이트 (239) 의 저항이 적절하게 감소될 수 있으므로 주변 회로 트랜지스터와 선택 트랜지스터의 처리 속력의 저하를 방지할 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 도 26의 (a) 내지 도 26의 (d) 를 참조하여 위에 설명되어 있는 제 10 실시예에서와 같이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 35의 (a) 내지 도 35의 (c) 는 제 14 실시예의 메모리 셀과 주변 회로 트 랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 35의 (a) 내지 도 35의 (c) 에 도시된 단면도들은 도 34의 (c) 와 도 34의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 14 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 34의 (a) 내지 도 34의 (d) 및 도 35의 (a) 내지 도 35의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203), 메모리 게이트 산화막 (245) 및 플로팅 게이트 (217) 가 도 27의 (a) 를 참조하여 설명된 공정 단계 (1) 과 유사한 공정을 통해 p-기판 (201) 상에 생성된다 (도 35의 (a) 참조).
(2) 예를 들어, 13.5 nm 의 두께를 갖는 게이트 산화막들 (247 과 253) 이 열산화 공정을 통해 생성된다. 이 경우에, 실리콘 산화막 (249) 이 플로팅 게이트 (217) 의 표면 상에 배치된다. 그 다음으로, 비-도핑 폴리실리콘막이 p-기판 (201) 상에 배치되고, PSG (도시되지 않음) 가 그 위에 증착된 후, 인이 비-도핑 폴리실리콘막 상에서 열적으로 분산되어 폴리실리콘막 (231) 이 생성된다 (도 35의 (b) 참조).
(3) PSG 를 제거한 후, 포토메카니컬 처리와 에칭이 수행되어 폴리실리콘막 (231) 으로부터 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (53) 상에 선택 게이트 (239) 가 생성되고, 또한 폴리실리콘막 (231) 으로부터 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (247) 상에 주변 회로 게이트 (225) 가 생성된다 (도 35의 (c) 참조).
(4) 선택 게이트 (239), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입 공정을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다 (도 34의 (a) 내지 도 34의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (239) 내의 불순물 농도가 주변 회로 게이트 (225) 내의 불순물 농도와 일치하도록 배치되어 있고, 그럼으로써, 2 개의 게이트 (225 와 239) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (239), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에서는, 선택 게이트 산화막 (253) 이 주변 회로 게이트 산화막 (247) 의 두께와 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (247 과 253) 이 동시에 생성될 수 있고, 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (253), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 36의 (a) 내지 도 36의 (d) 는 본 발명의 제 15 실시예를 도시하는 다이어그램이다. 도 36의 (a) 는 메모리 셀의 평면도이고, 도 36의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 36의 (c) 는 도 36의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 36의 (d) 는 도 36의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 도 22의 (a) 내지 도 22의 (d), 도 26의 (a) 내지 도 26의 (d) 및 도 34의 (a) 내지 도 34의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 제 14 실시예에서와 같이 플로팅 게이트 (235) 의 폴리실리콘에 인을 주입하는 대신 붕소와 같은 p-형 불순물이 플로팅 게이트 (235) 의 폴리실리콘 내부에 주입된다는 점에서 도 34의 (a) 내지 도 34의 (d) 를 참조하여 위에 설명한 제 14 실시예와 다르다. 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
실리콘 산화막 (249) 이 플로팅 게이트 (235) 의 표면 상에 배치되어 있다.
본 실시예에 따르면, 플로팅 게이트 (235) 내의 불순물 농도가 도 20의 (a) 내지 도 20의 (d) 와 관련하여 설명된 제 7 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 배치되어 있고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 도 26의 (a) 내지 도 26의 (d) 와 관련하여 설명된 제 10 실시예에서와 같이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 37의 (a) 내지 도 37의 (c) 는 제 15 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 37의 (a) 내지 도 37의 (c) 에 도시된 단면도들은 도 36의 (c) 와 도 36의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 15 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 36의 (a) 내지 도 36의 (d) 및 도 37의 (a) 내지 도 37의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 36의 (a) 와 도 36의 (b) 참조), 게이트 산화막 (245) 및 플로팅 게이트 (235) 가 도 29의 (a) 를 참조하여 설명된 공정 단계 (1) 과 유사한 공정을 통해 p-기판 (201) 상에 생성된다 (도 37의 (a) 참조).
(2) 게이트 산화막들 (247 과 253) 및 실리콘 산화막 (249) 이 생성되고, 그 후 도 35의 (b) 를 참조하여 위에 설명되어 있는 공정 단계 (2) 와 유사한 공정을 통해 폴리실리콘막 (231) 이 생성된다 (도 37의 (b) 참조).
(3) 도 35의 (c) 를 참조하여 위에 설명되어 있는 공정 단계 (3) 과 유사한 공정을 통해 선택 게이트 (239) 가 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (253) 상에 생성되고, 또한 주변 회로 게이트 (225) 가 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (247) 상에 생성된다 (도 37의 (c) 참조).
(4) 그 다음으로, 선택 게이트 (239), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입 공정을 통해 약 3.0 ×1015 내지 5.0 ×1015 원자/cm3 의 농도를 실현하도록 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다. 또한, 플로팅 게이트 (235) 상에 붕소가 주입된다 (도 36의 (a) 내지 도 36의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (239) 내의 불순물 농도가 주변 회로 게이트 (225) 내의 불순물 농도와 일치하도록 배치되어 있고, 그럼으로써, 2 개의 게이트 (225 와 239) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (239), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에 따르면, 선택 게이트 산화막 (253) 과 주변 회로 게이트 산화막 (247) 이 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (247 과 253) 이 동시에 생성될 수 있다. 이런 식으로, 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (253), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 38의 (a) 내지 도 38의 (d) 는 본 발명의 제 16 실시예를 도시하는 다이어그램이다. 도 38의 (a) 는 메모리 셀의 평면도이고, 도 38의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 38의 (c) 는 도 38의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 38의 (d) 는 도 38의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 22의 (a) 내지 도 22의 (d), 도 26의 (a) 내지 도 26의 (d), 도 30의 (a) 내지 도 30의 (d) 및 도 34의 (a) 내지 도 34의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 실리콘 산화막 (249) 이 플로팅 게이트 (217) 의 표면 상에 배치되지 않고, 대신, 실리콘 산화막 (251) 이 주변 회로 게이트 (225) 와 선택 게이트 (239) 의 표면 상에 배치된다는 점에서 도 26의 (a) 내지 도 26의 (d) 를 참조하여 위에 설명한 제 10 실시예와 다르다.
본 실시예에서는, 플로팅 게이트 (217) 내의 불순물 농도가 도 16의 (a) 내지 도 16의 (d) 를 참조하여 설명된 제 6 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 배치되고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 본 실시예에서는, 주변 회로 게이트 (225) 와 선택 게이트 (239) 내의 불순물 농도가 도 22의 (a) 내지 도 22의 (d) 를 참조하여 설명된 제 8 실시예에서와 같이 플로팅 게이트 (217) 내의 불순물 농도 보다 높게 배치되어 있기 때문에, 주변 회로 게이트 (225) 의 저항이 적절하게 감소될 수 있고 따라서 주변 회로 트랜지스터와 선택 트랜지스터의 처리 속력의 저하를 방지할 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 39의 (a) 내지 도 39의 (c) 는 제 16 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 39의 (a) 내지 도 39의 (c) 에 도시된 단면도들은 도 38의 (c) 와 도 38의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 14 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 38의 (a) 내지 도 38의 (d) 및 도 39의 (a) 내지 도 39의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 38의 (a) 와 도 38의 (b) 참조), 주변 회로 게이트 산화막 (247), 선택 게이트 산화막 (253), 주변 회로 게이트 (225) 및 선택 게이트 (239) 가 도 31의 (a) 를 참조하여 위에 설명되어 있는 공정 단계 (1) 과 유사한 공정을 통해 p-기판 (201) 상에 생성된다 (도 39의 (a) 참조).
(2) 메모리 게이트 산화막 (245) 과 실리콘 산화막 (251) 이 생성되고, 그 후 도 31의 (b) 를 참조하여 위에 설명되어 있는 공정 단계 (2) 와 유사한 공정을 통해 폴리실리콘막 (227) 이 생성된다 (도 39의 (b) 참조).
(3) 도 31의 (c) 를 참조하여 위에 설명되어 있는 공정 단계 (3) 과 유사한 공정을 통해 플로팅 게이트 (217) 가 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (245) 상에 생성된다 (도 39의 (c) 참조).
(4) 그 다음으로, 선택 게이트 (239), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 마스크로서 사용하는 이온 주입 공정을 통해 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다 (도 38의 (a) 내지 도 38의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (239) 내의 불순물 농도가 주변 회로 게이 트 (225) 내의 불순물 농도와 일치하도록 배치되어 있고, 그럼으로써, 2 개의 게이트 (225 와 239) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (239), 플로팅 게이트 (217), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에서는, 선택 게이트 산화막 (253) 이 주변 회로 게이트 산화막 (247) 의 두께와 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (247 과 253) 이 동시에 생성될 수 있고, 또한 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (253), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 40의 (a) 내지 도 40의 (d) 는 본 발명의 제 17 실시예를 도시하는 다이어그램이다. 도 40의 (a) 는 메모리 셀의 평면도이고, 도 40의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 40의 (c) 는 도 40의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 40의 (d) 는 도 40의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 도 22의 (a) 내지 도 22의 (d), 도 26의 (a) 내지 도 26의 (d), 도 30의 (a) 내지 도 30의 (d) 및 도 34의 (a) 내지 도 34의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 붕소와 같은 p-형 불순물이 인 대신 플로팅 게이트 (235) 의 폴 리실리콘 내부에 도입된다는 점에서 도 38의 (a) 내지 도 38의 (d) 를 참조하여 위에 설명되어 있는 제 16 실시예와 다르다. 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어 약 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
본 실시예에서는, 플로팅 게이트 (235) 내의 불순물 농도가 도 20의 (a) 내지 도 20의 (d) 를 참조하여 위에 설명된 제 7 실시예에서와 같이 주변 회로 게이트 (225) 내의 불순물 농도 보다 낮게 배치되어 있고, 그럼으로써, 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다.
또한, 주변 회로 게이트 (225) 와 선택 게이트 (239) 내의 불순물 농도가 플로팅 게이트 (235) 내의 불순물 농도 보다 높게 배치되어 있기 때문에, 주변 회로 게이트 (225) 와 선택 게이트 (239) 의 저항이 적절하게 감소될 수 있고, 또한 주변 회로 트랜지스터와 선택 트랜지스터의 처리 속력의 저하가 방지될 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (245) 이 도 26의 (a) 내지 도 26의 (d) 를 참조하여 위에 설명된 제 10 실시예에서와 같이 주변 회로 게이트 산화막 (247) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 41의 (a) 내지 도 41의 (c) 는 제 17 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 41의 (a) 내지 도 41의 (c) 에 도시된 단면도들은 도 40의 (c) 와 도 40의 (d) 에 도시된 A- A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 17 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 40의 (a) 내지 도 40의 (d) 및 도 41의 (a) 내지 도 41의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 40의 (a) 와 도 40의 (b) 참조), 주변 회로 게이트 산화막 (247), 선택 게이트 산화막 (253), 주변 회로 게이트 (225) 및 선택 게이트 (239) 가 도 31의 (a) 를 참조하여 위에 설명되어 있는 공정 단계 (1) 과 유사한 공정을 통해 생성된다 (도 41의 (a) 참조).
(2) 예를 들어, 7.5 nm 의 두께를 갖는 메모리 게이트 산화막 (245) 이 열산화 공정을 통해 생성된다. 이 경우에 실리콘 산화막 (51) 이 주변 회로 게이트 (225) 와 선택 게이트 (239) 의 표면 상에 배치되어 있다. 그 다음으로, 비-도핑 폴리실리콘막 (237) 이 p-기판 (201) 상에 배치된다 (도 41의 (b) 참조).
(3) 포토메카니컬 처리와 에칭을 통해, 플로팅 게이트 (235) 가 비-도핑 폴리실리콘막 (237) 으로부터 메모리 트랜지스터 영역에서 필드 산화막 (203) 과 메모리 게이트 산화막 (245) 상에 생성된다 (도 41의 (c) 참조).
(4) 이온 주입 공정을 통해, 선택 게이트 (239), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 마스크로서 사용하여, 예를 들어, 약 3.0 ×1015 내지 5.0 ×1015 원자/cm3 의 농도로 BF2 가 주입되어 p-형 확산층들 (205, 207, 209, 219, 및 221) 이 생성된다. 또한, 붕소가 플로팅 게이트 (235) 내부에 주입된다 (도 40의 (a) 내지 도 40의 (d) 참조).
본 실시예에 따르면, 선택 게이트 (239) 내의 불순물 농도가 플로팅 게이트 (235) 내의 불순물 농도와 일치하도록 배치되어 있고, 그럼으로써, 2 개의 게이트 (235 와 239) 가 동시에 생성될 수 있다. 이런 식으로, 이들 게이트를 생성하는데 요구되는 공정 개수가 선택 게이트 (239), 플로팅 게이트 (235), 및 주변 회로 게이트 (225) 를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
또한, 본 실시예에서는, 선택 게이트 산화막 (253) 이 주변 회로 게이트 산화막 (247) 의 두께와 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (247 과 253) 이 동시에 생성될 수 있고, 또한 이들 게이트 산화막을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (253), 메모리 게이트 산화막 (245), 및 주변 회로 게이트 산화막 (247) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 42의 (a) 내지 도 42의 (d) 는 본 발명의 제 18 실시예를 도시하는 다이어그램이다. 도 42의 (a) 는 메모리 셀의 평면도이고, 도 42의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 42의 (c) 는 도 42의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 42의 (d) 는 도 42의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예에 따르면, n-웰 (202) 이 p-기판 (201) 의 소정 영역에 생성되어 있고, 또한 필드 산화막 (203) 이 p-기판 (201) 의 표면 상에 배치되어 있다.
p-형 확산층들 (205, 207), 선택 게이트 산화막 (243), 및 선택 게이트 (213) 에 의해 실현되는 선택 트랜지스터가 선택 트랜지스터 영역에 배치되어 있다.
p-형 확산층들 (207, 209), 메모리 게이트 산화막 (245), 및 플로팅 게이트 (217) 에 의해 실현되는 메모리 트랜지스터가 메모리 트랜지스터 영역에 배치되어 있다.
p-형 확산층들 (219 와 221), 주변 회로 게이트 산화막 (259), 및 주변 회로 게이트 (225) 에 의해 실현되는 주변 회로 트랜지스터가 주변 회로 트랜지스터 영역에 배치되어 있다.
본 실시예에서는, 선택 게이트 산화막 (255) 과 메모리 게이트 산화막 (257) 이 산화 공정을 한 번 수행함으로써 동일 공정에서 생성된다. 주변 회로 게이트 산화막 (259) 은 산화 공정을 2 번 수행함으로써 별개의 공정에서 생성된다. 선택 게이트 산화막 (255) 과 메모리 게이트 산화막 (257) 은 6.0-10.0 nm, 예를 들어 (본 예에서는 7.5 nm) 의 두께를 갖도록 배치될 수 있다. 주변 회로 게이트 산화막 (259) 은 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 의 두께를 갖도록 배치될 수 있다.
본 실시예에서는, 도 16의 (a) 내지 도 16의 (d) 를 참조하여 위에 설명되어 있는 제 6 실시예에서 얻어지는 효과들과 유사한 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있다. 따라서, 주변 회로 게이트 산화막 (259) 이 적절하게 두껍게 배치될 수 있고 따라서 메모리 트랜지스터에 기입 동작이 수행될 때 손상으로부터 보호될 수 있고, 또한 메모리 게이트 산화막 (257) 이 적절하게 얇게 배치될 수 있으므로 메모리 트랜지스터에서 우수한 기입 특성을 얻을 수 있다. 이런 식으로, 주변 회로 게이트 산화막 (247) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 43의 (a) 내지 도 43의 (c) 는 제 18 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 43의 (a) 내지 도 43의 (c) 에 도시된 단면도들은 도 42의 (c) 와 도 42의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 18 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 42의 (a) 내지 도 42의 (d) 및 도 43의 (a) 내지 도 43의 (c) 를 참조하여 설명한다.
(1) p-기판 (210) 에 n-웰 (202) 이 생성된 후, 통상적인 LOCOS 공정을 통해 필드 산화막 (203) 이 p-기판 (201) 상에 배치되어 장치 분리가 실현된다 (도 42의 (a) 와 도 42의 (b) 참조). 그 다음으로, 예를 들어, 6-16 nm 의 두께를 갖는 희생 산화막 (261) 이 필드 산화막 (203) 에 의해 정의된 활성 영역의 표면 상에 생성되고, 채널 도핑이 수행된다 (도 43의 (a) 참조).
(2) 주변 회로 트랜지스터 형성 영역을 피복하고 선택 트랜지스터 형성 영역과 메모리 트랜지스터 형성 영역에서 개구부들을 갖는 레지스트 패턴 (263) 이 생성된다. 그 다음으로, 선택 트랜지스터 영역과 메모리 트랜지스터 영역에서의 희생 산화막 (261) 이 레지스트 패턴 (63) 을 마스크로서 사용하여 선택적으로 제거된다 (도 43의 (b) 참조).
(3) 레지스트 패턴 (263) 을 제거한 후, 예를 들어, 각각이 7.5 nm 의 두께를 갖는 선택 게이트 산화막 (255) 과 메모리 게이트 산화막 (257) 이 열산화 공정을 수행함으로써 선택 트랜지스터 영역과 메모리 트랜지스터 영역에서의 n-웰 (202) 의 표면 상에 생성된다. 이러한 공정에서, 주변 회로 트랜지스터 영역에서의 희생 산화막 (261) 이 두껍게 성장하여 주변 회로 게이트 산화막 (259) 으로 된다 (도 43의 (c) 참조).
(4) 도 19의 (a) 내지 도 19의 (c) 를 참조하여 위에 설명되어 있는 공정 단계들 (1) 내지 (3) 과 유사한 공정들을 수행함으로써, 선택 게이트 (213) 가 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (255) 상에 생성되고, 플로팅 게이트 (217) 가 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (257) 상에 생성되고, 또한 주변 회로 게이트 (225) 가 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (259) 상에 생성된다. 그 다음으로, p-형 확산층들 (205, 207, 209, 219, 및 221) 이 도 16의 (a) 내지 도 16의 (d) 를 참조하여 위에 설명되어 있는 공정 단계 (4) 와 유사한 공정을 통해 생성된다 (도 42의 (a) 내지 도 42의 (d) 참조).
도 44의 (a) 내지 도 44의 (d) 는 본 발명의 제 19 실시예를 도시하는 다이어그램이다. 도 44의 (a) 는 메모리 셀의 평면도이고, 도 44의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 44의 (c) 는 도 44의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 44의 (d) 는 도 44의 (b) 의 주변 회로 트랜지스터의 B- B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d) 및 도 42의 (a) 내지 도 42의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 붕소와 같은 p-형 불순물이 인 대신 선택 게이트 (233) 와 플로팅 게이트 (235) 의 폴리실리콘 내부에 도입된다는 점에서 도 42의 (a) 내지 도 42의 (d) 를 참조하여 위에 설명되어 있는 제 18 실시예와 다르다. 선택 게이트 (233) 와 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어, 약 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
본 실시예에 따르면, 도 43의 (a) 내지 도 43의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (3) 이 수행된 후, 도 20의 (a) 내지 도 20의 (d) 및 도 21의 (a) 내지 도 21의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (4) 이 수행되어 메모리 셀과 주변 회로 트랜지스터가 생성된다.
본 실시예에서는, 도 20의 (a) 내지 도 20의 (d) 를 참조하여 위에 설명된 제 7 실시예에서 얻어진 효과들과 일치하는 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (259) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 45의 (a) 내지 도 45의 (d) 는 본 발명의 제 20 실시예를 도시하는 다이 어그램이다. 도 45의 (a) 는 메모리 셀의 평면도이고, 도 45의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 45의 (c) 는 도 45의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 45의 (d) 는 도 45의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 22의 (a) 내지 도 22의 (d), 및 도 42의 (a) 내지 도 42의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 게이트 (239) 와 주변 회로 게이트 (225) 가 동시에 생성되고, 또한 인과 같은 n-형 불순물이 플로팅 게이트 (217) 를 위한 농도 보다 높은 농도로 선택 게이트 (239) 내부에 도입된다는 점에서 도 42의 (a) 내지 도 42의 (d) 를 참조하여 위에 설명되어 있는 제 18 실시예와 다르다. 선택 게이트 (239) 내의 실질적인 인 농도는 예를 들어, 약 1.0 ×1020 원자/cm3 일 수 있다.
본 실시예에 따르면, 도 43의 (a) 내지 도 43의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (3) 이 수행된 후, 도 22의 (a) 내지 도 22의 (d) 및 도 23의 (a) 내지 도 23의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (4) 이 수행되어 메모리 셀과 주변 회로 트랜지스터가 생성된다.
본 실시예에서는, 도 22의 (a) 내지 도 22의 (d) 를 참조하여 위에 설명된 제 8 실시예에서 얻어진 효과들과 일치하는 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (259) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 46의 (a) 내지 도 46의 (d) 는 본 발명의 제 21 실시예를 도시하는 다이어그램이다. 도 46의 (a) 는 메모리 셀의 평면도이고, 도 46의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 46의 (c) 는 도 46의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 46의 (d) 는 도 46의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 도 22의 (a) 내지 도 22의 (d), 도 24의 (a) 내지 도 24의 (d), 및 도 42의 (a) 내지 도 42의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 붕소와 같은 p-형 불순물이 인 대신 플로팅 게이트 (235) 의 폴리실리콘 내부에 도입된다는 점에서 도 45의 (a) 내지 도 45의 (d) 를 참조하여 위에 설명되어 있는 제 20 실시예와 다르다. 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어, 약 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
본 실시예에 따르면, 도 43의 (a) 내지 도 43의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (3) 이 수행된 후, 도 24의 (a) 내지 도 24의 (d) 및 도 25의 (a) 내지 도 25의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (4) 이 수행되어 메모리 셀과 주변 회로 트랜지스터가 생성된다.
본 실시예에서는, 도 24의 (a) 내지 도 24의 (d) 를 참조하여 위에 설명된 제 9 실시예에서 얻어진 효과들과 일치하는 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (259) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 42의 (a) 내지 도 42의 (d) 및 도 43의 (a) 내지 도 43의 (c) 를 참조하여 위에 설명되어 있는 제 18 실시예, 도 44의 (a) 내지 도 44의 (d) 를 참조하여 위에 설명되어 있는 제 19 실시예, 도 45의 (a) 내지 도 45의 (d) 를 참조하여 위에 설명되어 있는 제 20 실시예, 및 도 46의 (a) 내지 도 46의 (d) 를 참조하여 위에 설명되어 있는 제 21 실시예에 있어서, 선택 게이트 산화막 (255) 은 메모리 게이트 산화막 (257) 의 두께와 동일한 두께를 갖도록 배치되어 있고, 그럼으로써, 2개의 게이트 산화막 (255 와 257) 이 동시에 생성될 수 있다. 이런 식으로, 게이트 산화막들을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (255), 메모리 게이트 산화막 (257), 및 주변 회로 게이트 산화막 (259) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
도 47의 (a) 내지 도 47의 (d) 는 본 발명의 제 22 실시예를 도시하는 다이어그램이다. 도 47의 (a) 는 메모리 셀의 평면도이고, 도 47의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 47의 (c) 는 도 47의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 47의 (d) 는 도 47의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d) 에 도시된 것들과 동 일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 게이트 산화막 (265) 과 주변 회로 게이트 산화막 (259) 이 산화 공정을 2 번 수행함으로써 동시에 생성된다는 점에서 도 42의 (a) 내지 도 42의 (d) 를 참조하여 위에 설명되어 있는 제 18 실시예와 다르다. 선택 게이트 산화막 (265) 과 주변 회로 게이트 산화막 (259) 의 두께는 약 10.0-15.0 nm, 예를 들어 (본 예에서는 13.5 nm) 일 수 있다.
본 실시예에서는, 도 16의 (a) 내지 도 16의 (d) 를 참조하여 위에 설명된 제 6 실시예에서 얻어진 효과들과 일치하는 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (259) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 48의 (a) 내지 도 48의 (c) 는 제 22 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 공정 단계들을 도시하는 단면도들이다. 도 48의 (a) 내지 도 48의 (c) 에 도시된 단면도들은 도 47의 (c) 와 도 47의 (d) 에 도시된 A-A' 라인과 B-B' 라인을 절단한 단면도들에 대응한다. 다음에서, 제 22 실시예의 메모리 셀과 주변 회로 트랜지스터를 제조하는 예시적인 방법을 도 47의 (a) 내지 도 47의 (d) 및 도 48의 (a) 내지 도 48의 (c) 를 참조하여 설명한다.
(1) n-웰 (202), 필드 산화막 (203)(도 47의 (a) 와 도 47의 (b) 참조), 및 희생 산화막 (261) 이 p-기판 (201) 상에 생성되고, 도 43의 (a) 를 참조하여 위에 설명되어 있는 공정 단계 (1) 과 유사한 공정을 통해 채널 도핑이 수행된다 (도 48의 (a) 참조).
(2) 선택 트랜지스터 형성 영역과 주변 회로 트랜지스터 형성 영역을 피복하고 메모리 트랜지스터 형성 영역에서 개구부를 갖는 레지스트 패턴 (263) 이 생성된다. 그 다음으로, 메모리 트랜지스터 영역에서의 희생 산화막 (261) 이 레지스트 패턴 (263) 을 마스크로서 사용하여 선택적으로 제거된다 (도 48의 (b) 참조).
(3) 레지스트 패턴 (263) 을 제거한 후, 열산화 공정이 수행되어 메모리 트랜지스터 영역에서의 n-웰 (202) 의 표면 상에 예를 들어, 7.5 nm 의 두께를 갖는 메모리 게이트 산화막 (257) 이 생성된다. 이러한 공정에서, 선택 트랜지스터 영역과 주변 회로 트랜지스터 영역에서의 희생 산화막 (261) 이 두껍게 성장하여 선택 게이트 산화막 (265) 과 주변 회로 게이트 산화막 (259) 으로 된다 (도 48의 (c) 참조).
(4) 도 19의 (a) 내지 도 19의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (3) 과 유사한 공정들을 수행함으로써, 선택 게이트 (213) 가 선택 트랜지스터 영역에서의 필드 산화막 (203) 과 선택 게이트 산화막 (255) 상에 생성되고, 플로팅 게이트 (217) 가 메모리 트랜지스터 영역에서의 필드 산화막 (203) 과 메모리 게이트 산화막 (257) 상에 생성되고, 또한 주변 회로 게이트 (225) 가 주변 회로 트랜지스터 영역에서의 필드 산화막 (203) 과 주변 회로 게이트 산화막 (259) 상에 생성된다. 그 다음으로, 도 16의 (a) 내지 도 16의 (d) 를 참조하여 위에 설 명되어 있는 공정 단계 (4) 와 유사한 공정을 통해 p-형 확산층들 (205, 207, 209, 219 및 221) 이 생성된다 (도 47의 (a) 내지 도 47의 (d) 참조).
도 49의 (a) 내지 도 49의 (d) 는 본 발명의 제 23 실시예를 도시하는 다이어그램이다. 도 49의 (a) 는 메모리 셀의 평면도이고, 도 49의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 49의 (c) 는 도 49의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 49의 (d) 는 도 49의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 도 42의 (a) 내지 도 42의 (d), 및 도 47의 (a) 내지 도 47의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 붕소와 같은 p-형 불순물이 인 대신 선택 게이트 (233) 와 플로팅 게이트 (235) 의 폴리실리콘 내부에 도입된다는 점에서 도 47의 (a) 내지 도 47의 (d) 를 참조하여 위에 설명되어 있는 제 22 실시예와 다르다. 선택 게이트 (233) 와 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어, 약 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
본 실시예에 따르면, 도 48의 (a) 내지 도 48의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (3) 이 수행된 후, 도 20의 (a) 내지 도 20의 (d) 및 도 21의 (a) 내지 도 21의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (4) 이 수행되어 메모리 셀과 주변 회로 트랜지스터가 생성된다.
본 실시예에서는, 도 20의 (a) 내지 도 20의 (d) 를 참조하여 위에 설명된 제 7 실시예에서 얻어진 효과들과 일치하는 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (259) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 50의 (a) 내지 도 50의 (d) 는 본 발명의 제 24 실시예를 도시하는 다이어그램이다. 도 50의 (a) 는 메모리 셀의 평면도이고, 도 50의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 50의 (c) 는 도 50의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 50의 (d) 는 도 50의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 22의 (a) 내지 도 22의 (d), 도 42의 (a) 내지 도 42의 (d), 및 도 47의 (a) 내지 도 47의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 선택 게이트 (239) 와 주변 회로 게이트 (225) 가 동시에 생성되어 있고, 또한 인과 같은 n-형 불순물이 플로팅 게이트 (235) 를 위한 농도 보다 높은 농도로 선택 게이트 (239) 내부에 도입된다는 점에서 도 47의 (a) 내지 도 47의 (d) 를 참조하여 위에 설명되어 있는 제 22 실시예와 다르다. 선택 게이트 (239) 내의 실질적인 인 농도는 예를 들어, 약 1.0 ×1020 원자/cm3 일 수 있다.
본 실시예에 따르면, 도 48의 (a) 내지 도 48의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (3) 이 수행된 후, 도 22의 (a) 내지 도 22의 (d) 및 도 23의 (a) 내지 도 23의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (4) 이 수행되어 메모리 셀과 주변 회로 트랜지스터가 생성된다.
본 실시예에서는, 도 22의 (a) 내지 도 22의 (d) 를 참조하여 위에 설명된 제 8 실시예에서 얻어진 효과들과 일치하는 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (259) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 51의 (a) 내지 도 51의 (d) 는 본 발명의 제 25 실시예를 도시하는 다이어그램이다. 도 51의 (a) 는 메모리 셀의 평면도이고, 도 51의 (b) 는 주변 회로 트랜지스터의 평면도이고, 도 51의 (c) 는 도 51의 (a) 의 메모리 셀의 A-A' 라인을 절단한 단면도이고, 도 51의 (d) 는 도 51의 (b) 의 주변 회로 트랜지스터의 B-B' 라인을 절단한 단면도이다. 도 16의 (a) 내지 도 16의 (d), 도 20의 (a) 내지 도 20의 (d), 도 22의 (a) 내지 도 22의 (d), 도 24의 (a) 내지 도 24의 (d), 도 42의 (a) 내지 도 42의 (d), 및 도 47의 (a) 내지 도 47의 (d) 에 도시된 것들과 동일한 컴포넌트들에는 동일한 참조 번호를 부여하고 그들에 대한 설명은 생략하였다.
본 실시예는 붕소와 같은 p-형 불순물이 인 대신 플로팅 게이트 (235) 의 폴 리실리콘 내부에 도입된다는 점에서 도 50의 (a) 내지 도 50의 (d) 를 참조하여 위에 설명되어 있는 제 24 실시예와 다르다. 플로팅 게이트 (235) 내의 붕소 농도는 예를 들어, 약 7.0 ×1018 내지 5.0 ×1019 원자/cm3 일 수 있다.
본 실시예에 따르면, 도 48의 (a) 내지 도 48의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (3) 이 수행된 후, 도 24의 (a) 내지 도 24의 (d) 및 도 25의 (a) 내지 도 25의 (c) 를 참조하여 위에 설명된 공정 단계들 (1) 내지 (4) 이 수행되어 메모리 셀과 주변 회로 트랜지스터가 생성된다.
본 실시예에서는, 도 24의 (a) 내지 도 24의 (d) 를 참조하여 위에 설명된 제 9 실시예에서 얻어진 효과들과 일치하는 유리한 효과들이 얻어질 수 있다.
또한, 본 실시예에서는, 메모리 게이트 산화막 (257) 이 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 주변 회로 게이트 산화막 (259) 의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적당하게 수행될 수 있다.
도 47의 (a) 내지 도 47의 (d) 를 참조하여 위에 설명되어 있는 제 22 실시예, 도 49의 (a) 내지 도 49의 (d) 를 참조하여 위에 설명되어 있는 제 23 실시예, 도 50의 (a) 내지 도 50의 (d) 를 참조하여 위에 설명되어 있는 제 24 실시예, 및 도 51의 (a) 내지 도 51의 (d) 를 참조하여 위에 설명되어 있는 제 25 실시예에 있어서, 선택 게이트 산화막 (265) 은 주변 회로 게이트 산화막 (259) 보다 얇게 배치되어 있고, 그럼으로써, 게이트 산화막들 (259 와 265) 이 동시에 생성될 수 있 고 따라서 게이트 산화막들을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막 (265), 메모리 게이트 산화막 (257), 및 주변 회로 게이트 산화막 (259) 을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
상술된 실시예들에 있어서, 메모리 트랜지스터와 선택 트랜지스터는 (대략 6-7 V 의 기입 전력 전압을 갖는) PMOS 트랜지스터들에 대응하고, 그럼으로써, 소위 제어 게이트가 기입을 위해 사용되지 않아도 되고 메모리 트랜지스터로서 (대략10 V 의 기입 전압을 갖는) NMOS 트랜지스터를 사용하는 경우에 비해 기입 전압이 낮아질 수 있다.
그러나, 본 발명은 PMOS 트랜지스터의 사용으로 제한되지 않으며, 본 발명의 다른 실시예들에 있어서 메모리 트랜지스터와 선택 트랜지스터로서 NMOS 트랜지스터들이 사용될 수 있다.
또한, 상술된 실시예들에 있어서, PMOS 트랜지스터는 주변 회로 트랜지스터로서 도시되어 있지만, 본 발명은 이러한 실시예들로 제한되지 않으며, 예를 들어, 다른 주변 회로 트랜지스터로서 NMOS 트랜지스터가 다른 영역에 배치될 수 있다.
또한, 반도체 기판은 본 발명의 대안 실시예들에 따라 n-기판일 수 있다.
다른 실시예에서는, 실리사이드막이 선택 게이트, 메모리 게이트 및 주변 회로 게이트 중 적어도 하나에 배치되어 게이트 저항이 저감될 수 있다.
도 52 는 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 정전압 발생 회로를 도시한다.
도 52 에 도시된 정전압 발생 회로 (290) 는 직류 전원 (271) 으로부터 공급 되는 전력을 조절하도록 구성되어 있다. 정전압 발생 회로 (290) 는 직류 전원 (271) 에 접속되어 있는 입력 단자 (Vbat)(273), 기준 전압 발생 회로 (Vref)(275), 연산 증폭기 (277), 출력 드라이버로서의 p-채널형 MOS 트랜지스터 (이하 'PMOS' 로 지칭)(279), 분배기 저항들 (281, 283), 및 출력 단자 (Vout)(285) 를 포함한다.
분배기 저항 (283) 은 저항 소자 (R0) 를 포함한다. 분배기 저항 (281) 은 직렬로 접속되어 있는 복수의 저항값 조정 저항 소자 (R1, R2, …, Ri-1, 및 Ri) 를 포함한다. 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 이 저항값 조정 저항 소자 (R1, R2, …, Ri-1, 및 Ri) 와 각각 병렬로 접속되어 있다.
본 실시예의 정전압 발생 회로 (290) 는 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 을 스위칭 온/오프하는 판독 회로 (287) 및 비휘발성 메모리 셀 (289) 를 포함한다. 판독 회로 (287) 의 출력은 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 의 대응하는 게이트들에 접속되어 있다. 비휘발성 메모리 셀 (289) 은 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 을 스위칭 온/오프하는 것에 관한 정보를 저장하는 복수의 메모리 셀을 포함한다. 판독 회로 (287) 는 비휘발성 메모리 셀 (289) 의 저장 상태에 따라 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 을 스위칭 온/오프한다.
정전압 발생 회로 (290) 의 연산 증폭기 (277) 에 있어서, 연산 증폭기 (277) 의 출력 단자는 PMOS (279) 의 게이트 전극에 접속되어 있다. 기준 전압 발생 회로 (275) 로부터의 기준 전압 (Vref) 은 연산 증폭기 (277) 의 반전 입력 단 자에 인가된다. 저항들 (281 과 283) 에 의한 출력 전압의 분배로부터 초래되는 전압은 연산 증폭기 (277) 의 비-반전 입력 단자에 인가된다. 저항들 (281 과 283) 의 분배 전압은 기준 전압 (Vref) 과 일치하도록 제어된다.
도 53 은 본 발명의 일 실시예에 따른 분배기 저항 회로를 포함하는 전압 검출 회로를 도시하는 회로도이다. 본 도면에서는, 도 52 에 도시된 컴포넌트들과 일치하는 컴포넌트들에는 동일한 참조 번호를 부여하였다.
도 53 에 도시된 전압 검출 회로 (291) 에서는, 분배기 저항들 (281, 283) 및 진동 방지 저항 소자 (RH) 가 접지 전위와 입력 단자 (293) 사이에 직렬로 접속되어 있고, 상기 입력 단자 (293) 에는 측정될 단자의 전압 (입력 전압 Vsens) 이 입력된다. 본 실시예에서는, 저항들 (281 과 283) 의 구성이 도 52 에 도시된 저항들 (281 과 283) 의 구성과 일치하도록 배치되어 있다.
본 실시예에 따르면, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 이 저항값 조정 저항 소자들 (R1, R2, …, Ri-1, 및 Ri) 과 각각 병렬로 접속되어 있다. 판독 회로 (287) 가 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 에 접속되어 있다. 비휘발성 메모리 셀 (289) 이 판독 회로 (287) 에 접속되어 있다.
진동 방지 저항 소자 (RH) 가 분배기 저항 (283) 과 접지 사이에 배치되어 있다. n-채널형 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 가 진동 방지 저항 소자 (RH) 와 병렬로 접속되어 있다. 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 의 게이트는 연산 증폭기 (277) 의 출력에 접속되어 있다.
연산 증폭기 (277) 의 반전 입력 단자가 분배기 저항들 (281 과 283) 사이의 접속점에 접속되어 있다. 연산 증폭기 (277) 의 비-반전 입력 단자가 기준 전압 발생 회로 (275) 에 접속되어 있으므로 상기 비-반전 입력 단자에는 기준 전압 (Vref) 이 인가될 수 있다. 연산 증폭기 (277) 의 출력은 인버터 (295) 와 출력 단자 (D Tout)(297) 를 통해 외부로 출력된다.
전압 검출 회로 (291) 가 고전압 검출 상태에 있을 때, 진동 방지 저항 소자 (RH) 가 스위치 오프되고, 입력 단자 (293) 로부터 입력되고 있는 측정될 단자의 전압, 및 분배기 저항 (281, 283) 과 진동 방지 저항 소자 (RH) 에 의해 분배되는 전압이 기준 전압 (Vref) 보다 높으면, 연산 증폭기 (277) 의 출력이 논리값 0 으로 유지되고, 이 출력은 인버터 (295) 에 의해 논리값 1 로 반전되어 출력 단자 (297) 로부터 출력된다. 이 경우에, 연산 증폭기 (277) 의 반전 입력 단자에 입력되는 분배 전압은 다음과 같이 표현될 수 있다:
Figure 112006059163587-pct00003
측정될 단자의 전압이 감소하고 분배기 저항들 (281, 283) 및 진동 방지 저항 소자 (RH) 에 의해 분배되는 전압이 기준 전압 (Vref) 보다 낮으면, 연산 증폭기 (277) 의 출력이 논리값 1 로 설정되고, 이 출력이 인버터 (295) 에 의해 논리값 0 으로 반전되어 출력 단자 (297) 로부터 출력된다.
연산 증폭기 (277) 의 출력이 논리값 1 로 설정되면, 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 가 스위치 온되고, 분배기 저항 (283) 이 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 를 통해 접지 전위에 접속되고, 분배기 저항들 (281 과 283) 사이의 전압이 감소한다. 차례로, 연산 증폭기 (277) 의 출력이 논리값 1 로 유지되고, 전압 검출 회로 (291) 가 저전압 검출 상태로 떨어진다. 진동 방지 저항 소자 (RH) 와 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 는 입력 전압 (Vsens) 이 감소할 때 전압 검출 회로 (291) 의 출력의 진동을 방지하도록 구성되어 있다.
전압 검출 회로 (291) 가 보다 낮은 전압 검출 상태에 있을 때 연산 증폭기 (277) 의 반전 입력 단자에 입력되는 분배 전압은 다음과 같이 표현될 수 있다:
Figure 112006059163587-pct00004
보다 낮은 전압 검출 상태에서 연산 증폭기 (277) 의 반전 입력 단자에 입력되는 분배 전압이 기준 전압 (Vref) 보다 커질 수 있도록 전압 검출 회로 (291) 를 고전압 검출 상태로 스위칭하기 위한 각성(awake) 전압은 레벨에서 입력 전압 (Vsens) 일 수 있다.
도 52 및 도 53 에서는, 판독 회로 (287), 기준 전압 발생 회로 (275) 및 연산 증폭기 (277) 에 의해 실현되는 MOS 트랜지스터; 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi); 및 진동 방지 퓨즈 MOS 트랜지스터 (SWH) 가 본 발명의 일 실시예에 따른 반도체 장치의 주변 회로 트랜지스터들로서 적용되어 있음에 주목할 만하다. 그러나, 본 발명은 상술된 실시예들로 제한되지 않고 모든 MOS 트랜지스터들이 상술된 바와 같이 본 실시예의 주변 회로 트랜지스터들을 구현할 필요는 없다.
또한, 도 52 및 도 53 에서는, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 이 판독 회로 (287) 와 비휘발성 메모리 셀 (289) 에 의한 제어를 통해 스위치 온/오프될 수 있으므로 분배기 저항 (281) 의 저항값이 조정될 수 있다. 이런 식으로, 정전압 발생 회로 (290) 의 출력 전압 및 전압 검출 회로 (291) 의 출력 전압의 설정 전압이 조정될 수 있다.
종래의 정전압 발생 회로와 종래의 전압 검출 회로에서는, 본 실시예에 따른 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi), 판독 회로 (287), 및 비휘발성 메모리 셀 (289) 을 사용하는 대신, 폴리실리콘 또는 금속으로 만들어진 퓨즈가 각각의 저항값 조정 저항 소자 (R1, R2, …, Ri-1, 및 Ri) 와 병렬로 접속되어 있고, 이러한 종래의 회로에서는, 분배기 저항들의 저항값들이 상기 퓨즈를 절단함으로써 조정된다.
도 52 와 도 53 에 도시된 실시예들에서는, 일단 턴 오프되어 있는 스위치 (즉, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 은 판독 회로 (287) 와 비휘발성 메모리 셀 (289) 에 의한 제어를 통해 다시 턴 온될 수 있고, 이러한 온/오프 동작은 퓨즈로 실현하기가 곤란하였다. 이런 식으로, 정전압 발생 회로 (290) 의 출력 전압과 전압 검출 회로 (291) 의 출력 전압을 위한 설정 전압이 자유롭게 변경될 수 있다.
본 발명의 바람직한 실시예에 따르면, 퓨즈 MOS 트랜지스터들 (SW1, SW2, …, SWi-1, 및 SWi) 의 온/오프 상태가 비휘발성 메모리 셀 (289) 에 대한 기입을 통해 스위칭될 수 있고, 그럼으로써, 정전압 발생 회로 (290) 의 출력 전압과 전압 검출 회로 (291) 의 출력 전압을 위한 설정 전압이 반도체 장치가 패키지 내에 수용된 이후에도 조정되고 변경될 수 있다.
또한, 도 52 및 도 53 에서는, 본 발명의 일 실시예에 따른 분배기 저항 회로가 정전압 발생 회로와 전압 검출 회로에 적용되어 있다; 그러나, 본 발명은 이와 같은 적용으로 제한되지 않으며, 분배기 저항 회로는 다른 종류의 회로에도 또한 적용될 수 있다.
다음에서, 본 발명의 하나 이상의 실시예에 의해 얻어지는 예시적인 유리한 효과들을 설명한다.
본 발명의 일 양태에 따르면, 제어 게이트 없이 플로팅 게이트를 갖는 메모리 트랜지스터와 선택 트랜지스터로 만들어진 비휘발성 메모리 셀, 및 주변 회로 트랜지스터를 포함하는 반도체 장치에 있어서, 메모리 게이트 산화막을 주변 회로 게이트 산화막 보다 얇게 배치함으로써, 주변 회로 게이트 산화막이 적절한 두께를 갖도록 배치될 수 있으므로 메모리 트랜지스터에 대해 기입 동작이 수행될 때 손상으로부터 보호될 수 있고, 메모리 게이트 산화막이 적절하게 얇게 배치될 수 있으므로 메모리 트랜지스터에서 우수한 기입 특성이 얻어질 수 있다. 이런 식으로, 주변 회로 게이트 산화막의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적절하게 수행될 수 있다.
본 발명의 다른 양태에 따르면, PMOS 트랜지스터를 메모리 트랜지스터와 선택 트랜지스터 (예를 들어, 6-7 V 의 기입 전압을 갖는) 로서 적용함으로써, 기입 동작을 수행할 때 제어 게이트가 사용될 필요가 없고 예를 들어, NMOS 트랜지스터를 메모리 트랜지스터 (예를 들어, 약 10 V 의 기입 전압을 갖는) 로서 사용하는 경우에 비해 기입 전압이 낮아질 수 있다. 그러나, 본 발명은 메모리 트랜지스터와 선택 트랜지스터로서 PMOS 트랜지스터들을 사용하는 것으로 제한되지 않으며, NMOS 트랜지스터도 본 발명의 대안 실시예들에 따라 동등하게 사용될 수 있다.
본 발명의 다른 양태에 따르면, 선택 게이트 산화막의 두께를 메모리 게이트 산화막의 두께와 동일하게 배치함으로써, 2개의 게이트 산화막이 동시에 생성될 수 있고, 또한 게이트 산화막들을 생성하기 위한 공정 단계들의 개수가 예를 들어, 선택 게이트 산화막, 메모리 게이트 산화막 및 주변 회로 게이트 산화막을 생성하기 위한 공정들을 개별적으로 수행하는 경우에 비해 감소될 수 있다.
본 발명의 다른 양태에 따르면, 선택 게이트 산화막과 주변 회로 게이트 산화막이 동일한 두께를 갖도록 배치함으로써, 2개의 게이트 산화막이 동시에 생성될 수 있고, 선택 게이트 산화막, 메모리 게이트 산화막 및 주변 회로 게이트 산화막을 생성하는데 요구되는 공정 단계들의 개수가 각각의 게이트 산화막을 개별적으로 생성하는 경우에 비해 감소될 수 있다. 또한, 이 경우에, 선택 게이트 산화막이 메모리 게이트 산화막 보다 두껍게 배치되고, 그럼으로써, 선택 트랜지스터의 내구성이 향상될 수 있다.
본 발명의 다른 양태에 따르면, 반도체 기판 상에 절연막을 사이에 두고 배치되어 있는 폴리실리콘으로 만들어진 하부 전극 및 상기 하부 전극 상에 캐패시터 절연막을 사이에 두고 배치되어 있는 폴리실리콘으로 만들어진 상부 전극을 포함하는 캐패시터를 제공하고, 플로팅 게이트와 하부 전극을 동일한 폴리실리콘층으로부터 생성되도록 배치하고, 또한 플로팅 게이트의 상부면과 측면에 캐패시터 절연막을 배치함으로써, 플로팅 게이트가 캐패시터 절연막에 의해 적절하게 피복될 수 있 으므로 보유(retention) 특성이 향상될 수 있다.
본 발명의 다른 양태에 따르면, 주변 회로 게이트와 상부 전극을 동일한 폴리실리콘층으로부터 생성되도록 배치함으로써, 이들 게이트를 생성하는데 요구되는 공정 단계들의 개수가 주변 회로 게이트와 상부 전극을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
본 발명의 다른 양태에 따르면, 선택 게이트와 하부 전극을 동일한 폴리실리콘층으로부터 생성되도록 배치함으로써, 이들 게이트를 생성하는데 요구되는 공정 단계들의 개수가 선택 게이트와 하부 전극을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
본 발명의 다른 양태에 따르면, 선택 게이트, 주변 회로 게이트, 및 상부 전극을 동일한 폴리실리콘층으로부터 생성되도록 배치함으로써, 공정 단계들의 개수가 이들 게이트를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
본 발명의 다른 양태에 따르면, 전압 분배를 통해 전압 출력을 얻고 하나 이상의 퓨즈 소자들을 절단함으로써 전압 출력을 조정하도록 구성되어 있는 분배기 저항 회로를 포함하는 반도체 장치에 있어서, 직렬로 접속되어 있는 복수의 저항값 조정 저항 소자, 상기 저항값 조정 저항 소자들에 병렬로 접속되어 있는 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀, 및 상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위칭 온/오프하는 판독 회로를 포함하도록 상기 분배기 저항 회로를 구성하고, 또한 상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나를 본 발명 의 일 실시예에 따른 주변 회로 트랜지스터 내부에 구성함으로써, 분배기 저항 회로의 출력 전압이 우수한 기입 특성을 갖는 비휘발성 메모리 셀의 저장 상태에 따라 조정될 수 있다. 또한, 비휘발성 메모리 셀의 저장 상태를 변경함으로써, 예를 들어, 분배기 저항 회로의 출력 전압이 리셋될 수 있다.
본 발명의 다른 양태에 따르면, 입력 전압을 분배하고 분배 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 분배기 저항 회로로부터의 분배 전압과 기준 전압 발생 회로로부터의 기준 전압을 비교하는 비교기 회로를 포함하는 전압 검출 회로를 포함하는 반도체 장치에 있어서, 본 발명의 일 실시예에 따른 분배기 저항 회로를 전압 검출 회로의 분배기 저항 회로로서 적용함으로써, 전압 검출 회로의 출력 전압 설정이 비휘발성 메모리 셀의 저장 상태의 변경에 따라 변경될 수 있다.
본 발명의 다른 양태에 따르면, 입력 전압의 출력을 제어하는 출력 드라이버, 출력 전압을 분배하고 분배 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 분배기 저항 회로로부터의 분배 전압과 기준 전압 발생 회로로부터의 기준 전압을 비교하고 비교 결과에 따라 출력 드라이버의 동작을 제어하는 비교기 회로를 포함하는 정전압 발생 회로를 포함하는 반도체 장치에 있어서, 본 발명의 일 실시예에 따른 분배기 저항 회로를 정전압 발생 회로의 분배기 저항 회로로서 적용함으로써, 정전압 발생 회로의 출력 전압 설정이 비휘발성 메모리 셀의 저장 상태의 변경에 따라 변경될 수 있다.
본 발명의 다른 양태에 따르면, 제어 게이트없이 플로팅 게이트를 갖는 메모 리 트랜지스터와 선택 트랜지스터로 만들어진 비휘발성 메모리 셀, 및 주변 회로 트랜지스터를 포함하는 반도체 장치에 있어서, 플로팅 게이트의 폴리실리콘 내의 불순물 농도를 주변 회로 트랜지스터의 주변 회로 게이트의 폴리실리콘 내의 불순물 농도 보다 낮게 배치함으로써, 예를 들어, 플로팅 게이트의 폴리실리콘 내의 실질적인 불순물 농도가 1.0 ×1020 원자/cm3 아래의 낮은 농도로 설정될 수 있고 따라서 메모리 트랜지스터의 전하 유지 특성이 향상될 수 있다. 또한, 주변 회로 게이트의 폴리실리콘 내의 불순물 농도가 플로팅 게이트의 폴리실리콘 내의 불순물 농도 보다 높게 배치되어 있기 때문에, 주변 회로 게이트의 저항이 적절하게 낮아질 수 있고, 또한 주변 회로 게이트의 처리 속력의 감소가 방지될 수 있다.
본 발명의 다른 양태에 따르면, 선택 게이트의 폴리실리콘 내의 불순물 농도를 플로팅 게이트의 폴리실리콘 내의 불순물 농도와 일치하도록 배치함으로써, 2개의 게이트가 동시에 생성될 수 있고, 또한 게이트들을 생성하는데 요구되는 공정들의 개수가 선택 게이트, 플로팅 게이트 및 주변 회로 게이트를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
본 발명의 다른 양태에 따르면, 선택 게이트의 폴리실리콘 내의 불순물 농도를 주변 회로 게이트의 폴리실리콘 내의 불순물 농도와 일치하도록 배치함으로써, 2개의 게이트가 동시에 생성될 수 있고, 또한 게이트들을 생성하는데 요구되는 공정들의 개수가 선택 게이트, 플로팅 게이트 및 주변 회로 게이트를 개별적으로 생성하는 경우에 비해 감소될 수 있다.
본 발명의 다른 양태에 따르면, 메모리 게이트 산화막, 선택 게이트 산화막, 및 주변 회로 게이트 산화막을 동일한 두께를 갖도록 배치함으로써, 이들 게이트 산화막이 동시에 생성될 수 있고, 또한 게이트 산화막들을 생성하는데 요구되는 공정들의 개수가 선택 게이트 산화막, 플로팅 게이트 산화막, 및 주변 회로 게이트 산화막을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
제어 게이트 없는 메모리 트랜지스터, 선택 트랜지스터, 및 주변 회로 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 트랜지스터들의 게이트 산화막들이 동일한 두께를 갖도록 배치되어 있고, 또한 게이트 산화막 두께가 예를 들어, 7.5 nm 의 서브 하프 레벨로 설정되어 있을 때, 메모리 트랜지스터의 메모리 트랜지스터 게이트 산화막은 7.5 nm 로 된다. 그 경우에, 본 발명자의 발견에 따르면, 메모리 트랜지스터에서 우수한 기입 특성을 얻기 위해 6-7 V 이상의 소정 전압 (Vpp) 이 요구된다.
그러나, 이 경우에, 메모리 트랜지스터에 대한 기입 동작을 수행할 때 소정의 전압 (Vpp) 을 메모리에 인가하도록 배치되어 있는 주변 회로 트랜지스터에 예를 들어, 6-7 V 이상의 전압이 인가되어야 한다. 이것은 10 MV/cm 까지 도달하는 전계가 단지 7.5 nm 의 두께를 갖는 주변 회로 게이트 산화막에 인가되어야 한다. 따라서, 주변 회로 게이트 산화막이 쉽게 손상될 수 있고, 차례로 반도체 장치의 수율과 신뢰도가 저하될 수 있다.
또한, 본 발명자의 발견에 따르면, 7.5 nm 의 두께를 갖는 게이트 산화막을 갖는 NMOS 트랜지스터 (n-채널 MOS 트랜지스터) 의 스냅백 전압이 6-7 V 의 소정 전압 (Vpp) 와 거의 일치하고, 그럼으로써, 기입 동작이 수행될 때 주변 회로가 손상되기 쉽다. 따라서, 이러한 양태로부터 반도체 장치의 수율과 신뢰도가 저하될 수 있다.
상술된 문제점에 대처하기 위해 메모리 트랜지스터, 선택 트랜지스터, 및 주변 회로 트랜지스터의 게이트 산화막들의 막두께를 예를 들어, 13.5 nm 의 하프 레벨로 증가시켜도, 그러한 경우에 기입 전압 (Vpp) 가 증가되어야 하고, 그럼으로써, 문제점이 해소될 수 없다. 구체적으로, 게이트 산화막 두께가 약 13.5 nm 로 설정되고 기입 전압 (Vpp) 이 약 6-7 V 로 설정되면, 주변 회로 게이트 산화막이 손상으로부터 보호될 수 있을지라도, 메모리 게이트 산화막이 13.5 nm 로 너무 두꺼워서 우수한 기입 특성을 실현할 수 없다.
따라서, 본 발명의 다른 양태에 따르면, 메모리 게이트 산화막을 주변 회로 게이트 산화막 보다 얇게 배치함으로써, 주변 회로 게이트 산화막이 적절하게 두껍게 배치될 수 있으므로 메모리 트랜지스터에 대해 기입 동작이 수행될 때 손상으로부터 방지될 수 있고, 또한 메모리 게이트 산화막이 적절하게 얇게 배치될 수 있으므로 메모리 트랜지스터에서 우수한 기입 특성이 얻어질 수 있다. 이런 식으로, 주변 회로 게이트 산화막의 손상 및 스냅백 붕괴의 발생을 방지하면서 메모리 트랜지스터에 대한 기입이 적절하게 수행될 수 있다.
본 발명의 다른 양태에 따르면, 메모리 트랜지스터와 선택 트랜지스터를 PMOS 트랜지스터들 (6-7 V 의 기입 전압을 갖는) 로 배치함으로써, 메모리 트랜지스터로서 NMOS 트랜지스터 (대략 10 V 의 기입 전압을 갖는) 를 사용하는 경우에서 와 같이 제어 게이트가 사용될 필요가 없고, 그럼으로써, 기입 전압이 낮아질 수 있다. 그러나, 본 발명은 메모리 트랜지스터와 선택 트랜지스터로서 PMOS 트랜지스터들의 사용으로 제한되지 않으며, 대안 실시예들에서, 이들 트랜지스터 양방은 예를 들어, NMOS 트랜지스터로 배치될 수 있다.
본 발명의 다른 양태에 따르면, 메모리 게이트 산화막이 주변 회로 게이트 산화막 보다 얇게 배치되어 있는 일 실시예에 있어서, 선택 게이트 산화막과 메모리 게이트 산화막이 동일한 두께를 갖도록 배치함으로써, 2개의 게이트 산화막이 동시에 생성될 수 있고, 게이트 산화막들을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막, 메모리 게이트 산화막, 및 주변 회로 게이트 산화막을 개별적으로 생성하는 경우에 비해 감소될 수 있다.
본 발명의 다른 양태에 따르면, 선택 게이트 산화막과 주변 회로 게이트 산화막이 동일한 두께를 갖도록 배치함으로써, 2개의 게이트 산화막이 동시에 생성될 수 있고, 게이트 산화막들을 생성하는데 요구되는 공정 개수가 선택 게이트 산화막, 메모리 게이트 산화막, 및 주변 회로 게이트 산화막을 개별적으로 생성하는 경우에 비해 감소될 수 있다. 또한, 이러한 배치에 있어서, 선택 트랜지스터의 압력 저항이 선택 게이트 산화막과 메모리 게이트 산화막이 동일한 두께를 갖도록 배치되어 있는 경우에 비해 향상될 수 있다.
본 발명의 다른 양태에 따르면, 본 발명의 일 실시예에 따른 반도체 장치에 있어서, 메모리 트랜지스터와 선택 트랜지스터를 PMOS 트랜지스터 (6-7 V 의 기입 전압을 갖는) 로 배치함으로써, 메모리 트랜지스터로서 NMOS 트랜지스터 (대략 10 V 의 기입 전압을 갖는) 를 사용하는 경우에서와 같이 제어 게이트가 사용될 필요가 없고, 그럼으로써, 기입 전압이 낮아질 수 있다. 그러나, 본 발명은 메모리 트랜지스터와 선택 트랜지스터로서 PMOS 트랜지스터들의 사용으로 제한되지 않으며, 대안 실시예들에서, 이들 트랜지스터 양방이 예를 들어, NMOS 트랜지스터로 배치될 수 있다.
본 발명의 다른 양태에 따르면, 전압 분배를 통해 전압 출력을 얻고 하나 이상의 퓨즈 소자들을 절단함으로써 전압 출력을 조정하도록 구성되어 있는 분배기 저항 회로를 포함하는 반도체 장치에 있어서, 직렬로 접속되어 있는 복수의 저항값 조정 저항 소자, 상기 저항값 조정 저항 소자들에 병렬로 접속되어 있는 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀, 및 상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로를 상기 분배기 저항 회로가 포함하도록 구성하고, 또한, 상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나를 본 발명의 일 실시예에 따른 주변 회로 트랜지스터로 구성함으로써, 분배기 저항 회로의 출력 전압이 우수한 기입 특성을 갖는 비휘발성 메모리 셀의 저장 상태에 따라 조정될 수 있다. 또한, 비휘발성 메모리 셀의 저장 상태를 변경함으로써, 분배기 저항 회로의 출력 전압이 예를 들어, 리셋될 수 있다.
본 발명의 다른 양태에 따르면, 입력 전압을 분배하고 분배 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 상기 분배기 저항 회로로부터의 분배 전압과 상기 기준 전압 발생 회로로부터의 상기 기준 전압 을 비교하는 비교기 회로를 포함하는 전압 검출 회로를 구비하는 반도체 장치에 있어서, 본 발명의 일 실시예에 따른 분배기 저항 회로를 전압 검출 회로의 분배기 저항 회로로서 적용함으로써, 전압 검출 회로의 출력 전압 설정이 비휘발성 메모리 셀의 저장 상태의 변경에 따라 변경될 수 있다.
본 발명의 다른 양태에 따르면, 입력 전압의 출력을 제어하는 출력 드라이버, 출력 전압을 분배하고 분배 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 상기 분배기 저항 회로로부터의 상기 분배 전압과 상기 기준 전압 발생 회로로부터의 상기 기준 전압을 비교하고 상기 비교 결과에 따라 상기 줄력 드라이버의 동작을 제어하는 비교기 회로를 포함하는 정전압 발생 회로를 구비하는 반도체 장치에 있어서, 본 발명의 일 실시예에 따른 분배기 저항 회로를 정전압 발생 회로의 분배기 저항 회로로서 적용함으로써, 정전압 발생 회로의 출력 전압 설정이 비휘발성 메모리 셀의 저장 상태의 변경에 따라 변경될 수 있다.
비록 본 발명이 바람직한 실시예들에 대해 도시되고 설명되었지만, 수치값과 같은 특성, 구성, 재료, 및 바람직한 실시예들과 연관되어 설명된 배치들은 단지 예시적일 뿐이고, 또한 본 명세서를 읽고 이해한다면 당업계의 당업자에게 등가물 및 변형들은 자명할 것이다. 본 발명은 그와 같은 모든 등가물 및 변형들을 포함하고 특허청구범위에 의해서만 제한된다.
본 출원은 2004년 12월 24일에 출원된 일본 특허출원 제 2004-372775 호 및 2005 년 3월 30일에 출원된 일본 특허출원 제 2005-097472 호에 기초하고 우선권을 주장하며, 이들의 전체 내용은 참고로 여기에 포함된다.

Claims (22)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되어 있는 메모리 게이트 산화막, 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터 및
    상기 메모리 트랜지스터에 직렬로 접속되어 있는 MOS 트랜지스터에 의해 실현되고, 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터
    를 포함하는 비휘발성 메모리 셀; 및
    상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막, 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터
    를 구비하고,
    상기 메모리 게이트 산화막은 상기 주변 회로 게이트 산화막 보다 얇게 배치되어 있는 것인 반도체 장치.
  2. 제1항에 있어서, 상기 메모리 트랜지스터와 상기 선택 트랜지스터는 PMOS 트 랜지스터인 것인 반도체 장치.
  3. 제1항에 있어서,
    상기 선택 게이트 산화막과 상기 메모리 게이트 산화막은 동일한 두께를 갖도록 배치되어 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 선택 게이트 산화막과 상기 주변 회로 게이트 산화막은 동일한 두께를 갖도록 배치되어 있는, 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 기판 상에 절연막을 사이에 두고 배치되어 있는, 폴리실리콘으로 만들어진 하부 전극, 및 상기 하부 전극 상에 캐패시터 절연막을 사이에 두고 배치되어 있는, 폴리실리콘으로 만들어진 상부 전극을 포함하는 캐패시터를 더 구비하고;
    상기 플로팅 게이트와 상기 하부 전극은 동일한 폴리실리콘층으로부터 생성되고, 상기 캐패시터 절연막은 상기 플로팅 게이트의 상부면과 측면 상에 배치되어 있는 것인 반도체 장치.
  6. 제5항에 있어서, 상기 주변 회로 게이트와 상기 상부 전극은 동일한 폴리실 리콘층으로부터 생성되는 것인 반도체 장치.
  7. 제5항에 있어서, 상기 선택 게이트, 상기 플로팅 게이트, 및 상기 하부 전극은 동일한 폴리실리콘층으로부터 생성되는 것인 반도체 장치.
  8. 제6항에 있어서, 상기 선택 게이트, 상기 주변 회로 게이트, 및 상기 상부 전극은 동일한 폴리실리콘층으로부터 생성되는, 반도체 장치.
  9. 전압 분배를 통해 전압 출력을 얻고 하나 이상의 퓨즈 소자를 절단함으로써 상기 전압 출력을 조정하도록 구성되어 있는 분배기 저항 회로를 구비하는 반도체 장치로서,
    상기 분배기 저항 회로는,
    직렬로 접속되어 있는 복수의 저항값 조정 저항 소자;
    상기 저항값 조정 저항 소자에 병렬로 접속되어 있는 상기 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터;
    반도체 기판 상에 배치되어 있는 메모리 게이트 산화막 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터, 및 상기 메모리 트랜지스터에 직렬로 접속된 MOS 트랜지스터에 의해 실현되고 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를 포함하는 비휘발성 메모리 셀; 및
    상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로
    를 포함하고,
    상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나는, 상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터로서 구성되어 있고,
    상기 주변 회로 게이트 산화막은 상기 메모리 게이트 산화막 보다 얇게 배치되어 있는 것인 반도체 장치.
  10. 입력 전압을 분배하고 이 분배된 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 상기 분배기 저항 회로로부터의 분배된 전압과 상기 기준 전압 발생 회로로부터의 상기 기준 전압을 비교하는 비교기 회로를 포함하는 전압 검출 회로를 구비하는 반도체 장치로서,
    상기 분배기 저항 회로는,
    직렬로 접속되어 있는 복수의 저항값 조정 저항 소자;
    상기 저항값 조정 저항 소자에 병렬로 접속되어 있는 상기 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터;
    반도체 기판 상에 배치되어 있는 메모리 게이트 산화막 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터, 및 상기 메모리 트랜지스터에 직렬로 접속된 MOS 트랜지스터에 의해 실현되고 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를 포함하는 비휘발성 메모리 셀; 및
    상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로
    를 포함하고,
    상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나는, 상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터로서 구성되어 있고,
    상기 주변 회로 게이트 산화막은 상기 메모리 게이트 산화막 보다 얇게 배치되어 있는 것인 반도체 장치.
  11. 입력 전압의 출력을 제어하는 출력 드라이버, 출력 전압을 분배하고 이 분배된 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 상기 분배기 저항 회로로부터의 상기 분배 전압과 상기 기준 전압 발생 회 로로부터의 상기 기준 전압을 비교하고 상기 비교 결과에 따라 상기 줄력 드라이버의 동작을 제어하는 비교기 회로를 포함하는 정전압 발생 회로를 구비하는 반도체 장치로서,
    상기 분배기 저항 회로는,
    직렬로 접속되어 있는 복수의 저항값 조정 저항 소자;
    상기 저항값 조정 저항 소자에 병렬로 접속되어 있는 상기 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터;
    반도체 기판 상에 배치되어 있는 메모리 게이트 산화막 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터, 및 상기 메모리 트랜지스터에 직렬로 접속된 MOS 트랜지스터에 의해 실현되고 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를 포함하는 비휘발성 메모리 셀; 및
    상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로
    를 포함하고,
    상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나는, 상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터로서 구성되어 있고,
    상기 주변 회로 게이트 산화막은 상기 메모리 게이트 산화막 보다 얇게 배치되어 있는 것인 반도체 장치.
  12. 반도체 기판;
    상기 반도체 기판 상에 배치되어 있는 메모리 게이트 산화막, 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터 및
    상기 메모리 트랜지스터에 직렬로 접속되어 있는 MOS 트랜지스터에 의해 실현되고, 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터
    를 포함하는 비휘발성 메모리 셀; 및
    상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터
    를 구비하고,
    상기 플로팅 게이트의 폴리실리콘 내의 불순물 농도는 상기 주변 회로 게이트 산화막의 폴리실리콘 내의 불순물 농도 보다 낮게 배치되어 있는, 반도체 장치.
  13. 제12항에 있어서, 상기 선택 게이트의 폴리실리콘 내의 불순물 농도는 상기 플로팅 게이트의 폴리실리콘 내의 불순물 농도와 일치하는 것인 반도체 장치.
  14. 제12항에 있어서, 상기 선택 게이트의 폴리실리콘 내의 불순물 농도는 상기 주변 회로 게이트의 폴리실리콘 내의 불순물 농도와 일치하는 것인 반도체 장치.
  15. 제12항에 있어서, 상기 메모리 게이트 산화막, 상기 선택 게이트 산화막, 및 상기 주변 회로 게이트 산화막은 동일한 두께를 갖도록 배치되어 있는 것인 반도체 장치.
  16. 제12항에 있어서, 상기 메모리 게이트 산화막은 상기 주변 회로 게이트 산화막 보다 얇게 배치되어 있는 것인 반도체 장치.
  17. 제16항에 있어서, 상기 선택 게이트 산화막과 상기 메모리 게이트 산화막은 동일한 두께를 갖도록 배치되어 있는 것인 반도체 장치.
  18. 제16항에 있어서, 상기 선택 게이트 산화막과 상기 주변 회로 게이트 산화막은 동일한 두께를 갖도록 배치되어 있는 것인 반도체 장치.
  19. 제12항에 있어서, 상기 메모리 트랜지스터와 상기 선택 트랜지스터는 PMOS 트랜지스터인 것인 반도체 장치.
  20. 전압 분배를 통해 전압 출력을 얻고 하나 이상의 퓨즈 소자를 절단함으로써 상기 전압 출력을 조정하도록 구성되어 있는 분배기 저항 회로를 구비하는 반도체 장치로서,
    상기 분배기 저항 회로는,
    직렬로 접속되어 있는 복수의 저항값 조정 저항 소자,
    상기 저항값 조정 저항 소자에 병렬로 접속되어 있는 상기 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터,
    반도체 기판 상에 배치되어 있는 메모리 게이트 산화막 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터, 및 상기 메모리 트랜지스터에 직렬로 접속된 MOS 트랜지스터에 의해 실현되고 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를 포함하는 비휘발성 메모리 셀, 및
    상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로
    를 구비하고,
    상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나는, 상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터로서 구성되어 있고,
    상기 주변 회로 게이트의 폴리실리콘은 상기 플로팅 게이트의 폴리실리콘 내의 불순물 농도 보다 높은 불순물 농도를 갖도록 배치되어 있는 것인 반도체 장치.
  21. 입력 전압을 분배하고 이 분배된 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 상기 분배기 저항 회로로부터의 분배 전압과 상기 기준 전압 발생 회로로부터의 상기 기준 전압을 비교하는 비교기 회로를 포함하는 전압 검출 회로를 구비하는 반도체 장치로서,
    상기 분배기 저항 회로는,
    직렬로 접속되어 있는 복수의 저항값 조정 저항 소자;
    상기 저항값 조정 저항 소자에 병렬로 접속되어 있는 상기 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터;
    반도체 기판 상에 배치되어 있는 메모리 게이트 산화막 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터, 및 상기 메모리 트랜지스터에 직렬로 접속된 MOS 트랜지스터에 의해 실현되고 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를 포함하는 비휘발성 메모리 셀; 및
    상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로
    를 포함하고,
    상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나는, 상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터로서 구성되어 있고,
    상기 주변 회로 게이트의 폴리실리콘은 상기 플로팅 게이트의 폴리실리콘 내의 불순물 농도 보다 높은 불순물 농도를 갖도록 배치되어 있는 것인 반도체 장치.
  22. 입력 전압의 출력을 제어하는 출력 드라이버, 출력 전압을 분배하고 분배 전압을 출력하는 분배기 저항 회로, 기준 전압을 발생시키는 기준 전압 발생 회로, 및 상기 분배기 저항 회로로부터의 상기 분배 전압과 상기 기준 전압 발생 회로로부터의 상기 기준 전압을 비교하고 상기 비교 결과에 따라 상기 줄력 드라이버의 동작을 제어하는 비교기 회로를 포함하는 정전압 발생 회로를 구비하는 반도체 장치로서,
    상기 분배기 저항 회로는,
    직렬로 접속되어 있는 복수의 저항값 조정 저항 소자;
    상기 저항값 조정 저항 소자에 병렬로 접속되어 있는 상기 퓨즈 소자들로서의 복수의 퓨즈 MOS 트랜지스터;
    반도체 기판 상에 배치되어 있는 메모리 게이트 산화막 및 상기 메모리 게이트 산화막 상에 배치되어 있고 전기적으로 플로팅 상태에 있는 폴리실리콘으로 만들어진 플로팅 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 메모리 트랜지스터, 및 상기 메모리 트랜지스터에 직렬로 접속된 MOS 트랜지스터에 의해 실현되고 상기 반도체 기판 상에 배치되어 있는 선택 게이트 산화막 및 상기 선택 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 선택 게이트를 포함하는 선택 트랜지스터를 포함하는 비휘발성 메모리 셀; 및
    상기 비휘발성 메모리 셀의 저장 상태에 따라 상기 퓨즈 MOS 트랜지스터들을 스위치 온/오프하는 판독 회로
    를 구비하고,
    상기 퓨즈 MOS 트랜지스터들과 상기 판독 회로 중 적어도 하나는, 상기 반도체 기판 상에 배치되어 있는 주변 회로 게이트 산화막 및 상기 주변 회로 게이트 산화막 상에 배치되어 있는 폴리실리콘으로 만들어진 주변 회로 게이트를 포함하는 MOS 트랜지스터에 의해 실현되는 주변 회로 트랜지스터로서 구성되어 있고,
    상기 주변 회로 게이트의 폴리실리콘은 상기 플로팅 게이트의 폴리실리콘 내의 불순물 농도 보다 높은 불순물 농도를 갖도록 배치되어 있는 것인 반도체 장치.
KR1020067016720A 2004-12-24 2005-12-19 반도체 장치 KR100779479B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00372775 2004-12-24
JP2004372775A JP5004419B2 (ja) 2004-12-24 2004-12-24 半導体装置
JPJP-P-2005-00097472 2005-03-30
JP2005097472A JP5004431B2 (ja) 2005-03-30 2005-03-30 半導体装置

Publications (2)

Publication Number Publication Date
KR20070061760A KR20070061760A (ko) 2007-06-14
KR100779479B1 true KR100779479B1 (ko) 2007-11-26

Family

ID=36601857

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067016720A KR100779479B1 (ko) 2004-12-24 2005-12-19 반도체 장치

Country Status (4)

Country Link
US (1) US7579645B2 (ko)
KR (1) KR100779479B1 (ko)
TW (1) TWI284987B (ko)
WO (1) WO2006068265A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435966B1 (ko) * 2006-05-31 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 가진 ｉｃ 라벨, ｉｃ 태그, 및 ｉｃ 카드
JP2008300520A (ja) * 2007-05-30 2008-12-11 Ricoh Co Ltd 半導体装置
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2009212348A (ja) * 2008-03-05 2009-09-17 Elpida Memory Inc 電気フューズ素子及び半導体装置、並びにそれらの製造方法
JP6530361B2 (ja) * 2016-10-07 2019-06-12 トヨタ自動車株式会社 半導体装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970054247A (ko) * 1995-12-29 1997-07-31 김광호 Nand형 비휘발성 메모리 소자
KR970054227A (ko) * 1995-12-20 1997-07-31 김광호 Nand형 비휘발성 메모리 소자 및 그 제조방법
KR970063755A (ko) * 1996-02-26 1997-09-12 김광호 플래쉬 메모리 셀과 그 제조방법 및 동작방법
US5925907A (en) * 1995-09-29 1999-07-20 Nippon Steel Corporaition Semiconductor device including transistor with composite gate structure and transistor with single gate structure
KR20030030055A (ko) * 2001-10-06 2003-04-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
WO2003061011A2 (de) * 2002-01-15 2003-07-24 Infineon Technologies Ag Nichtflüchtige zweitransistor-halbleiterspeicherzelle
US20030203575A1 (en) 2002-04-29 2003-10-30 Powerchip Semiconductor Corp. Single-poly eprom and method for forming the same
JP2003347435A (ja) 2002-05-24 2003-12-05 Ricoh Co Ltd 半導体装置
US20030235082A1 (en) 2002-05-03 2003-12-25 Ching-Hsiang Hsu Single-poly EEPROM
US20040113197A1 (en) 2002-11-08 2004-06-17 Masaaki Yoshida Semiconductor device of non-volatile memory
KR20040100813A (ko) * 2003-05-20 2004-12-02 삼성전자주식회사 메모리 게이트 산화막의 두께가 부분적으로 다른 이이피롬소자 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077016B2 (ja) 1986-03-06 1995-01-30 理研電子株式会社 電圧測定器用分圧器
JPH0480544A (ja) 1990-07-24 1992-03-13 Matsushita Refrig Co Ltd 冷暖房装置
DE69018832T2 (de) 1990-12-31 1995-11-23 Sgs Thomson Microelectronics EEPROM-Zelle mit einschichtigem Metallgate und mit einem Lese-Interface des externen Schaltkreises, welches isoliert ist vom Schreib/Lösch-Interface des Programmierungsschaltkreises.
JPH08506693A (ja) 1992-06-19 1996-07-16 ラティス・セミコンダクター・コーポレイション 単層の多結晶シリコン層を有するフラッシュｅ▲上２▼ｐｒｏｍセル
JPH0936259A (ja) 1995-07-20 1997-02-07 Toshiba Corp 不揮発性半導体記憶装置
US6282123B1 (en) * 1998-12-21 2001-08-28 Lattice Semiconductor Corporation Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell
JP4011317B2 (ja) 2001-09-12 2007-11-21 シャープ株式会社 定電圧回路およびそれを用いる赤外線リモコン受信機
JP3954368B2 (ja) 2001-11-26 2007-08-08 力旺電子股▲フン▼有限公司 消去型プログラマブルリードオンリーメモリ
JP3906177B2 (ja) 2002-05-10 2007-04-18 株式会社東芝 不揮発性半導体記憶装置
JP4245904B2 (ja) 2002-11-14 2009-04-02 セイコーインスツル株式会社 電圧検出回路
US7238575B2 (en) * 2004-03-10 2007-07-03 Promos Technologies, Inc. Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5925907A (en) * 1995-09-29 1999-07-20 Nippon Steel Corporaition Semiconductor device including transistor with composite gate structure and transistor with single gate structure
KR970054227A (ko) * 1995-12-20 1997-07-31 김광호 Nand형 비휘발성 메모리 소자 및 그 제조방법
KR970054247A (ko) * 1995-12-29 1997-07-31 김광호 Nand형 비휘발성 메모리 소자
KR970063755A (ko) * 1996-02-26 1997-09-12 김광호 플래쉬 메모리 셀과 그 제조방법 및 동작방법
KR20030030055A (ko) * 2001-10-06 2003-04-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
WO2003061011A2 (de) * 2002-01-15 2003-07-24 Infineon Technologies Ag Nichtflüchtige zweitransistor-halbleiterspeicherzelle
US20030203575A1 (en) 2002-04-29 2003-10-30 Powerchip Semiconductor Corp. Single-poly eprom and method for forming the same
US20030235082A1 (en) 2002-05-03 2003-12-25 Ching-Hsiang Hsu Single-poly EEPROM
JP2003347435A (ja) 2002-05-24 2003-12-05 Ricoh Co Ltd 半導体装置
US20040113197A1 (en) 2002-11-08 2004-06-17 Masaaki Yoshida Semiconductor device of non-volatile memory
KR20040100813A (ko) * 2003-05-20 2004-12-02 삼성전자주식회사 메모리 게이트 산화막의 두께가 부분적으로 다른 이이피롬소자 및 그 제조방법

Also Published As

Publication number Publication date
WO2006068265A1 (en) 2006-06-29
US7579645B2 (en) 2009-08-25
TWI284987B (en) 2007-08-01
TW200629573A (en) 2006-08-16
KR20070061760A (ko) 2007-06-14
US20070164346A1 (en) 2007-07-19

Similar Documents

Publication Publication Date Title
US6992925B2 (en) High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US6940751B2 (en) High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
EP1579479B1 (en) High density semiconductor memory cell and memory array using a single transistor
US6898116B2 (en) High density semiconductor memory cell and memory array using a single transistor having a buried N+ connection
EP1436815B1 (en) Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
KR100219331B1 (ko) 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법
US5646438A (en) Programmable semiconductor memory
US20030198085A1 (en) Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP2005501403A (ja) 不揮発性半導体メモリならびにその作動方法
EP1459321A2 (en) Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
WO2003034331A1 (en) Smart card having a memory using a ultra-thin dielectric
KR100779479B1 (ko) 반도체 장치
US9780106B2 (en) Two-transistor non-volatile memory cell and related program and read methods
KR20010070297A (ko) 내부의 메모리 셀을 소거하기 위한 소거 가능한 메모리장치 및 관련 방법
JP5004431B2 (ja) 半導体装置
JP5004419B2 (ja) 半導体装置
JPH07244991A (ja) フローティングゲート型不揮発性半導体記憶装置
US5541877A (en) Nonvolatile semiconductor memory device having electric field buffering means
US20140284677A1 (en) Non-volatile semiconductor memory device
JPH10189918A (ja) 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法
JPH0748529B2 (ja) 半導体装置及びその製造方法
JP3631562B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JPH04116985A (ja) 半導体メモリ装置
JPS63205964A (ja) 半導体記憶装置およびその製造方法
JPH0555601A (ja) 不揮発性電子メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121109

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131107

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141107

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee