JP2009212348A - 電気フューズ素子及び半導体装置、並びにそれらの製造方法 - Google Patents

Abstract

【課題】導通動作後のフューズの電気抵抗のばらつきを抑制し、誤動作を防止することが可能な電気フューズ素子及び半導体装置、並びにそれらの製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１の活性領域Ｋに形成された不純物拡散層領域８，８と、不純物拡散層領域８，８間の半導体基板１上においてフューズ用絶縁膜３を介して形成されたフューズ用ゲート電極５と、を具備してなり、フューズ用絶縁膜３は、フューズ用ゲート電極５のゲート長方向両端直下に配置された熱酸化シリコン膜３ｂ,３ｂと、熱酸化シリコン膜３ｂ,３ｂの間に配置されたＨｉｇｈ−ｋ膜３ａとからなることを特徴とする。
【選択図】図１

Description

本発明は、電気フューズ素子及びそれを備えた半導体装置、並びにそれらの製造方法に関する。

従来から半導体製品においては、製造工程での不具合に起因した動作不良の救済や、回路機能の切り替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。

このような回路結線変更の実施手段の一つとして、あらかじめ半導体製品内にフューズを設けておき、外部から特定の信号を入力することでフューズの導通状態を変更し、所望の回路動作を起こすことが行われている。その際に用いられるフューズは、電気フューズ素子（または、アンチフューズとも呼ばれる）として知られていて、初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変更できるように構成されている。
ＭＯＳ型トランジスタを備えた半導体装置において電気フューズ素子を形成する場合、ＭＯＳ型トランジスタをそのまま用い、ゲート絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献１）。

ここで、ＭＯＳ型トランジスタで使用するゲート絶縁膜としては、従来はシリコン酸化膜（ＳｉＯ_２）が一般的に用いられていたが、近年、ＭＯＳ型トランジスタに要求される特性（リーク電流、オン電流等）の向上に対応するために、シリコン酸化膜より高い誘電率を有した絶縁膜の開発が進められている。このような高誘電率の膜は、Ｈｉｇｈ‐ｋ絶縁膜とも呼ばれている。
Ｈｉｇｈ‐ｋ絶縁膜としては、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）を含んだ酸化物系の絶縁膜を具体例としてあげることができるが、それ以外にも多種の膜種が利用できる。
電気フューズは、ＭＯＳ型トランジスタと同様のプロセスで形成される場合があるので、電気フューズにおいてもフューズ用の絶縁膜として、Ｈｉｇｈ−ｋ膜が使用される場合がある。

従来の電気フューズ素子について、図面を参照して説明する。
図１６は従来の電気フューズ素子の縦断面図であり、Ｐ型のシリコン（Ｓｉ）基板５1に、埋込絶縁膜５２，５２からなる素子分離領域Ｓが設けられ、素子分離領域Ｓに区画される活性領域Ｋが設けられ、活性領域Ｋには不純物拡散層領域５５，５５が形成されている。不純物拡散層領域５５，５５は、リン等の不純物を導入して形成したＮ型の拡散層領域である。
シリコン基板５１上には、不純物拡散層領域５５，５５の間に、フューズ用絶縁膜５３を介して、フューズ用ゲート電極５４が形成されている。フューズ用絶縁膜５３には、Ｈｉｇｈ‐ｋ膜が使用されており、このようなＨｉｇｈ‐ｋ膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜することが一般的である（例えば、特許文献２）。

続いて、この従来の電気フューズ素子の動作方法について説明する。
電気フューズ素子の導通状態を判定するには、シリコン基板５１および不純物拡散層領域５５を共に接地電位とし、フューズ用ゲート電極５４にはフューズ用絶縁膜５３が破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、電気フューズ素子は非導通状態となっている。
導通状態を変更するには、フューズ用ゲート電極５４とシリコン基板５１間に大電圧を印加してフューズ用絶縁膜５３を破壊し、フューズ用ゲート電極５４とシリコン基板５１または不純物拡散層領域５５間に導電パスを形成する。これにより、上記判定動作において基準値以上のゲート電流値が流れるため、電気フューズ素子は導通状態と判定される。
特開２００７−１９４４８６号公報 特開２００７−２５１２０４号公報

しかしながら、ＣＶＤ法等で成膜されたＨｉｇｈ‐ｋ絶縁膜には、トラップや原子の未結合手が多数存在しているため、Ｈｉｇｈ‐ｋ絶縁膜の絶縁破壊のメカニズムが複雑であり、その結果、絶縁破壊動作が安定せず、絶縁破壊動作後に流れるゲート電流値が大きくばらついてしまう。
そのため、Ｈｉｇｈ‐ｋ絶縁膜を備えたＭＯＳ型トランジスタを用いて電気フューズ素子を構成した場合、絶縁破壊によって導通状態を変更したフューズの状態判定に際して、誤動作が起きやすいと言う問題があった。

本発明は、上記事情に鑑みてなされたものであり、導通動作後のフューズの電気抵抗のばらつきを抑制し、誤動作を防止することが可能な電気フューズ素子及び半導体装置、並びにそれらの製造方法を提供することを目的とする。

上記の目的を達成するために、本発明は以下の構成を採用した。
〔１〕 本発明の電気フューズ素子は、半導体基板と、前記半導体基板の活性領域に形成された不純物拡散層領域と、前記不純物拡散層領域間の前記半導体基板上においてフューズ用絶縁膜を介して形成されたフューズ用ゲート電極と、を具備してなり、
前記フューズ用絶縁膜は、前記フューズ用ゲート電極のゲート長方向両端直下に配置された熱酸化シリコン膜と、前記熱酸化シリコン膜の間に配置されたＨｉｇｈ−ｋ膜とからなることを特徴とする。
〔２〕 また、本発明の電気フューズ素子は、前記フューズ用ゲート電極上に設けられたキャップ絶縁膜と、前記キャップ絶縁膜の側面および前記フューズ用ゲート電極の側面側に形成されたサイドウォールスペーサと、備えることができる。
〔３〕 本発明の半導体装置は、半導体基板と、前記半導体基板の活性領域に形成された不純物拡散層領域と、前記不純物拡散層領域間の前記半導体基板上においてＨｉｇｈ‐ｋ膜からなるゲート絶縁膜を介して形成されたゲート電極と、を具備してなるＭＯＳ型トランジスタと、前記〔１〕または〔２〕に記載の電気フューズ素子と、を備えたことを特徴とする。
〔４〕 本発明の電気フューズ素子の製造方法は、半導体基板の活性領域に不純物拡散層領域を形成する工程と、前記不純物拡散層領域間の前記半導体基板上においてＨｉｇｈ‐ｋ膜を形成するとともに、前記Ｈｉｇｈ−ｋ膜上にフューズ用ゲート電極を形成する工程と、前記Ｈｉｇｈ−ｋ膜のうち、前記フューズ用ゲート電極のゲート長方向両端直下にある前記Ｈｉｇｈ−ｋ膜を除く工程と、前記フューズ用ゲート電極のゲート長方向両端直下において熱酸化シリコン膜を前記フューズ用ゲート電極と前記半導体基板間に形成ことによって、前記Ｈｉｇｈ−ｋ膜および前記熱酸化シリコン膜からなるフューズ用絶縁膜を形成する工程と、前記フューズ用ゲート電極のゲート長方向両側の前記半導体基板に不純物拡散層領域を形成すること、を具備してなることを特徴とする。
〔５〕 また、本発明の電気フューズ素子の製造方法は、前記フューズ用ゲート電極上にキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜の側面および前記フューズ用ゲート電極の側面側にサイドウォールスペーサを形成する工程と、を備えることがきでる。
〔６〕 本発明の半導体装置の製造方法は、前記半導体基板の別の活性領域に前記〔４〕または〔５〕に記載の電気フューズを製造すると同時に、不純物拡散層領域を形成し、前記不純物拡散層領域間の前記半導体基板上にＨｉｇｈ‐ｋ膜からなるゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上にソースドレインとなる不純物拡散層領域を形成することにより、ＭＯＳ型トランジスタを形成することを特徴とする。

本発明の電気フューズ素子は、ゲート電極の中央部分に位置するゲート絶縁膜はＨｉｇｈ‐ｋ絶縁膜で形成され、ゲート電極両端部に位置するゲート絶縁膜は熱酸化法で形成されたピュアなシリコン酸化膜であることにより、電気フューズ素子を導通状態とする際に、ゲート電極両端部に設けたピュアなシリコン酸化膜の部分を選択的に絶縁破壊して導通させることが出来るので、導通動作後の電気フューズ素子の電気抵抗のばらつきを抑制し、ゲート電流値が安定する。
従って、本発明の電気フューズ素子を備えた半導体装置は、フューズ状態の判定に際して誤動作を防止することが可能となる。

以下、本発明の実施の形態である電気フューズ素子及び半導体装置、並びにそれらの製造方法について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の電気フューズ素子及び半導体装置、並びにそれらの製造方法における各部の寸法関係とは異なる場合がある。

＜第１実施形態＞
（電気フューズ素子）
本発明の電気フューズ素子の一例について説明する。
図１に示すように、本発明の電気フューズ素子Ｆは、半導体基板１と、半導体基板１に埋込まれた埋込絶縁膜２，２からなる素子分離領域Ｓと、素子分離領域Ｓによって区画された活性領域Ｋと、活性領域Ｋに形成された不純物拡散層領域８，８と、不純物拡散層領域８，８間の半導体基板１上に形成されたフューズ用絶縁膜３と、フューズ用絶縁膜３上に形成されたフューズ用ゲート電極５と、から構成されている。また、フューズ用ゲート電極５と半導体基板１を覆うように熱酸化法で形成されたシリコン酸化膜（ＳｉＯ_２）からなる熱酸化シリコン膜７が形成されている。

フューズ用絶縁膜３は、Ｈｉｇｈ−ｋ膜３ａと、熱酸化シリコン膜３ｂ,３ｂとから構成されている。Ｈｉｇｈ−ｋ膜３ａおよび熱酸化シリコン膜３ｂは、ほぼ同じ膜厚に形成されている。Ｈｉｇｈ−ｋ膜３ａは、フューズ用ゲート電極５の中央部分の直下に形成されている。

また、熱酸化シリコン膜３ｂは、Ｈｉｇｈ−ｋ膜３ａを挟むように、フューズ用ゲート電極５の両端部分の直下に形成されている。なお、フューズ用ゲート電極５の中央部分とは、フューズ用ゲート電極５のゲート長方向の中央部分であり、両端部分とは、ゲート長方向の両端である。

Ｈｉｇｈ−ｋ膜３ａは、例えば、比誘電率が３．９以上の絶縁膜であり、熱酸化膜の比誘電率も高いものであればよい。
Ｈｉｇｈ−ｋ膜３ａは、ハフニウム酸化物、タンタル酸化物、ランタン酸化物等の絶縁膜を用いることができる。また、Ｈｉｇｈ−ｋ膜は、異なる材質の２層以上の絶縁膜を積層したものでもよい。

次に、熱酸化シリコン膜３ｂは、半導体基板１のフューズ用ゲート電極５のゲート幅両端と対向する部分が、熱酸化されることによって形成されたものであり、ＣＶＤ法により形成されたシリコン酸化膜とは異なり、トラップやシリコン原子の未結合手が少ない絶縁膜である。

フューズ用ゲート電極５は、ポリシリコン膜、金属膜、またはポリシリコン膜と金属膜の積層体であってもよい。

フューズ用ゲート電極５および半導体基板１を覆うシリコン酸化膜７は、フューズ用絶縁膜３を構成する熱酸化シリコン膜３ｂと同時に形成されたものであり、熱酸化シリコン膜３ｂと一体になっている。このシリコン酸化膜７は、熱酸化シリコン膜３ｂとほぼ同じ材質、厚みからなる。

Ｈｉｇｈ−ｋ膜３ａの横幅はフューズ用ゲート電極５のゲート長方向の幅よりも小さく、フューズ用ゲート電極５の両端部領域直下においては、熱酸化で形成された熱酸化シリコン膜３ｂがフューズ用ゲート電極５と半導体基板１間に充填されている。

以上のように、フューズ用ゲート電極５の中央部分に位置するゲート絶縁膜３はＨｉｇｈ‐ｋ膜３ａで形成され、フューズ用ゲート電極５の両端部に位置するゲート絶縁膜３は、熱酸化法で形成されたピュアなシリコン酸化膜からなる熱酸化シリコン膜３ｂであることにより、電気フューズ素子Ｆを導通状態とする際に、ゲート電極５の両端部に設けた熱酸化シリコン膜３ｂの部分を選択的に絶縁破壊して導通させることが出来るので、導通動作後の電気フューズ素子Ｆの電気抵抗のばらつきを抑制し、ゲート電流値が安定する。

（電気フューズ素子の製造方法）
続いて、本発明の電気フューズ素子Ｆの製造方法について説明する。
図２に示すように、Ｐ型のシリコンからなる半導体基板１に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて埋込絶縁膜２，２を埋め込み、素子分離領域Ｓを形成する。同時に、素子分離領域Ｓで区画された活性領域Ｋが形成される。
続いて、半導体基板１の表面を露出させた後に、ＣＶＤ法等を用いて、Ｈｉｇｈ‐ｋ膜３ａ（例えばＨｆＳｉＯ_２等）を形成する。Ｈｉｇｈ‐ｋ膜３ａは単層膜以外に、複数の膜の積層体であっても良い。

次に、図３に示すように、Ｈｉｇｈ−ｋ膜３ａの上層にゲート電極用の導体層４をＣＶＤ法またはスパッタ法にて形成する。導体層４としては、具体的には、リン等の不純物を導入したポリシリコン層、タングステン（Ｗ）やチタン（Ｔｉ）等の金属層、あるいはそれらの積層膜等を用いることができる。

次に、図４に示すように、フォトレジスト膜（図示せず）を用いて導体層４のドライエッチングを行い、所望の平面形状にパターニングしたフューズ用ゲート電極５を形成する。

次に、図５に示すように、フューズ用ゲート電極５のパターニング後に、ウェットエッチング処理、もしくは、等方性のドライエッチング処理を施し、Ｈｉｇｈ−ｋ膜３ａをゲート電極５の両端部の位置から内部方向へ後退させる。これにより、フューズ用ゲート電極５の両端部と半導体基板１の間に空洞部６が形成される。同時に、フューズ用ゲート電極５のドライエッチングの際に半導体基板１上に残存していたＨｉｇｈ−ｋ膜３ａも完全に除去され、半導体基板１の表面が露出する。

ハフニウム（Ｈｆ）以外にも、タンタル（Ｔａ）、ランタン（Ｌａ）等の材料を含んだ酸化物系のＨｉｇｈ‐ｋ膜をウェットエッチング処理で後退させる場合、具体的には、希釈フッ酸（ＨＦ）や、フッ化アンモニウム（ＮＨ_４Ｆ）を添加した希釈フッ酸（バッファードフッ酸とも呼ぶ）を薬液として使用することができる。Ｈｉｇｈ−ｋ膜３ａの後退量については、所望する電気フューズ素子Ｆの特性に応じてエッチング時間を調節し、コントロールすればよい。

次に、図６に示すように、７５０℃〜８００℃の酸化性雰囲気中で熱酸化を行い、１．０ｎｍ〜２．０ｎｍの膜厚のシリコン酸化膜７を半導体基板１上およびフューズ用ゲート電極５上に形成する。先に、フューズ用ゲート電極５の両端部からＨｉｇｈ−ｋ膜３ａを後退させてあるので、フューズ用ゲート電極５の両端部直下には、半導体基板１表面のシリコンが熱酸化されて形成されたピュアなシリコン酸化膜である熱酸化シリコン膜３ｂが形成され、ゲート電極５と半導体基板１で形成されていた空洞部６はこのピュアなシリコン酸化膜３ｂで充填される。ここで「ピュア」とはＣＶＤ法にて形成した絶縁膜とは異なり、膜中トラップやシリコン原子の未結合手が少ない絶縁膜を意味する。

次に、フューズ用ゲート電極５をマスクとしてリン等のＮ型不純物のイオン注入を行い、フューズ用ゲート電極５のゲート長方向両側の半導体基板１上に、Ｎ型の不純物拡散層領域８，８を形成すると、図１に示した構造が得られる。

この後に、ＣＶＤ法を用いて、シリコン酸化膜等で層間絶縁膜を形成し、電極引き出し用のコンタクトプラグや金属配線層等を形成すれば、電気フューズ素子Ｆが完成する。
なお、図４の工程におけるフューズ用ゲート電極５のドライエッチングに際して、図７に示すようにフューズ用ゲート電極５で覆われていない領域のＨｉｇｈ−ｋ膜３ａがすべて除去されるまでドライエッチングを行うことも可能である。この場合も、ウェットエッチング等で、フューズ用ゲート電極５の両端部のＨｉｇｈ−ｋ膜３ａを後退させることで、図５に示した形状を得る。以降の工程は、先に説明したものと同様となる。

（電気フューズ素子Ｆの動作）
本発明の電気フューズ素子Ｆの動作について説明する。
図８は、本発明の電気フューズ素子Ｆのゲート電極近傍の拡大図である。先に説明した項目については同じ参照符号を記載した。

電気フューズ素子Ｆの導通状態を判定するには、半導体基板１および不純物拡散層領域８を共に接地電位（ＧＮＤ電位）とし、フューズ用ゲート電極５にはＨｉｇｈ−ｋ膜３ａおよび熱酸化シリコン膜３ｂが共に破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、電気フューズ素子Ｆは非導通状態となっている。

電気フューズ素子Ｆの導通状態を変更するには、半導体基板１および不純物拡散層領域８を共に接地電位とした状態でゲート電極５に大電圧（＋Ｖ）を印加し、絶縁破壊による導電パスを形成する。この際、ゲート電極５に正電圧を印加すれば、半導体基板１はＰ型であるため、表面に空乏層１０が広がり、容量として機能するため、半導体基板１上に位置するＨｉｇｈ−ｋ膜３ａに印加される電圧が緩和される。
一方、不純物拡散層領域８はＮ型であるため、フューズ用ゲート電極５に正電圧を印加すれば、不純物拡散層領域８の表面近傍は蓄積状態となる。このため不純物拡散層領域８上に位置する熱酸化シリコン膜３ｂにはフューズ用ゲート電極５に印加した電圧値がそのまま印加される。さらにＨｉｇｈ‐ｋ膜３ａは、使用する膜の種類にもよるが、膜中の多数のトラップ等の影響により同一の膜厚のピュアなシリコン酸化膜と比較した場合、リーク電流は流れやすいが絶縁破壊に至る限界耐圧は高くなる傾向がある。

従って、図８に示した本発明の電気フューズ素子Ｆにおいては、熱酸化シリコン膜３ｂを選択的に絶縁破壊に至らせることが可能となり、フューズ用ゲート電極５と半導体基板１または不純物拡散層領域８との間に低抵抗の導通パスを形成することが可能となる。ピュアなシリコン酸化膜からなる熱酸化シリコン膜３ｂは、高電圧印加によって安定して絶縁破壊に至らせる事が可能であり、本発明の電気フューズ素子Ｆでは絶縁破壊による導電パスを形成した後のゲート電流値がばらつくのを抑制することが可能となる。

なお、Ｈｉｇｈ‐ｋ膜３ａをエッチングで後退させる量については特に基準は無いが、後退量を多くしてピュアなシリコン酸化膜からなる熱酸化シリコン膜３ｂの面積をできるだけ増やしたほうが、絶縁破壊動作が安定するので好ましい。具体的な例としては、フューズ部におけるフューズ用ゲート電極５のゲート幅の１／４程度の量をエッチングにて後退させれば、加工に際してフューズ用ゲート電極５の剥離を抑制し、本発明の電気フューズ素子Ｆの動作も安定して行うことが可能となる。

なお、本発明の電気フューズ素子Ｆの動作に際しては、上記で説明した電圧印加の方法は一例であり、必ずしもこれに限定はされない。例えば、半導体基板１および不純物拡散層領域８を共に負電位（−１〜−２Ｖ程度）に設定してもよい。この場合も、半導体基板１および不純物拡散層領域８の電位に対して正電位となるような電圧をゲート電極に印加することで、絶縁破壊による導電パスを安定して形成することができる。また、電気フューズ素子Ｆの導通状態の判定に際しても、半導体基板１および不純物拡散層領域８が共に接地電位の時と同様に、問題なく判定することができる。

さらに、不純物拡散層領域８は、Ｎ型の不純物の代わりにＰ型の不純物をイオン注入して、Ｐ型の不純物拡散層領域とすることも可能であり、その場合はあらかじめ半導体基板１中にＮ型のウェルを形成しておき、そのＮ型ウェル内に電気フューズ素子Ｆを形成すればよい。この場合には、フューズ用ゲート電極８に負電圧を印加して、絶縁破壊を起こすのが好ましい。

＜第２実施形態＞
（半導体装置Ｈ）
第１実施形態の電気フューズ素子Ｆと、ＭＯＳ型トランジスタを同一の半導体基板１上に備えた半導体装置について説明する。
図１２に示すように、本実施形態の半導体装置Ｈは、ＭＯＳ型トランジスタＴを設けて所望の回路を形成した領域Ａと、電気フューズ素子Ｆを設けた領域Ｂと、から概略構成されている。

領域ＡにおけるＭＯＳ型トランジスタＴは、半導体基板２１と、半導体基板２１に埋込まれた埋込絶縁膜２２，…からなる素子分離領域Ｓと、素子分離領域Ｓによって区画された活性領域Ｋと、活性領域Ｋに形成された不純物拡散層領域２８,…と、不純物拡散層領域２８，２８間の半導体基板２１上においてＨｉｇｈ‐ｋ膜からなるゲート絶縁膜２３を介して形成されたゲート電極２５と、ゲート電極２５と半導体基板２１を覆うように熱酸化法で形成された熱酸化シリコン膜２７と、から概略構成されている。

領域Ｂにおける電気フューズ素子Ｆは、第１実施形態と同様に、Ｈｉｇｈ−ｋ膜３ａの横幅はフューズ用ゲート電極５のゲート長幅よりも小さく、フューズ用ゲート電極５のゲート長方向両端直下においては、熱酸化で形成されたシリコン酸化膜からなる熱酸化シリコン膜３ｂがフューズ用ゲート電極５と半導体基板２１間に充填されている。また、本実施形態において、熱酸化シリコン膜３ｂの比誘電率（３．９）より大きい比誘電率を有する絶縁膜について、Ｈｉｇｈ‐ｋ絶縁膜として扱う。

このようにすることで、フューズ用ゲート電極５の中央部分に位置するフューズ用絶縁膜３はＨｉｇｈ‐ｋ膜３ａで形成され、フューズ用ゲート電極５の両端部に位置するフューズ用絶縁膜３は熱酸化法で形成されたピュアなシリコン酸化膜からなる熱酸化シリコン膜３ｂであることにより、電気フューズ素子Ｆを導通状態とする際に、フューズ用ゲート電極５の両端部に設けた熱酸化シリコン膜３ｂの部分を選択的に絶縁破壊して導通させることが出来るので、導通動作後の電気フューズ素子Ｆの電気抵抗のばらつきを抑制し、ゲート電流値が安定する。従って、本発明の電気フューズ素子Ｆを備えた半導体装置Ｈは、フューズ状態の判定に際して誤動作を防止することが可能となる。

（半導体装置Ｈの製造方法）
続いて、本発明の半導体装置Ｈの製造方法について説明する。
図９に示すように、Ｐ型のシリコンからなる半導体基板２１に、ＳＴＩ法を用いて埋込絶縁膜２，２２を埋め込み、素子分離領域Ｓを形成する。同時に、素子分離領域Ｓで区画された活性領域Ｋが形成される。
ここで、半導体基板２１上の領域Ａは、ＭＯＳ型トランジスタを設けて所望の回路を形成する領域とし、領域Ｂには電気フューズ素子Ｆを設けるものとする。

半導体基板２１上に、Ｈｉｇｈ‐ｋ膜１２３と、ポリシリコンなどからなる導体層を積層した後に、ゲート電極２５およびフューズ用ゲート電極５ならびにＨｉｇｈ−ｋ膜１２３のパターニングを行う。この際、図４で示した場合と同様に、ゲート電極２５で覆われていない領域のＨｉｇｈ−ｋ膜１２３が半導体基板２１上に残るように、ドライエッチングの条件をコントロールしても良い。ゲート電極２５下のＨｉｇｈ−ｋ膜１２３によって、ゲート絶縁膜２３が形成される。

次に、図１０に示すように、ＭＯＳ型トランジスタの形成を行う領域Ａを覆うようにフォトレジスト膜２１１を用いてマスクパターンを形成する。この後に、領域Ｂにおいてウェットエッチングまたは等方性のドライエッチングを行い、領域ＢのＨｉｇｈ−ｋ膜１２３のみをフューズ用ゲート電極５の両端部から後退させ、空洞部６を形成する。ウェットエッチングを行う場合には、バッファードフッ酸を使用すると、フォトレジスト膜２１１に対するダメージを緩和することができるので好ましい。このようにして、フューズ絶縁膜用のＨｉｇｈ−ｋ膜３ａを形成する。
この後に、フォトレジスト膜２１１は除去する。

次に図１１に示すように、高温の酸化性雰囲気中で熱処理を行うことで、半導体基板２１上のシリコンが露出している部分に、ピュアなシリコン酸化膜からなる熱酸化シリコン膜７，２７を形成する。領域Ｂでは、フューズ用ゲート電極５の両端部の空洞部６がピュアなシリコン酸化膜で充填され、これにより熱酸化シリコン膜３ｂが形成される。
領域Ａでは、半導体基板２１上のシリコン面が露出している領域には、領域Ｂと同様にピュアなシリコン酸化膜からなる熱酸化シリコン膜２７が形成される。

次に、ゲート電極２５およびフューズ用ゲート電極５をマスクとして、リン等のＮ型不純物のイオン注入を行い、Ｎ型の不純物拡散層領域２８を形成することで、図１２に示した構造が得られる。

この後に、ＣＶＤ法を用いて、シリコン酸化膜等で層間絶縁膜を形成し、電極引き出し用のコンタクトプラグや金属配線層等を形成すれば、電気フューズ素子ＦとＭＯＳ型トランジスタＴを同一の半導体基板２１上に備えた半導体装置Ｈが完成する。

ＭＯＳ型トランジスタをＣＭＯＳ回路構成とする場合には、あらかじめ半導体基板１中にＮ型ウェル領域を形成しておき、シリコン酸化膜７の形成後に、フォトレジストマスクを用いてボロン等のＰ型不純物を半導体基板１内に導入して、Ｎ型ウェル内にＰ型の不純物拡散層を備えたＭＯＳ型トランジスタを形成すればよい。

＜第３実施形態＞
（半導体装置Ｈ１）
本発明の電気フューズ素子を、サイドウォールスペーサを備えたＭＯＳ型トランジスタと組み合わせた半導体装置Ｈ１について説明する。
図１５に示すように、半導体装置Ｈ１は、ＭＯＳ型トランジスタＴ１を設けて所望の回路を形成した領域Ａ１と、電気フューズ素子Ｆ１を設けた領域Ｂ１と、から概略構成されている。

領域Ａ１におけるＭＯＳ型トランジスタＴ１は、半導体基板３１と、半導体基板３１に埋込まれた埋込絶縁膜３２,３２からなる素子分離領域Ｓと、素子分離領域Ｓによって区画された活性領域Ｋと、活性領域Ｋに形成された第1のＮ型不純物拡散層領域１３，１３と、第1のＮ型不純物拡散層領域１３，１３間の半導体基板３１上においてＨｉｇｈ‐ｋ膜からなるゲート絶縁膜３３を介して形成されたゲート電極３５と、ゲート電極３５寄りに形成された第２のＮ型不純物拡散層領域１２，１２と、ゲート電極３５の側面および半導体基板３１を覆うように熱酸化法で形成されたシリコン酸化膜からなる熱酸化シリコン膜３７と、ゲート電極３５の上に形成されたキャップ絶縁膜９と、キャップ絶縁膜９の側面および熱酸化シリコン膜３７を介してゲート電極３５の側面に形成されたサイドウォールスペーサ１５と、から概略構成されている。

領域Ｂ１における電気フューズ素子Ｆ１は、ＭＯＳ型トランジスタＴ１と同様に、半導体基板３１と、半導体基板３１に埋め込まれた埋込絶縁膜２，２からなる素子分離領域Ｓと、素子分離領域Ｓによって区画された活性領域Ｋと、活性領域Ｋに形成された第1のＮ型不純物拡散層領域１２，１２と、第1のＮ型不純物拡散層領域１２のゲート長方向両側に形成された第２のＮ型不純物拡散層領域１３，１３と、第1のＮ型不純物拡散層領域１２，１２間の半導体基板３１上においてＨｉｇｈ‐ｋ膜３ａを介して形成されたゲート電極５と、フューズ用ゲート電極５の側面および半導体基板３１を覆うように熱酸化法で形成されたシリコン酸化膜からなる熱酸化シリコン酸化膜３７と、フューズ用ゲート電極５の上に形成されたキャップ絶縁膜９と、キャップ絶縁膜９の側面および熱酸化シリコン膜３７を介してフューズ用ゲート電極５の側面に形成されたサイドウォールスペーサ１５と、から概略構成されている。

電気フューズ素子Ｆ１においては、第１、２実施形態と同様に、Ｈｉｇｈ−ｋ膜３ａの横幅はフューズ用ゲート電極５のゲート長幅よりも小さく、フューズ用ゲート電極５の両端部領域直下においては、熱酸化で形成されたシリコン酸化膜からなる熱酸化シリコン膜３ｂがフューズ用ゲート電極５と半導体基板３１間に充填されている。また、本実施形態において、熱酸化シリコン膜３７の比誘電率（３．９）より大きい比誘電率を有する絶縁膜について、Ｈｉｇｈ‐ｋ絶縁膜として扱う。

このようにすることで、電気フューズ素子Ｆ１におけるフューズ用ゲート電極５の中央部分に位置するゲート絶縁膜３はＨｉｇｈ‐ｋ膜３ａで形成され、フューズ用ゲート電極５の両端部に位置するゲート絶縁膜３は熱酸化法で形成されたピュアなシリコン酸化膜からなる熱酸化シリコン膜３ｂであることにより、電気フューズ素子Ｆ１を導通状態とする際に、フューズ用ゲート電極５の両端部に設けた熱酸化シリコン膜３ｂの部分を選択的に絶縁破壊して導通させることが出来るので、導通動作後の電気フューズ素子Ｆ１の電気抵抗のばらつきを抑制し、ゲート電流値が安定する。従って、本発明の電気フューズ素子Ｆ１を備えた半導体装置Ｈ１は、フューズ状態の判定に際して誤動作を防止することが可能となる。

（半導体装置Ｈ１の製造方法）
図１３に示すように、Ｐ型のシリコンからなる半導体基板３１に、ＳＴＩ法を用いて埋込絶縁膜２，３２を埋め込み、素子分離領域Ｓを形成する。同時に、素子分離領域Ｓで区画された活性領域Ｋが形成される。
ここで、半導体基板３１上の領域Ａ１は、ＭＯＳ型トランジスタＴ１を設けて所望の回路を形成する領域とし、領域Ｂ１には電気フューズ素子Ｆ１を設けるものとする。

半導体基板３１上にＨｉｇｈ‐ｋ膜２３３と、ポリシリコンからなる導体層と、上面保護用のキャップ絶縁膜９を形成した後に、ゲート電極５、フューズ用ゲート電極３５およびＨｉｇｈ−ｋ膜２３３のパターニングを行う。キャップ絶縁膜９としては、シリコン酸化膜やシリコン窒化膜（Ｓｉ_３Ｎ_４）を使用することが出来る。

次に図１４に示すように、第２実施形態と同様に、フォトレジスト膜を用いて領域Ａ１全体をマスクした後に、ウェットエッチング等で領域Ｂ１のＨｉｇｈ−ｋ膜２３３を後退させることで、領域Ｂ１のＨｉｇｈ−ｋ膜２３３をゲート電極５の両端部から後退させる。これにより、フューズ用絶縁膜のＨｉｇｈ−ｋ３ａを形成する。

この後に、高温の酸化性雰囲気中で熱処理を行うことで、半導体基板３１上のシリコンが露出している部分に、ピュアなシリコン酸化膜からなる熱酸化シリコン膜３７を形成する。領域Ｂ１においては、フューズ用ゲート電極５の両端部直下にも熱酸化シリコン膜３ｂが熱酸化シリコン膜３７と同時に形成される。この後に、ゲート電極３５、フューズ用電極５およびキャップ絶縁膜９をマスクとしてリン等のＮ型不純物のイオン注入を行い、第1のＮ型不純物拡散層領域１２を形成する。

次に、ゲート電極３５およびフューズ用ゲート電極５を覆うようにシリコン窒化膜等（図示せず）を形成した後に、ドライエッチングを行って、サイドウォールスペーサ１５を形成する。この後に、ヒ素等のＮ型不純物のイオン注入を行い、第２のＮ型不純物拡散層領域１３を形成することで、図１５に示した構造が得られる。

この後に、シリコン酸化膜等で層間絶縁膜を形成し、電極引き出し用のコンタクトプラグや金属配線層等を形成すれば、本発明の電気フューズ素子Ｆ１と、サイドウォールスペーサ１５を備えたＭＯＳ型トランジスタＴ１と、を同一のチップ上に有する半導体装置Ｈ１が完成する。

図１５において、領域Ｂ１の電気フューズ部にもサイドウォールスペーサ１５および第２のＮ型不純物拡散層領域１３が形成されるが、本発明の電気フューズ素子Ｆ１の動作に関しては特に影響は及ぼさない。

なお、ここで示した以外にも、同一の半導体チップ上に形成するＭＯＳ型トランジスタの構造に合わせて、本発明の趣旨を逸脱しない範囲で、フューズ部分の構造を変形して適用することが可能である。

本発明は、電気フューズ素子、及びＨｉｇｈ‐ｋ膜をゲート絶縁膜として備えたＭＯＳ型トランジスタなどに広く利用することができる。

図１は、本発明の第１実施形態である電気フューズ素子を示す断面図である。 図２は、本発明の第１実施形態である電気フューズ素子の製造方法の一例を示す断面工程図である。 図３は、本発明の第１実施形態である電気フューズ素子の製造方法の一例を示す断面工程図である。 図４は、本発明の第１実施形態である電気フューズ素子の製造方法の一例を示す断面工程図である。 図５は、本発明の第１実施形態である電気フューズ素子の製造方法の一例を示す断面工程図である。 図６は、本発明の第１実施形態である電気フューズ素子の製造方法の一例を示す断面工程図である。 図７は、本発明の第１実施形態である電気フューズ素子の製造方法の一例を示す断面工程図である。 図８は、本発明の第１実施形態である電気フューズ素子におけるゲート電極近傍の拡大図である。 図９は、本発明の第２実施形態である半導体装置の製造方法の一例を示す断面工程図である。 図１０は、本発明の第２実施形態である半導体装置の製造方法の一例を示す断面工程図である。 図１１は、本発明の第２実施形態である半導体装置の製造方法の一例を示す断面工程図である。 図１２は、本発明の第２実施形態である半導体装置の製造方法の一例を示す断面工程図である。 図１３は、本発明の第３実施形態である半導体装置の製造方法の一例を示す断面工程図である。 図１４は、本発明の第３実施形態である半導体装置の製造方法の一例を示す断面工程図である。 図１５は、本発明の第３実施形態である半導体装置の製造方法の一例を示す断面工程図である。 図１６は、従来例である電気フューズ素子の一例を示す断面図である。

符号の説明

１，２１，３１…半導体基板、２，２２，３２…埋込絶縁膜、３…フューズ用絶縁膜、３ａ,１２３,２３３…Ｈｉｇｈ−ｋ膜、３ｂ,７，３７…熱酸化シリコン膜、２３，３３,２３３…ゲート絶縁膜、４…導体層、５…フューズ用ゲート電極、２５，３５…ゲート電極、６…空洞部、８…不純物拡散層領域、９…キャップ絶縁膜、１０…空乏層、１１，２１１…フォトレジスト膜、１２…第１のＮ型不純物拡散層領域、１３…第２のＮ型不純物拡散層領域、１５…サイドウォールスペーサ、Ｆ，Ｆ１…電気フューズ素子、Ｈ，Ｈ１…半導体装置、Ｋ…活性領域、Ｓ…素子分離領域。

Claims (6)

1. 半導体基板と、前記半導体基板の活性領域に形成された不純物拡散層領域と、前記不純物拡散層領域間の前記半導体基板上においてフューズ用絶縁膜を介して形成されたフューズ用ゲート電極と、を具備してなり、
   前記フューズ用絶縁膜は、前記フューズ用ゲート電極のゲート長方向両端直下に配置された熱酸化シリコン膜と、前記熱酸化シリコン膜の間に配置されたＨｉｇｈ−ｋ膜とからなることを特徴とする電気フューズ素子。
2. 前記フューズ用ゲート電極上に設けられたキャップ絶縁膜と、前記キャップ絶縁膜の側面および前記フューズ用ゲート電極の側面側に形成されたサイドウォールスペーサと、備えたことを特徴とする請求項１に記載の電気フューズ素子。
3. 半導体基板と、前記半導体基板の活性領域に形成された不純物拡散層領域と、前記不純物拡散層領域間の前記半導体基板上においてＨｉｇｈ‐ｋ膜からなるゲート絶縁膜を介して形成されたゲート電極と、を具備してなるＭＯＳ型トランジスタと、請求項１または２に記載の電気フューズ素子と、を備えたことを特徴とする半導体装置。
4. 半導体基板の活性領域に不純物拡散層領域を形成する工程と、前記不純物拡散層領域間の前記半導体基板上においてＨｉｇｈ‐ｋ膜を形成するとともに、前記Ｈｉｇｈ−ｋ膜上にフューズ用ゲート電極を形成する工程と、前記Ｈｉｇｈ−ｋ膜のうち、前記フューズ用ゲート電極のゲート長方向両端直下にある前記Ｈｉｇｈ−ｋ膜を除く工程と、前記フューズ用ゲート電極のゲート長方向両端直下において熱酸化シリコン膜を前記フューズ用ゲート電極と前記半導体基板間に形成することによって、前記Ｈｉｇｈ−ｋ膜および前記熱酸化シリコン膜からなるフューズ用絶縁膜を形成する工程と、前記フューズ用ゲート電極のゲート長方向両側の前記半導体基板に不純物拡散層領域を形成すること、を具備してなることを特徴とする電気フューズ素子の製造方法。
5. 前記フューズ用ゲート電極上にキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜の側面および前記フューズ用ゲート電極の側面側にサイドウォールスペーサを形成する工程と、を備えたことを特徴とする請求項４に記載の電気フューズ素子の製造方法。
6. 前記半導体基板の別の活性領域に請求項４または５に記載の電気フューズを製造すると同時に、不純物拡散層領域を形成し、前記不純物拡散層領域間の前記半導体基板上にＨｉｇｈ‐ｋ膜からなるゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上にソースドレインとなる不純物拡散層領域を形成することにより、ＭＯＳ型トランジスタを形成することを特徴とする半導体装置の製造方法。

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