KR101096033B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법 개시되어 있다. 개시된 반도체 소자의 제조방법은 기판의 셀 영역 및 주변 영역 상에 층간절연막을 형성하고 상기 층간절연막에 상기 셀 영역의 기판 일부분을 노출하는 비트라인 콘택홀을 형성하는 단계와, 상기 셀 영역 및 주변 영역 상에 제 1 폴리실리콘막을 형성하여 상기 비트라인 콘택홀을 매립하는 단계와, 상기 셀 영역 및 주변 영역 상에 상기 제 1 폴리실리콘막보다 느린 산화 속도를 갖는 제 2 폴리실리콘막을 형성하는 단계와, 상기 주변 영역에 형성된 상기 제 2 폴리실리콘막과 제 1 폴리실리콘막 및 층간절연막을 제거하는 단계와, 상기 셀 영역의 제 2 폴리실리콘막 및 상기 주변 영역의 상기 기판 표면을 산화시키어 상기 셀 영역에 산화막을 형성하고 상기 주변 영역에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 비트라인 콘택용 폴리실리콘막 상에 성장되는 산화막의 두께를 줄이어 비트라인 콘택용 폴리실리콘막 상부의 두꺼운 산화막으로 인해 유발되는 후속 공정에서의 문제점을 해결할 수 있다.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 비트라인 콘택용 폴리실리콘막 상에 성장되는 산화막의 두께를 줄이어 비트라인 콘택용 폴리실리콘막 상부의 두꺼운 산화막으로 인해 유발되는 후속 공정에서의 문제점을 해결하기에 적합한 반도체 소자의 제조방법에 관한 것이다.
하나의 모스 트랜지스터(MOS transistor)와 하나의 캐패시터(capacitor)로 단위 셀이 구성되는 디램(DRAM) 소자에서는 칩(chip)에서 많은 면적을 차지하는 캐패시터의 캐패시턴스(capacitance)를 크게 하면서 면적을 줄이는 것이 고집적화에 중요한 요인이 되고 있다.
좁은 면적에 높은 캐패시턴스를 갖는 캐패시터를 형성하기 위해서 캐패시터의 높이를 증가시키거나, 유전막의 두께를 줄이는 등의 시도가 이루어지고 있다.
그러나, 캐패시터의 높이를 높일 경우 캐패시터 높이 증가에 따른 단차 증가로 인한 문제가 발생되고, 유전막의 두께를 낮출 경우 누설전류가 증가하는 문제가 발생된다.
이러한 문제를 극복하기 위하여 최근에는 매립형 게이트 구조(buried type gate structure)를 사용하여 비트라인 기생 캐패시턴스를 절반 수준으로 감소시킴으로써 동일한 센스앰프(sense amplifier) 능력을 유지하는데 필요한 캐패시터의 캐패시턴스를 획기적으로 낮추는 방법이 도입되었다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10)의 셀 영역(CELL) 및 주변 영역(PERI)에 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정한다.
이어, 셀 영역(CELL) 및 주변 영역(PERI) 상에 하드마스크막(12)을 형성하고, 사진 식각 공정으로 셀 영역(CELL) 게이트 예정 부분의 하드마스크막(12)과 소자분리막(11) 및 기판(10)을 식각하여 트렌치(13)를 형성한다.
그 다음, 트렌치(13) 하부에 매립 게이트(BG)를 형성하고, 트렌치(13) 양측 액티브 영역(10A)에 소스 및 드레인(S, D)을 형성한다.
이어, 셀 영역(CELL) 및 주변 영역(PERI) 상에 캡핑막(14)을 형성하여 트렌치(13)를 매립하고, 캡핑막(14) 상에 층간절연막(15)을 형성한다.
그런 다음, 사진 식각 공정으로 셀 영역(CELL)의 층간절연막(15)과 캡핑막(14) 및 하드마스크막(12)을 패터닝하여 드레인(D)을 노출하는 비트라인 콘택홀(16)을 형성하고, 비트라인 콘택홀(16)을 포함한 전면에 폴리실리콘막(17)을 형성한다.
폴리실리콘막(17)은 비트라인(미도시)과 드레인(D)을 전기적으로 연결하는 비트라인 콘택으로 사용하기 위한 것으로, 비트라인 콘택 저항을 낮추기 위하여 고농도로 도핑된 도프트 폴리실리콘막(doped poly silicon layer)으로 형성된다.
도 1b를 참조하면, 주변 영역(PERI)의 폴리실리콘막(17)과 층간절연막(15)과 캡핑막(14) 및 하드마스크막(12)을 제거하여 주변 영역(PERI)의 기판(10)을 노출시킨다.
도 1c를 참조하면, 산화 공정으로 주변 영역(PERI)의 기판(10) 상에 게이트 산화막(18A)을 형성한다.
상기 산화 공정시 셀 영역(CELL)의 폴리실리콘막(17) 표면부가 산화되어 셀 영역(CELL)의 폴리실리콘막(17) 상에 산화막(18B)이 형성된다.
폴리실리콘막 상에 성장되는 산화막의 두께는 폴리실리콘막의 도핑 농도에 비례하는 특성을 가지므로, 고농도로 도핑된 셀 영역(CELL)의 폴리실리콘막(17) 위에 성장되는 산화막(18B)의 두께(D1)는 주변 영역(PERI)의 기판(10) 위에 성장되는 게이트 산화막(18A)의 두께(D2)에 비해 3배 이상 두껍다.
도 1d를 참조하면, 주변 영역(PERI)의 일부분을 덮는 마스크 패턴(19)을 형성한다.
도 1e를 참조하면, 마스크 패턴(19)을 배리어로 식각 공정을 진행하여 노출된 게이트 산화막(18A)을 제거한다.
이때, 마스크 패턴(19)에 의해 마스킹되지 않은 셀 영역(CELL)의 산화막(18B)도 함께 식각된다. 하지만, 산화막(18B)은 게이트 산화막(18A)에 비해 3배 이상 두껍기 때문에 상기 식각 공정 이후에도 폴리실리콘막(17) 상에 두꺼운 두께로 남는다.
도 1f를 참조하면, 마스크 패턴(19)을 제거하고 산화 공정으로 주변 영역(PERI) 및 셀 영역(CELL)에 각각 얇은 두께의 게이트 산화막 박막(30A) 및 산화막 박막(30B)을 형성한다.
상기 공정 결과, 주변 영역(PERI)의 일부분에는 게이트 산화막(18A)과 게이트 산화막 박막(30A)이 적층된 구조의 두꺼운 게이트 산화막이 형성되고, 나머지 부분에는 게이트 산화막 박막(30A)만으로 구성된 얇은 게이트 산화막이 형성된다. 즉, 주변 영역(PERI)에 듀얼 구조(dual structure)의 게이트 산화막이 형성된다.
이후, 도시하지 않았지만 셀 영역(CELL) 및 주변 영역(PERI) 상에 주변 영역(PERI)에 형성되는 트랜지스터의 게이트 전극으로 사용되는 게이트 도전막(미도시)을 형성하고, 층간절연막(15)이 노출되도록 CMP(Chemical Mechanical Polishing) 공정을 실시하여 비트라인 콘택홀(16) 내부에 고립되는 비트라인 콘택을 형성한다.
그러나, 전술한 종래 기술은 다음과 같은 문제점이 있다.
셀 영역(CELL)의 폴리실리콘막(17) 상에 성장된 두꺼운 산화막(18B)이 후속 식각 공정 이후에도 잔류되어, 비트라인 콘택을 형성하기 위한 CMP 공정시 산화막(18B)으로 인해 비트라인 콘택들간 분리가 제대로 이루어지지 않아 인접 비트라인 콘택들이 숏트(short)되는 불량이 발생된다.
한편, 비트라인 콘택들간 숏트를 방지하기 위해서는 비트라인 콘택들간 분리를 위한 CMP 공정 전에 산화막(18B)의 두께를 줄여야 하며, 이를 위해서는 도 1e에 도시된 식각 공정시 식각을 과도하게 진행해야 한다. 그러나, 식각을 과도하게 진 행하면 주변 영역(PERI)의 소자분리막(11)이 어택되어 소자분리막(11)의 높이가 낮아지고, 소자분리막(11)의 탑 코너 부위가 아래로 꺼지게 되어 주변영역(PERI)에 형성되는 반도체 소자의 문턱전압(threshold voltage)이 틀어지는 현상이 발생된다.
본 발명은 비트라인 콘택용 폴리실리콘막 상에 성장되는 산화막의 두께를 줄이어 비트라인 콘택용 폴리실리콘막 상부의 두꺼운 산화막으로 인해 유발되는 후속 공정에서의 문제점을 해결하기에 적합한 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 기판의 셀 영역 및 주변 영역 상에 층간절연막을 형성하고 상기 층간절연막에 상기 셀 영역의 기판 일부분을 노출하는 비트라인 콘택홀을 형성하는 단계와, 상기 셀 영역 및 주변 영역 상에 제 1 폴리실리콘막을 형성하여 상기 비트라인 콘택홀을 매립하는 단계와, 상기 셀 영역 및 주변 영역 상에 상기 제 1 폴리실리콘막보다 느린 산화 속도를 갖는 제 2 폴리실리콘막을 형성하는 단계와, 상기 주변 영역에 형성된 상기 제 2 폴리실리콘막과 제 1 폴리실리콘막 및 층간절연막을 제거하는 단계와, 상기 셀 영역의 제 2 폴리실리콘막 및 상기 주변 영역의 상기 기판 표면을 산화시키어 상기 셀 영역에 산화막을 형성하고 상기 주변 영역에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 폴리실리콘막은 도프트 폴리실리콘막으로 형성되는 것을 특징으로 한다.
상기 제 2 폴리실리콘막은 상기 제 1 폴리실리콘막보다 저농도로 도핑된 도프트 폴리실리콘막으로 형성되는 것을 특징으로 한다.
상기 제 2 폴리실리콘막은 언도프트 폴리실리콘막으로 형성되는 것을 특징으로 한다.
상기 제 2 폴리실리콘막은 결정질 폴리실리콘막으로 형성되는 것을 특징으로 한다.
상기 결정질 폴리실리콘막은 일정 온도 이상에서 언도프트 폴리실리콘막을 증착하여 형성되는 것을 특징으로 한다.
상기 결정질 폴리실리콘막은 열처리 공정으로 상기 제 1 폴리실리콘막의 표면을 결정화시키어 형성되는 것을 특징으로 한다.
상기 산화막 및 게이트 산화막을 형성한 후에, 상기 주변 영역의 일부분을 덮는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 배리어로 상기 산화막 및 상기 게이트 산화막을 제거하는 단계와, 상기 마스크 패턴을 제거하는 단계와, 상기 셀 영역 상에 산화막 박막을 형성하고 상기 주변 영역 상에 게이트 산화막 박막을 형성하는 단계를 단위 사이클 공정으로, 상기 단위 사이클 공정을 적어도 1회 이상 반복 실시하는 단계를 포함하는 것을 특징으로 한다.
상기 단위 사이클 공정을 반복 실시하는 단계 이후에, 상기 셀 영역 및 상기 주변 영역 상에 게이트용 도전막을 형성하는 단계와, 상기 셀 영역의 층간절연막이 노출되도록 상기 게이트용 도전막과 제 1 폴리실리콘막을 전면 식각하여 상기 비트라인 콘택홀에 비트라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2 폴리실리콘막은 상기 게이트 산화막 두께의 1/2 내지 1배의 두께로 형성되는 것을 특징으로 한다.
본 발명에 따르면, 비트라인 콘택용 폴리실리콘막 상에 성장되는 산화막 두께가 감소되므로 비트라인 콘택용 폴리실리콘막 상부의 두꺼운 산화막으로 인해 비트라인 콘택 분리 공정시 분리가 제대로 이루어지지 않아 인접 비트라인들이 숏트되는 문제를 해결할 수 있다.
또한, 비트라인 콘택용 폴리실리콘막 상에 성장되는 산화막의 두께가 감소되어 후속 게이트 산화막 식각 공정시 과도 식각을 진행할 필요가 없다. 따라서, 과도 식각으로 주변 영역의 소자분리막이 손실됨에 따른 소자 불량을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(20)의 셀 영역(CELL) 및 주변 영역(PERI)에 소자분리막(21)을 형성하여 액티브 영역(20A)을 한정한다.
이어, 셀 영역(CELL) 및 주변 영역(PERI) 상에 하드마스크막(22)을 형성하고, 사진 식각 공정으로 셀 영역(CELL) 게이트 예정 부분의 하드마스크막(22)과 소자분리막(21) 및 기판(20)을 식각하여 트렌치(23)를 형성한다.
하드마스크막(22)은 질화막 또는 산화막과 질화막의 적층 구조로 형성될 수 있다.
그 다음, 트렌치(23) 하부에 매립 게이트(BG)를 형성하고, 트렌치(23) 양측 액티브 영역(20A)에 소스 및 드레인(S, D)을 형성한다.
매립 게이트(BG)는 트렌치(23)를 포함한 기판(20) 상에 표면 굴곡을 따라서 게이트 절연막을 형성하고 게이트 절연막 상에 금속막을 형성하여 트렌치(23)를 매립한 다음 금속막 및 게이트 절연막을 전면 식각하여 형성될 수 있다.
이어, 셀 영역(CELL) 및 주변 영역(PERI) 상에 캡핑막(24)을 형성하여 트렌치(23)를 매립하고, 캡핑막(24) 상에 층간절연막(25)을 형성한다.
캡핑막(24)은 매립 게이트(BG)로 사용된 금속막의 산화를 방지하기 위한 것으로, 산화막 또는 질화막으로 형성될 수 있다.
상기 캡핑막(24)을 형성한 다음 층간절연막(25)을 형성하기 전에 캡핑막(24)의 표면을 평탄화시키기 위한 평탄화 공정을 수행할 수도 있다.
그런 다음, 사진 식각 공정으로 셀 영역(CELL)의 층간절연막(25)과 캡핑막(24) 및 하드마스크막(22)을 패터닝하여 드레인(D)을 노출하는 비트라인 콘택홀(26)을 형성하고, 비트라인 콘택홀(26)을 포함한 전면에 제 1 폴리실리콘막(27A)을 형성하여 비트라인 콘택홀(26)을 매립한다.
제 1 폴리실리콘막(27A)은 비트라인(미도시)과 드레인(D)을 전기적으로 연결하는 비트라인 콘택으로 사용하기 위한 것으로, 비트라인 콘택의 저항을 낮추기 위하여 고농도로 도핑된 도프트 폴리실리콘막으로 형성된다.
이어, 제 1 폴리실리콘막(27A) 상에 제 1 폴리실리콘막(27A)보다 느린 산화 속도를 갖는 제 2 폴리실리콘막(27B)을 형성한다.
제 2 폴리실리콘막(27B)은 언도프트 폴리실리콘막, 제 1 폴리실리콘막(27A)보다 낮은 농도로 도핑된 도프트 폴리실리콘막 또는 결정질 폴리실리콘막 중 어느 하나로 형성될 수 있다.
결정질 폴리실리콘막은 일정 온도, 예컨데 550℃ 이상의 온도에서 언도프트 폴리실리콘막을 증착하여 형성하거나, 열처리 공정으로 제 1 폴리실리콘막(27A)의 표면을 결정화시키어 형성할 수 있다.
여기서, 제 2 폴리실리콘막(27B)의 두꺼우면 상대적으로 제 1 폴리실리콘막(27A)의 두께가 얇아져 전도도가 낮아지고, 제 2 폴리실리콘막(27B)의 두께가 얇으면 후속 산화 공정시 제 2 폴리실리콘막(27B) 뿐만 아니라 그 하부의 빠른 식각 속도를 갖는 제 1 폴리실리콘막(27A)까지 산화되어 산화막(28B, 도 2c 참조)의 두께가 두꺼워진다.
따라서, 제 2 폴리실리콘막(27B)의 두께는 전도도의 하락을 최소화하면서 이후 셀 영역(CELL)에 성장되는 산화막(28B)의 두께를 최소화시킬 수 있는 범위로 구성한다. 예컨데, 제 2 폴리실리콘막(27B)의 두께는 주변 영역(PERI)에 형성되는 게이트 산화막(28A) 두께의 1/2 내지 1배로 형성할 수 있다.
도 2b를 참조하면, 주변 영역(PERI)의 제 2, 제 1 폴리실리콘막(27B, 27A)과 층간절연막(25)과 캡핑막(24) 및 하드마스크막(22)을 제거하여 주변 영역(PERI)의 기판(20)을 노출시킨다.
도 2c를 참조하면, 산화 공정으로 주변 영역(PERI)의 기판(20) 상에 게이트 산화막(28A)을 형성한다.
상기 산화 공정시 셀 영역(CELL)의 제 2 폴리실리콘막(27B)이 산화되어 셀 영역(CELL)에 산화막(28B)이 형성된다.
제 2 폴리실리콘막(27B)은 제 1 폴리실리콘막(27A)에 비해 느린 산화 속도를 가지므로, 산화막(28B)의 두께(T1)는 종래에 비해 감소된다.
도 2d를 참조하면, 주변 영역(PERI)의 일부분을 덮는 마스크 패턴(29)을 형성한다.
도 2e를 참조하면, 마스크 패턴(29)을 배리어로 식각 공정을 실시하여 노출된 게이트 산화막(28A)을 제거한다.
상기 식각 공정으로는 습식 식각 공정 또는 건식 식각 공정이 사용될 수 있다.
상기 식각 공정시 셀 영역(CELL)의 산화막(28B)도 함께 식각된다. 산화막(28B)의 두께가 종래 기술과 달리 두껍지 않기 때문에 식각 공정시 산화막(28B)은 거의 전부 제거된다.
도 2f를 참조하면, 마스크 패턴(29)을 제거하고 주변 영역(PERI) 및 셀 영역(CELL)에 각각 얇은 두께의 게이트 산화막 박막(40A) 및 산화막 박막(40B)을 형성한다.
상기 공정 결과, 주변 영역(PERI)의 일부분에는 게이트 산화막(28A)과 게이트 산화막 박막(40A)으로 이루어진 두꺼운 게이트 산화막이 형성되고, 나머지 부분에는 게이트 산화막 박막(40A)만으로 이루어진 얇은 게이트 산화막이 형성된다. 즉, 주변 영역(PERI)에 듀얼 구조(dual structure)의 게이트 산화막이 형성된다.
한편, 도면으로 나타낸 실시예에서는 주변 영역(PERI)의 게이트 산화막을 듀얼 구조로 형성한 경우만 나타내었으나, 주변 영역(PERI) 게이트 산화막의 두께를 3가지 또는 그 이상의 가지수 로 구성할 수도 있다.
이를 위해서 상기 게이트 산화막(28A)을 형성하는 단계, 상기 마스크 패턴(29)을 형성하는 단계, 마스크 패턴(29)을 배리어로 노출된 게이트 산화막(28A)을 제거하는 단계 및 마스크 패턴(29)을 제거하는 단계를, 상기 마스크 패턴(29)에 의해 오픈되는 영역을 달리하면서 적어도 2회 이상 반복 실시할 수 있다.
그 다음, 플라즈마 질화(plasma nitridation) 공정으로 게이트 산화막 박막(40A)의 표면을 질화시킬 수도 있다.
이후, 셀 영역(CELL) 및 주변 영역(PERI) 상에 주변 영역(PERI)의 게이트 전극으로 사용하기 위한 게이트 전극용 도전막(미도시)을 형성하고, 층간절연막(25)이 노출되도록 전면 식각 공정을 실시하여 비트라인 콘택홀(26) 내부에 고립되는 비트라인 콘택을 형성한다.
전면 식각 공정으로는 에치백(etchback) 공정 또는 CMP 공정이 사용될 수 있다.
이때, 셀 영역(CELL)의 제 1 폴리실리콘막(27A)과 게이트 전극용 도전막 사이에는 산화막 박막(40B)만 존재한다. 산화막 박막(40B)의 두께가 매우 얇기 때문에 산화막 박막(40B)이 전면 식각 공정에 미치는 영향은 무시할 수 있을 정도로 미미하다. 따라서, 전면 식각 공정시 비트라인 콘택들이 분리되지 않는 불량이 발생 되지 않는다.
이상에서 상세하게 설명한 바에 의하면, 비트라인 콘택용 폴리실리콘막 상에 성장되는 산화막의 두께를 줄이어 비트라인 콘택용 폴리실리콘막 상에 두꺼운 산화막으로 인해 유발되는 후속 공정에서의 문제점들(비트라인 콘택들간 숏트, 주변 영역의 소자분리막 어택)을 해결할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 설명>
20 : 기판
25 : 층간절연막
26 : 비트라인 콘택홀
27A, 27B : 제 1, 제 2 폴리실리콘막
28A : 게이트 산화막
28B : 산화막
40A : 게이트 산화막 박막

Claims (10)

  1. 기판의 셀 영역 및 주변 영역 상에 층간절연막을 형성하고 상기 층간절연막에 상기 셀 영역의 기판 일부분을 노출하는 비트라인 콘택홀을 형성하는 단계;
    상기 셀 영역 및 주변 영역 상에 제 1 폴리실리콘막을 형성하여 상기 비트라인 콘택홀을 매립하는 단계;
    상기 셀 영역 및 주변 영역 상에 상기 제 1 폴리실리콘막보다 느린 산화 속도를 갖는 제 2 폴리실리콘막을 형성하는 단계;
    상기 주변 영역에 형성된 상기 제 2 폴리실리콘막과 제 1 폴리실리콘막 및 층간절연막을 제거하는 단계; 및
    상기 셀 영역의 제 2 폴리실리콘막 및 상기 주변 영역의 상기 기판 표면을 산화시키어 상기 셀 영역에 산화막을 형성하고 상기 주변 영역에 게이트 산화막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 폴리실리콘막은 도프트 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 제 2 폴리실리콘막은 상기 제 1 폴리실리콘막보다 저농도로 도핑된 도프트 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 제 2 폴리실리콘막은 언도프트 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 제 2 폴리실리콘막은 결정질 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 결정질 폴리실리콘막은 일정 온도 이상에서 언도프트 폴리실리콘막을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5항에 있어서,
    상기 결정질 폴리실리콘막은 열처리 공정으로 상기 제 1 폴리실리콘막의 표면을 결정화시키어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 산화막 및 게이트 산화막을 형성한 후에,
    상기 주변 영역의 일부분을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 배리어로 상기 산화막 및 상기 게이트 산화막을 제거하는 단계;
    상기 마스크 패턴을 제거하는 단계;및
    상기 셀 영역 상에 산화막 박막을 형성하고 상기 주변 영역 상에 게이트 산화막 박막을 형성하는 단계;
    를 단위 사이클 공정으로,
    상기 단위 사이클 공정을 적어도 1회 이상 반복 실시하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 단위 사이클 공정을 반복 실시하는 단계 이후에,
    상기 셀 영역 및 상기 주변 영역 상에 게이트용 도전막을 형성하는 단계; 및
    상기 셀 영역의 층간절연막이 노출되도록 상기 게이트용 도전막과 제 1 폴리실리콘막을 전면 식각하여 상기 비트라인 콘택홀에 비트라인 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 제 2 폴리실리콘막은 상기 게이트 산화막 두께의 1/2 내지 1배의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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