KR20040100813A - 메모리 게이트 산화막의 두께가 부분적으로 다른 이이피롬소자 및 그 제조방법 - Google Patents

메모리 게이트 산화막의 두께가 부분적으로 다른 이이피롬소자 및 그 제조방법 Download PDF

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Abstract

이이피롬 소자 및 그 제조방법을 제공한다. 본 발명의 이이피롬 소자는 반도체 기판 상에 터널산화막과 게이트 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트와 콘트롤 게이트 사이에 개재된 절연막 패턴을 가지는 이이피롬 소자로써, 상기 게이트 산화막은 부분적으로 두께가 얇은 부분이 존재하여 셀의 동작 전압을 낮출 수 있다.

Description

메모리 게이트 산화막의 두께가 부분적으로 다른 이이피롬 소자 및 그 제조방법{EEPROM device including memory gate oxide having partially different thickness and fabrication method thereof}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM, Electrically Erasable and Programmable Read Only Memory) 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 종류에는 여러 가지가 있다. 반도체 메모리 소자들중 RAM(random access memory)종류의 메모리 소자는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 메모리 소자는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 메모리 소자는 비휘발성 메모리 소자라 불린다. 이들 비휘발성 메모리 소자중 전기적으로 정보를 프로그램 및 소거할 수 있는 이이피롬(EEPROM) 소자가 있다.
도 1은 종래 기술에 의한 이이피롬 소자의 셀 단면도이다.
구체적으로, 반도체 기판(10), 예컨대 p형 실리콘 기판에 트랜치 절연막(11)이 형성되어 있다. 상기 트랜치 절연막(11)이 형성된 반도체 기판(10) 상에 게이트 산화막(12) 및 터널 산화막(14)이 형성되어 있다. 상기 터널 산화막(14)은 상기 게이트 산화막(12)보다 얇은 두께로 일부분에 형성되어 있다. 상기 게이트 산화막(12) 및 터널 산화막(14) 상에 플로팅 게이트(16)가 형성되어 있다. 상기 플로팅 게이트(16) 상에 절연막(18) 및 컨트롤 게이트(20)가 형성되어 있다.
상기 플로팅 게이트(16) 및 컨트롤 게이트(18)의 일측벽에 얼라인되어 반도체 기판(10)에는 소오스 영역(22)이 형성되어 있고, 상기 터널 산화막(14)의 하부 및 터널 산화막(14)의 우측의 반도체 기판(10)에는 플로팅 접합 영역(24)이 형성되어 있다. 상기 소오스 영역(22) 및 플로팅 접합 영역(24)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+불순물 영역으로 구성된다. 상기 터널 산화막(14), 플로팅 게이트(16), 절연막(18), 컨트롤 게이트(20), 소오스 영역(22) 및 플로팅 접합 영역(24)으로 메모리 트랜지스터(MTR)를 구성한다.
상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(10) 상에 선택 게이트 산화막(26)이 형성되어 있다. 상기 선택 게이트 산화막(26) 상에는 제1 도전막 패턴(28), 절연막 패턴(30) 및 제2 도전막 패턴(32)으로 구성되는 게이트(34)가 형성되어 있다. 상기 게이트(34)의 우측의 반도체 기판(10)에는 드레인 영역(36)이 형성되어 있다. 상기 드레인 영역(36)에는 비트 라인(미도시)이 연결된다. 상기 드레인 영역(36)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+불순물 영역으로 구성된다. 상기 선택 게이트 산화막(26), 게이트(34), 플로팅 접합 영역(24) 및 드레인 영역(36)으로 선택 트랜지스터를 구성한다.
이상과 같은 종래의 이이피롬 소자는 상기 컨트롤 게이트(20)에 인가되는 전압과 플로팅 접합 영역(24)에 인가되는 전압차로 인해 상기 터널 산화막(14)을 통하여 F-N 전류(Fowler -Nordheim 전류)가 흐른다. 이에 따라, 상기 플로팅 게이트(16)에 전자를 주입하거나 상기 플로팅 게이트(16)에서 전자를 방출시켜서 셀을 소거하거나 프로그램한다.
이하에서는 플로팅 게이트에 전자를 주입하는 경우를 셀이 소거된 것으로 정의하고, 상기 플로팅 게이트에서 전자를 방출시킨 경우를 셀이 프로그램된 것으로 정의한다.
그런데, 도 1에 도시된 이이피롬 소자는 고집적화가 급속히 진행됨에 따라 셀의 크기가 작아지게 되고 이때 발생될 수 있는 펀치 스루우 특성 등의 개선을 위해 할로 이온주입이나 실리콘 기판의 불순물 농도를 높여야 하므로 메모리 트랜지스터의 임계 전압의 상승을 초래한다.
이와 같이 상승된 임계전압은 소거된 또는 프로그램된 셀의 임계전압은 전체적으로 상승되는 결과를 초래한다. 제품이 갖는 특성상 읽기동작시의 전압을 고정 시켜야 하는 경우는 결국, 프로그램(전자방출)된 셀과의 센싱 마진이 저하되는 문제가 발생한다. 따라서, 할로이온주입이나 실리콘기판의 불순물 농도가 높아지더라도 센싱 마진의 저하가 발생하지 않도록 임계전압의 상승분을 다시 이전의 원상태로 낮추어야 할 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 창안된 것으로써, 셀 크기가 작아져서 할로이온주입이나 실리콘기판의 불순물농도를 높여 임계전압이 상승하더라도 메모리 게이트 산화막의 두께 및 임계 전압을 낮추고 셀의 동작 전압도 낮출 수 있는 이이피롬 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 이이피롬 소자의 제조방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 이이피롬 소자의 셀 단면도이다.
도 2는 본 발명에 의한 이이피롬 소자 셀의 등가회로도이다.
도 3은 본 발명에 의한 이이피롬 소자 셀의 평면도이다.
도 4은 본 발명에 의한 이이피롬 소자의 셀 단면도이다.
도 5은 본 발명에 의한 이이피롬 소자의 임계 전압 분포를 도시한 그래프이다.
도 6 내지 도 13은 도 3의 A"-A"에 따른 도 4의 이이피롬 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 이이피롬 소자는 반도체 기판 상에서 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막과 옆으로(laterally) 접하여 형성된 터널 산화막을 포함한다.
상기 메모리 게이트 산화막 및 터널 산화막 상에는 상기 메모리 게이트 산화막과 터널 산화막의 굴곡에 따라 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트가 순차적으로 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 소오스 영역이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 타측면에 얼라인되어 형성되면서도 상기 터널 산화막의 하부의 반도체 기판에도 형성된 드레인 영역이 포함되어 있다.
상기 터널 산화막과 바로 옆으로 접한 메모리 게이트 산화막의 두께는 상기 터널 산화막보다 두껍게 구성하는 것이 바람직하다. 상기 소오스 영역에 접하여 상기 메모리 게이트 산화막의 하부의 반도체 기판에 임계전압조절용 불순물 영역이 형성되어 있어 있을 수 있다. 상기 반도체 기판은 P형 실리콘 기판이고, 상기 임계전압 조절용 불순물 영역은 N-- 불순물 영역으로 구성될 수 있다.
상기 반도체 기판에는 전체적으로 펀치스루우 방지용 불순물 영역이 형성되어 있을 수 있다. 상기 반도체 기판은 P형 실리콘 기판이고, 상기 펀치스루우 방지용 불순물 영역은 P+ 불순물 영역으로 구성될 수 있다.
상기 메모리 게이트 산화막은 상기 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 메모리 게이트 산화막과 옆으로(laterally) 접하여 상기 제1 두께보다 두꺼운 제2 두께로 형성된 제2 메모리 게이트 산화막을 포함하고, 상기 터널 산화막은 상기 제2 메모리 게이트 산화막에 옆으로 접하여 상기 제2 두께보다 작은 제3 두께로 형성될 수 있다. 여기서, 상기 제1 메모리 게이트 산화막의 제1 두께는 상기 터널 산화막의 제3 두께와 동일하게 하는 것이 바람직하다.
본 발명의 다른 예에 의한 이이피롬 소자는 반도체 기판에 형성된 메모리 트랜지스터와 선택 트랜지스터를 포함한다. 상기 메모리 트랜지스터는, 반도체 기판 상에서 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막과 옆으로(laterally) 접하여 형성된 터널 산화막을 포함한다. 상기 메모리 게이트 산화막 및 터널 산화막 상에는 상기 메모리 게이트 산화막과 터널 산화막의 굴곡에 따라 순차적으로 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트가 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측면에 얼라인되어 형성되면서도 상기 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함한다.
상기 선택 트랜지스터는 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 게이트와, 상기 게이트의 일측벽에 얼라인되면서 상기 선택 트랜지스터의 플로팅 접합 영역을 소오스 영역으로 이용하고, 상기 게이트의 타측벽에 얼라인되어 형성된 드레인 영역을 포함한다.
상기 메모리 트랜지스터의 터널 산화막과 바로 옆으로 접한 메모리 게이트 산화막의 두께는 상기 터널 산화막보다 두껍게 하는 것이 바람직하다.
상기 메모리 트랜지스터는 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 메모리 게이트 산화막과 옆으로(laterally) 접하여 상기 제1 두께보다 두꺼운 제2 두께로 형성된 제2 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막에 옆으로 접하여 상기 제2 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함한다. 상기 제1 메모리 게이트 산화막의 제1 두께는 상기 터널 산화막의 제3 두께와 동일한 것이 바람직하다. 상기 선택 게이트의 선택 게이트 산화막은 제2 메모리 게이트 산화막의 두께와 동일한 것이 바람직하다.
상기 소오스 영역에 접하여 상기 메모리 게이트 산화막의 하부의 반도체 기판에 임계전압조절용 불순물 영역이 형성되어 있을 수 있다. 이 임계전압조절용 불순물 영역은 상기 제1메모리 게이트 산화막이 형성된 영역에 얼라인(align)되어 있을 수 있다. 상기 반도체 기판은 P형 실리콘 기판일 때 상기 임계전압 조절용 불순물 영역은 N-- 불순물 영역인 것이 바람직하다.
상기 반도체 기판에는 전체적으로 펀치스루우 방지용 불순물 영역이 형성되어 있을 수 있다. 상기 반도체 기판이 P형 실리콘 기판일 때 상기 펀치스루우 방지용 불순물 영역은 P+ 불순물 영역인 것이 바람직하다.
이상과 같은 본 발명의 이이피롬 소자는 메모리 게이트 산화막을 부분적으로 굴곡지게 구성한다. 즉, 종래의 이이피롬 소자와 다르게 메모리 게이트 산화막의 일부 부분(제1 메모리 게이트 산화막)의 두께를 얇게 구성한다. 이에 따라서, 메모리 게이트 산화막이 플로팅 게이트와 접하는 면적이 증가하고, 절연막 패턴도 플로팅 게이트나 컨트롤 게이트와 접하는 접촉 면적이 늘어나므로 셀의 전자주입시(소거시) 및 전자방출시(프로그램시)에는 커플링 비가 감소하게 된다. 상기 커플링 비가 감소함에 따라 셀의 프로그램 효율이나 소거 효율을 최적화하여 임계 전압을 낮출 수 있고 셀의 동작 전압도 낮출 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 이이피롬 소자의 제조방법은 반도체 기판 상에 제1 산화막을 형성하는 것을 포함한다. 후공정에서 터널 산화막의 하부 부분이 될 제1 부분의 반도체 기판에 제1 불순물 영역을 형성한다. 상기 제1 산화막을 패터닝하여 상기 제1 불순물 영역과, 후공정에서 소오스 영역 및 메모리 게이트 산화막이 형성될 제2 부분을 노출시킨다. 상기 제1 부분 및 제2 부분 상에 각각 상기 제1 산화막의 두께보다 낮은 두께로 터널 산화막 및 제2 산화막을 동시에 형성한다. 상기 제1 산화막, 제2 산화막 및 터널 산화막 상에 제1 도전막, 절연막 및 제2 도전막을 형성한다.
상기 제2 도전막, 절연막, 제1 도전막, 제2 산화막 및 제1 산화막을 순차적으로 패터닝하여, 상기 반도체 기판 상에 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막과 상기 메모리 게이트 산화막과 옆으로(laterally) 접하여 터널 산화막을 형성하고, 상기 메모리 게이트 산화막 및 터널 산화막 상에 순차적으로 게이트 스택을 형성하고, 상기 게이트 스택과 이격되어 상기 반도체 기판 상에 선택 게이트 산화막과 게이트를 순차적으로 형성한다.
상기 게이트 스택의 일측벽에 얼라인되어 상기 반도체 기판에 소오스 영역을 형성하고, 상기 게이트 스택의 타측벽 및 게이트의 일측벽에 얼라인되도록 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 플로팅 접합 영역을 형성하고, 상기 선택 게이트의 타측벽에 얼라인되도록 드레인 영역을 형성한다.
상기 터널 산화막과 바로 옆으로 접한 메모리 게이트 산화막의 두께는 상기 터널 산화막보다 두껍게 형성하는 것이 바람직하다. 상기 메모리 게이트 산화막은 상기 반도체 기판 상에 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 메모리 게이트 산화막과 옆으로(laterally) 접하여 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 형성하는 것이 바람직하다. 제1 메모리 게이트 산화막의 제1 두께는 상기 터널 산화막의 두께와 동일하게 형성하는 것이 바람직하다. 상기 선택 게이트 산화막은 제2 메모리 게이트 산화막의 두께와 동일하게 형성하는 것이 바람직하다.
상기 제1 산화막을 형성하기 전에 상기 반도체 기판의 전면에 펀치스루우 방지용 불순물 영역을 형성할 수 있다. 상기 반도체 기판이 P형 실리콘 기판일 때, 상기 펀치스루우 방지용 불순물 영역은 P+ 불순물 영역으로 형성할 수 있다.
상기 제2 부분을 노출한 후 상기 노출된 제2 부분에 임계전압 조절용 불순물 영역을 형성할 수 있다. 상기 반도체 기판이 P형 실리콘 기판일 때, 상기 임계전압 조절용 불순물 영역은 N-- 불순물 영역으로 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 2는 본 발명에 의한 이이피롬 소자 셀의 등가회로도이다.
구체적으로, 본 발명의 이이피롬 소자의 셀은 2개의 트랜지스터, 즉 메모리 트랜지스터(MTR)와 선택 트랜지스터(STR)로 하나의 셀을 구성될 수 있다. 상기 메모리 트랜지스터(MTR)는 1 이나 0 레벨 데이터를 보존하는 역할을 하며, 상기 선택 트랜지스터(MTR)는 메모리 비트를 선택하는 역할을 수행한다.
상기 메모리 트랜지스터(MTR)는 소오스 영역(S), 플로팅 접합 영역(FJ), 플로팅 게이트(FG) 및 컨트롤 게이트(CG)로 이루어진다. 상기 플로팅 게이트(FG) 아래에는 메모리 게이트 산화막 및 터널 산화막이 존재한다. 특히, 본 발명의 메모리 트랜지스터는 상기 플로팅 게이트(FG) 아래의 소오스 영역(S)측에 메모리 게이트 산화막의 두께가 부분적으로 얇은 부분이 존재한다.
상기 선택 트랜지스터(STR)는 플로팅 접합 영역(FJR, 선택 트랜지스터의 소오스 영역에 해당함), 드레인 영역(D) 및 게이트(G)로 이루어진다. 워드 라인(W/L)은 선택 트랜지스터(STR)의 게이트(G)와 연결되며, 비트 라인(B/L)은 선택 트랜지스터(STR)의 드레인(D)과 연결된다. 센스 라인(S/L)은 메모리 트랜지스터(MTR)의 컨트롤 게이트(CG)와 연결된다. 상기 선택 트랜지스터(STR)는 플로팅 접합 영역(FJR)을 통하여 메모리 트랜지스터(MTR)와 연결된다.
상기 이이피롬 소자의 셀의 프로그램, 소거 및 읽기 동작은 다음과 같다. 셀의 소거(전자주입)는 센스 라인(S/L)과 워드 라인(W/L)에 13∼20V의 전압을 인가하고 비트 라인(B/L)은 접지(ground), 소오스 영역(S)에 플로팅 또는 0V를 인가하고, 기판은 0V를 인가하면 플로팅 게이트(F/G) 내에 전자를 주입시켜 메모리 트랜지스터(MTR)의 문턱 전압(threshold voltage, Vth)이 약 3∼7V 정도 커지게 하여 수행한다. 또한, 셀의 프로그램(전자방출)은 센스 라인(S/L)에 접지, 비트 라인(B/L) 및 워드 라인(W/L)에 13∼20V의 전압을 인가하고, 기판은 0V 를 인가하고 소오스 영역(S)을 플로팅 상태로 만들어주면 플로팅 게이트(FG) 내의 전자를 빼내어 메모리 트랜지스터(MTR)의 문턱 전압이 -4V∼0V 정도 작게 하여 수행한다. 셀의 읽기는 소오스 영역(S)은 접지, 센스 라인(S/L) 및 워드 라인(W/L)은 1.8V 및 비트 라인(B/L)은 0.5V 인가하여 수행한다.
도 3은 본 발명에 의한 이이피롬 소자 셀의 평면도이다.
구체적으로, 본 발명의 이이피롬 소자의 셀은 가로 방향으로 일정 폭을 가지면서 액티브 영역(111)이 배치되어 있다. 상기 액티브 영역(111)과 수직한 세로 방향으로 센스 라인(113)이 위치하고, 상기 센스 라인(113)과 가로 방향으로 일정 간격 떨어져 워드 라인(115)이 배치된다.
상기 센스 라인(113)의 좌측의 액티브 영역(111)은 소오스 영역(117)이 배치되고, 상기 센스 라인(113)과 워드 라인(115) 사이 및 터널 산화막 영역(118) 하부의 액티브 영역(111)은 플로팅 접합 영역(119)이 배치된다. 특히, 상기 터널 산화막 영역(118) 하부에는 N+이온 주입 영역이 형성된다. 상기 워드 라인(115)의 우측 영역은 드레인 영역(123)이 배치되고, 상기 드레인 영역(123) 내에는 비트 라인(127)과 연결될 비트 라인 콘택홀(125)이 배치된다. 도 3에서 참조번호 129는 셀 분리를 위한 마스크 패턴을 나타낸다. 이상과 같은 이이피롬 소자의 셀은 2개의 트랜지스터, 즉 소오스 영역(117), 플로팅 접합 영역(119), 플로팅 게이트(미도시) 및 컨트롤 게이트(센스 라인(113)에 해당됨)로 이루어진 메모리 트랜지스터와, 플로팅 접합 영역(119, 선택 트랜지스터의 소오스 영역), 드레인 영역(123) 및 게이트(워드 라인(115)에 해당함)로 이루어지는 선택 트랜지스터로 구성된다.
도 4는 본 발명에 의한 이이피롬 소자의 셀 단면도이다.
구체적으로, 반도체 기판(200), 예컨대 p형 실리콘 기판 상에 메모리 트랜지스터(MTR) 및 선택 트랜지스터(STR)가 이격되어 형성되어 있다. 상기 메모리 트랜지스터(MTR)는 반도체 기판(200) 상에 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막(215)과, 상기 메모리 게이트 산화막(215)과 옆으로(laterally) 접하여 형성된 터널 산화막(212)이 형성되어 있다.
상기 메모리 게이트 산화막(215)은 두께가 얇은 제1 두께의 제1 메모리 게이트 산화막(214a)과 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막(204a)으로 구성된다. 상기 터널 산화막(212)은 상기 제2 메모리 게이트 산화막(204)과 옆으로 접하여 상기 제2 두께보다 낮은 제3 두께로 형성되어 있다. 상기 제1 메모리 게이트 산화막(214a)의 제1 두께와 터널 산화막(212)의 제3 두께는 동일하게 형성할 수 있다. 상기 제1 메모리 게이트 산화막(214a)은 상기 터널 산화막(212)과 이격되어 소오스 영역(238)쪽으로 형성되어 있다.
상기 메모리 게이트 산화막(215) 및 터널 산화막(212) 상에 상기 메모리 게이트 산화막(215) 및 터널 산화막(212)의 굴곡에 따라 플로팅 게이트(216a)가 형성되어 있다. 상기 플로팅 게이트(216a) 상에 상기 플로팅 게이트(216a)의 굴곡에 따라 절연막 패턴(218a) 및 컨트롤 게이트(220a)가 형성되어 있다. 상기 플로팅 게이트(216a), 절연막 패턴(218a) 및 컨트롤 게이트(220a)는 메모리 트랜지스터의 게이트 스택(222)을 구성한다. 상기 절연막 패턴(218a)은 ONO막, 즉 산화막(O)-질화막(N)-산화막(O)으로 구성할 수 있다.
상기 제1 메모리 게이트 산화막(214a)의 좌측의 반도체 기판(200)에는 소오스 영역(238)이 형성되어 있고, 상기 터널 산화막(212)의 하부 및 터널 산화막(212)의 우측의 반도체 기판(200)에는 제1 불순물 영역(206) 및/또는 제2 불순물 영역(228a)으로 구성되는 플로팅 접합 영역(229)이 형성되어 있다. 상기 제1 불순물 영역(206)은 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성되며, 상기 제2 불순물 영역(228a)은 N- 불순물 영역으로 구성될 수 있다. 따라서, 본 발명의 플로팅 접합 영역(229)은 N+ 불순물 영역 및/또는 N- 불순물 영역으로 구성할 수 있다.
상기 선택 트랜지스터(STR)는 상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(200) 상에 선택 게이트 산화막(204b)이 형성되어 있다. 상기 선택 게이트 산화막(204b) 상에는 제1 도전막 패턴(216b), 절연막 패턴(218b) 및 제2 도전막 패턴(220b)으로 구성되는 게이트(224)가 형성되어 있다. 상기 게이트(224)의 우측의 반도체 기판(200)에는 드레인 영역(240)이 형성되어 있다. 상기 드레인 영역(240)에는 비트 라인(미도시)이 연결된다. 상기 메모리 트랜지스터의 게이트 스택(222) 및 선택 트랜지스터의 게이트(224)의 양측에 스페이서(234)가 형성되어 있다.
상기 소오스 영역(238), 플로팅 접합 영역(229)및 드레인 영역(240)은 반도체 기판(200)이 p형 실리콘 기판일 경우 N형 불순물 영역으로 구성될 수 있다. 더하여, 상기 소오스 영역(238)은 제 4 불순물 영역(236a, N+ 불순물 영역) 및 제5 불순물 영역(232, N- 불순물 영역)의 LDD(lightly doped drain) 영역으로 구성될 수 있다. 상기 드레인 영역(240)은 제3 불순물 영역(228b, N- 불순물 영역) 및 제6 불순물 영역(236b, N+ 불순물 영역)의 DDD(double diffused drain) 영역으로 구성될 수 있다.
상기 도 4의 메모리 트랜지스터에 있어서, 메모리 게이트 산화막(215)을 부분적으로 굴곡지게 형성하면, 종래 기술보다 메모리 게이트 산화막(215)이 플로팅 게이트(216a)와 접하는 면적이 증가하고, 절연막 패턴(218a)도 플로팅 게이트(216a)나 컨트롤 게이트(220a)와 접하는 접촉 면적이 늘어나기 때문에 셀의 전자주입(소거시)나 전자방출(프로그램시)에 커플링비가 감소하게 된다. 즉, 셀의 전자주입시(소거시)는 커플링 비가 하기 수학식 1과 같고, 셀의 전자방출(프로그램시)는 커플링 비(γ)가 하기 수학식 2와 같다.
γ=Cono/Ctotal = Cono/(Ctunnel+ Cgox + Cono)
γ=Ctunnel/Ctotal = Ctunnel/(Ctunnel+ Cgox + Cono)
상기 수학식 1 및 수학식 2에서, Cono는 컨트롤 게이트(220a)와 플로팅 게이트(216a) 사이의 커패시턴스이고, Ctunnel은 플로팅 게이트(216a)와 상측에 터널 산화막(212)이 형성된 반도체 기판 사이의 커패시턴스이고, Cgox는 플로팅 게이트(216a)와 상측에 메모리 게이트 산화막(215)이 형성된 반도체 기판 사이의 커패시턴스이고, Ctotal은 Ctunnel+ Cgox + Cono를 의미한다.
상기 수학식 1에 설명한 바와 같이 본 발명의 이이피롬 소자에 있어서 셀의 전자주입시(소거시) 및 전자방출시(프로그램시)는 커플링비가 감소한다. 즉, 수학식 1 및 수학식 2에서 분모에 Cgox가 있기 때문에 도 1의 종래의 이이피롬 소자와 비교하여 커플링비가 감소한다. 상기 커플링 비가 감소함에 따라 종래와 비교하여 셀의 전자주입시에는 전자가 덜 주입되고, 전자방출시는 전자가 더 많이 방출된다. 이에 따라, 셀의 프로그램(온 상태) 효율 및 소거(오프 상태) 시의 효율이 최적화되어 임계 전압이 후에 도시한 바와 같이 낮아지게 된다.
더하여, 본 발명의 이이피롬 소자는 선택적으로(optionally) 펀치스루우 방지용 불순물 영역(201), 임계전압 조절용 불순물 영역(213)이 더 형성되어 있는 것을 수 있다.
보다 상세하게, 본 발명의 이이피롬 소자는 메모리 트랜지스터(MTR) 및 선택 트랜지스터(STR)의 하부의 반도체 기판(200)에는 전체적으로 펀치스루우 방지용 불순물 영역(201)이 더 형성될 수 있다. 상기 펀치스루우(punch- through) 방지용 불순물 영역(201)은 선택 트랜지스터의 펀치스루우 현상을 방지한다. 상기 펀치스루우 방지용 불순물 영역(201)은 P+ 불순물 영역으로 구성한다.
상기 소오스 영역(238)에 접하여 상기 메모리 게이트 산화막(특히 제1 메모리 게이트 산화막, 214a)의 하부의 반도체 기판(200)에 상기 얇은 메모리 게이트 산화막, 즉 제1 메모리 게이트 산화막(214a)에 얼라인되어 임계전압 조절용 불순물 영역(213)이 형성되어 있다. 상기 임계전압 조절용 불순물 영역(213)은 N-- 불순물 영역으로 구성한다. 상기 메모리 게이트 산화막 하부의 반도체 기판에 형성된 임계 전압 조절용 불순물 영역(213)은 메모리 트랜지스터의 채널쪽에 형성되어 있어 메모리 트랜지스터의 임계전압을 더더욱 낮출 수 있다. 상기 임계전압 조절용 불순물 영역(213)은 제조과정 중에 터널 산화막(212) 하부의 제1 불순물 영역(206)에도 형성될 수 있다.
그리고, 본 발명의 이이피롬 소자는 선택적으로(optionally) 도 4에 도시한 선택 트랜지스터를 형성하지 않고 셀을 하나의 메모리 트랜지스터로 구성할 수도 있다. 이렇게 구성할 경우 메모리 트랜지스터를 선택하기 위한 선택 트랜지스터는 셀 외부의 주변회로에 구성한다.
도 5는 본 발명에 의한 이이피롬 소자의 임계 전압 분포를 도시한 그래프이다.
구체적으로, 도 5에서, 프로그램된 셀은 온 셀을 의미하고, 소거된 셀은 오프 셀을 의미한다. 도 5에서 참조부호 a 및 b는 도 1에 도시한 종래의 이이피롬 소자에 해당하고, a' 및 b'는 본 발명의 이이피롬 소자에 해당한다. 본 발명의 이이피롬 소자에서 셀을 읽을 때 센스 라인(S/L)에 1.8V를 인가한다. 이때, 임계 전압이 1.8V 이하일 경우에는 온셀(프로그램 상태)로 판정하고, 임계 전압이 1.8V 이상일 경우에는 오프셀(소거 상태)로 판정한다. 그런데, 종래의 이이피롬 소자는 온셀일 경우 임계 전압이 0.5∼1.5V이고 오프셀인 경우에는 4.5∼6.0V이다. 이에 반해, 본 발명의 이이피롬 소자는 상술한 바와 같이 메모리 게이트 산화막이 얇게 형성된 영역이 존재하므로 온셀일 경우 임계 전압이 -0.5∼0.8V이고 오프셀인 경우에는 3.2∼4.7V이다.
다시 말해, 본 발명의 이이피롬 소자는 상술한 바와 같이 메모리 게이트 산화막이 얇게 형성된 영역이 존재하므로 종래의 이이피롬 소자에 비하여 온셀 임계 전압 및 오프 셀 임계 전압이 낮아지게 된다. 이렇게 온셀 임계 전압 및 오프셀 임계 전압이 낮아지게 되면 종래에 비해 온/오프 센싱 마진을 향상 시킬 수 있다.
도 6 내지 도 13은 도 3의 A"-A"에 따른 도 4의 이이피롬 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6을 참조하면, 반도체 기판(200), 예컨대 P형 실리콘 기판 상에 트랜치 절연막(202)을 형성하여 액티브 영역을 한정한다. 상기 트랜치 절연막(202)이 형성된 반도체 기판(200)의 전면에 제1 산화막(204)을 형성한다. 상기 제1 산화막(204)은 후공정에서 메모리 트랜지스터의 메모리 게이트 산화막과 선택 트랜지스터의 선택 게이트 산화막을 형성하는데 이용된다. 본 실시예에서, 상기 제1 산화막(204)은 250∼280Å의 두께로 형성한다.
이어서, 후 공정에서 터널 영역이 될 제1 부분의 반도체 기판(200)에 불순물, 예컨대 N형 불순물을 주입하여 제1 불순물 영역(206)을 형성한다. 상기 제1 불순물 영역(206)은 N+ 불순물 영역으로 형성한다. 본 실시예에서, 상기 제1 불순물 영역(206)은 P를 50∼70KeV의 에너지 및 7.0E13∼1.0 E14/cm2의 도즈량으로 주입하거나, As를 60∼120KeV의 에너지 및 7.0E13∼1.5 E14/cm2의 도즈량으로 주입하여 형성한다.
도 6에 있어서, 상기 트랜치 절연막(202)을 형성한 후에 선택적으로(optionally) 반도체 기판(200)의 전면에 불순물을 주입하여 펀치스루우 방지용 불순물 영역(201)을 형성할 수 있다. 상기 펀치스루우(punch- through) 방지용 불순물 영역(201)은 선택 트랜지스터의 펀치스루우 현상을 방지하기 위하여 형성한다. 상기 펀치스루우 방지용 불순물 영역(201)은 P+ 불순물 영역으로 형성하며, B를 700 Kev의 에너지와 2.0 E13/cm2의 도즈량, 및 50Kev의 에너지와 1.5 E12/cm2의 도즈량으로 두차례 주입하여 형성한다.
도 7을 참조하면, 사진식각공정을 이용하여 상기 제1 산화막(203)을 패터닝함으로써 후공정에서 터널 산화막이 형성될 제1 부분(208)과, 메모리 게이트 산화막과 소오스 영역이 형성될 제2 부분(210)을 노출시킨다. 다시 말해, 후공정에서 터널 산화막이 형성될 제1 부분(208), 메모리 트랜지스터의 채널과 소오스 영역이 형성될 제2 부분(210)을 동시에 노출시킨다.
도 7에서, 선택적으로(optionally) 터널 산화막이 형성될 제1 부분(208)과, 메모리 게이트 산화막과 소오스 영역이 형성될 제2 부분(210)에 N형 불순물을 주입하여 임계전압 조절용 불순물 영역(213)을 형성할 수 있다. 즉, 후공정에서 터널 산화막이 형성될 제1 부분(208), 메모리 트랜지스터의 채널 영역과 소오스 영역이 형성될 제2 부분(210)에 N형 불순물을 주입하여 임계전압 조절용 불순물 영역(213)을 형성한다. 특히, 상기 임계전압용 불순물 영역(213)은 메모리 트랜지스터의 채널 영역에 형성되어 임계전압을 낮추는 역할을 수행한다. 상기 임계전압 조절용 불순물 영역(23)은 As를 25 ∼45KeV의 에너지 및 2.0 E11 ~ 5.0 E11/cm2의 도즈량으로 주입하여, N-- 불순물 영역으로 형성한다.
도 8을 참조하면, 상기 노출된 반도체 기판(200)을 산화시켜 상기 제1 부분(208) 및 제2 부분(210) 상에 터널 산화막(212) 및 제2 산화막(214)을 형성한다. 상기 터널 산화막(212)과 제2 산화막(214)의 두께는 상기 제1 산화막(204)의 두께보다 작은 두께로 형성한다. 상기 터널 산화막(212) 및 제2 산화막(214)의 두께는 동일한 두께로 형성할 수도 있다. 상기 터널 산화막(212) 및 제2 산화막(214)은 70∼80Å의 두께로 형성한다. 상기 제2 산화막(214)은 후공정에서 메모리 트랜지스터의 메모리 게이트 산화막으로 이용된다. 결과적으로, 상기 반도체 기판(200) 상에 옆으로 접하여 제2 산화막(214), 제1 산화막(204) 및 터널 산화막(212)이 굴곡지게 형성된다.
도 9를 참조하면, 제1 산화막(204), 터널 산화막(212) 및 제2 산화막(214)이 형성된 반도체 기판(200)의 전면에 제1 도전막(216)을 형성한다. 상기 제1 도전막(216)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 본 실시예에서, 상기 제1 도전막(216)은 1000∼2000 Å의 두께로 형성한다. 상기 제1 도전막(216)은 제2 산화막(214), 제1 산화막(204) 및 터널 산화막(212)이 굴곡지게 형성되어 있기 때문에 이에 따라 굴곡지게 형성된다.
도 10을 참조하면, 상기 제1 도전막(216) 상에 절연막(218)을 형성한다. 상기 절연막(218)은 ONO막(산화막-질화막-산화막)을 이용하여 형성한다. 상기 절연막(218) 상에 제2 도전막(220)을 형성한다. 상기 제2 도전막(220)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 본 실시예에서, 상기 제2 도전막(220)은 1000∼2000 Å의 두께로 형성한다.
도 11를 참조하면, 상기 제2 도전막(220), 절연막(218), 제1 도전막(216), 제2 산화막(214) 및 제1 산화막(204)을 순차적으로 패터닝한다. 이에 따라, 메모리 트랜지스터의 게이트 스택(222) 및 메모리 게이트 산화막(215)이 형성되고, 선택 트랜지스터의 게이트(224)와 선택 게이트 산화막(204b)이 형성된다. 상기 메모리 트랜지스터의 게이트 스택(222)은 플로팅 게이트(216a), 절연막 패턴(218a), 컨트롤 게이트(220a)로 구성된다. 상기 메모리 게이트 산화막(215)은 두께가 얇은 제1 메모리 게이트 산화막(214a)과 상기 제1 메모리 게이트 산화막(214a)보다 두꺼운 제2 메모리 게이트 산화막(204a)으로 형성된다. 상기 터널 산화막(212)은 상기 제2 메모리 게이트 산화막(204)과 옆으로 접하여 상기 얇은 두께로 형성된다. 상기 선택 트랜지스터의 게이트(224)는 제2 도전막 패턴(220b), 절연막 패턴(218b), 제1 도전막 패턴(216b)으로 형성된다. 상기 선택 트랜지스터의 선택 게이트 산화막(204b)은 상기 제2 메모리 게이트 산화막(204a)과 동일한 두께로 형성된다.
도 12을 참조하면, 메모리 트랜지스터의 게이트 스택(222) 및 선택 트랜지스터의 게이트(224)가 형성된 반도체 기판(200)의 전면에 불순물, 예컨대 N형 불순물을 주입하여 제2 불순물 영역(228a) 및 제3 불순물 영역(228b)을 형성한다. 상기 제2 불순물 영역(228a)은 플로팅 접합 영역을 구성하며, 상기 제3 불순물 영역(228b)는 드레인 영역을 구성한다. 상기 제2 불순물 영역(228a) 및 제3 불순물 영역(228b)는 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 P를 70-120KeV의 에너지 및 5.0E12-1.2E13/cm2의 도즈량으로 주입하여 N-불순물 영역으로 형성한다.
도 13을 참조하면, 사진식각공정을 이용하여 상기 메모리 트랜지스터의 게이트 스택의 일측에 제4 불순물 영역(232)를 형성한다. 상기 제4 불순물 영역(232)는 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 As를 20-30KeV의 에너지 및 8.0E13-8.0E14/cm2의 도즈량으로 주입하여 N-불순물 영역으로 형성한다.
다음에, 상기 메모리 트랜지스터의 게이트 스택(222) 및 선택 트랜지스터의 게이트(224)의 양측에 스페이서(234)를 형성한다. 계속하여, 도 4에 도시된 바와 같이 상기 스페이서(234)에 얼라인되게 반도체 기판(200)에 불순물을 주입하여 제5 불순물 영역(236a) 및 제6 불순물 영역(236b)을 형성한다. 상기 제5 불순물 영역(236a) 및 제6 불순물 영역(236b)는 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 As를 30-80KeV의 에너지 및 9.0E14-9.0E15/cm2의 도즈량으로 주입하여 N+불순물 영역으로 형성한다. 결과적으로, 제 4 불순물 영역(236a) 및 제5 불순물 영역(232)의 LDD 영역으로 소오스 영역(238)이 형성되며, 제3 불순물 영역(228b) 및 제6 불순물 영역(236b)의 DDD 영역으로 드레인 영역(240)이 형성된다.
상술한 바와 같이 본 발명의 이이피롬 소자는 메모리 게이트 산화막이 플로팅 게이트와 접하는 면적이 증가하고, 절연막 패턴도 플로팅 게이트나 컨트롤 게이트와 접하는 접촉 면적이 늘어나기 때문에 셀의 소거시 및 프로그램시에 커플링 비가 감소하게 되어 셀의 프로그램이나 소거시 효율이 최적화되어 임계전압이 낮아진다. 특히, 본 발명은 소오스 영역에 접한 메모리 트랜지스터의 채널 영역에 임계전압 조절용 불순물 영역이 형성되어 더더욱 임계전압을 낮출 수 있다.

Claims (33)

  1. 반도체 기판 상에서 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막과 옆으로(laterally) 접하여 형성된 터널 산화막;
    상기 메모리 게이트 산화막 및 터널 산화막 상에 상기 메모리 게이트 산화막과 터널 산화막의 굴곡에 따라 형성된 플로팅 게이트;
    상기 플로팅 게이트 상에서 상기 플로팅 게이트의 굴곡에 따라 순차적으로 형성된 절연막 패턴 및 컨트롤 게이트;
    상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 형성된 소오스 영역; 및
    상기 플로팅 게이트 및 컨트롤 게이트의 타측면에 얼라인되어 형성되면서도 상기 터널 산화막의 하부의 반도체 기판에도 형성된 드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자.
  2. 제1항에 있어서, 상기 터널 산화막과 바로 옆으로 접한 메모리 게이트 산화막의 두께는 상기 터널 산화막보다 두꺼운 것을 특징으로 하는 이이피롬 소자.
  3. 제1항에 있어서, 상기 드레인 영역은 N- 불순물 영역 및 N+ 불순물 영역의 DDD 영역으로 형성되는 것을 특징으로 하는 이이피롬 소자.
  4. 제1항에 있어서, 상기 소오스 영역에 접하여 상기 메모리 게이트 산화막의 하부의 반도체 기판에 임계전압조절용 불순물 영역이 형성되어 있는 것을 특징으로 하는 이이피롬 소자.
  5. 제4항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 임계전압 조절용 불순물 영역은 N-- 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  6. 제5항에 있어서, 상기 임계전압조절용 불순물 영역은 상기 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막중 얇은 메모리 게이트 산화막에 얼라인되어 형성되어 있는 것을 특징으로 하는 이이피롬 소자.
  7. 제1항에 있어서, 상기 반도체 기판에는 전체적으로 펀치스루우 방지용 불순물 영역이 형성되어 있는 것을 특징으로 하는 이이피롬 소자.
  8. 제7항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 펀치스루우 방지용 불순물 영역은 P+ 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  9. 제1항에 있어서, 상기 메모리 게이트 산화막은 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 메모리 게이트 산화막과 옆으로(laterally) 접하여 상기 제1 두께보다 두꺼운 제2 두께로 형성된 제2 메모리 게이트 산화막을 포함하고, 상기 터널 산화막은 상기 제2 메모리 게이트 산화막에 옆으로 접하여 상기 제2 두께보다 작은 제3 두께로 형성된 것을 특징으로 하는 이이피롬 소자.
  10. 제9항에 있어서, 상기 제1 메모리 게이트 산화막의 제1 두께는 상기 터널 산화막의 제3 두께와 동일한 것을 특징으로 하는 이이피롬 소자.
  11. 반도체 기판에 형성된 메모리 트랜지스터 및 선택 트랜지스터를 포함하여 이루어지는 이이피롬 소자에 있어서,
    상기 메모리 트랜지스터는, 반도체 기판 상에서 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막과 옆으로(laterally) 접하여 형성된 터널 산화막과, 상기 메모리 게이트 산화막 및 터널 산화막 상에는 상기 메모리 게이트 산화막과 터널 산화막의 굴곡에 따라 순차적으로 형성된 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트와, 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측면에 얼라인되어 형성되면서도 상기 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함하고,
    상기 선택 트랜지스터는 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 게이트와, 상기 게이트의 일측벽에 얼라인되면서 상기 선택 트랜지스터의 플로팅 접합 영역을 소오스 영역으로 이용하고, 상기 게이트의 타측벽에 얼라인되어 형성된 드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자.
  12. 제11항에 있어서, 상기 메모리 트랜지스터의 터널 산화막과 바로 옆으로 접한 메모리 게이트 산화막의 두께는 상기 터널 산화막보다 두꺼운 것을 특징으로 하는 이이피롬 소자.
  13. 제11항에 있어서, 상기 메모리 트랜지스터의 소오스 영역은 N- 불순물 영역 및 N+ 불순물 영역의 LDD 영역인 것을 특징으로 하는 이이피롬 소자.
  14. 제11항에 있어서, 상기 플로팅 접합 영역은 N- 불순물 영역 또는 N+ 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  15. 제11항에 있어서, 상기 메모리 트랜지스터는 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 메모리 게이트 산화막과 옆으로(laterally) 접하여 상기 제1 두께보다 두꺼운 제2 두께로 형성된 제2 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막에 옆으로 접하여 상기 제2 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자.
  16. 제15항에 있어서, 상기 제1 메모리 게이트 산화막의 제1 두께는 상기 터널 산화막의 제3 두께와 동일한 것을 특징으로 하는 이이피롬 소자.
  17. 제16항에 있어서, 상기 선택 게이트의 선택 게이트 산화막은 제2 메모리 게이트 산화막의 두께와 동일한 것을 특징으로 하는 이이피롬 소자.
  18. 제11항에 있어서, 상기 소오스 영역에 접하여 상기 메모리 게이트 산화막의 하부의 반도체 기판에 임계전압조절용 불순물 영역이 형성되어 있는 것을 특징으로 하는 이이피롬 소자.
  19. 제18항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 임계전압 조절용 불순물 영역은 N-- 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  20. 제19항에 있어서, 상기 임계전압조절용 불순물 영역은 상기 제1 메모리 게이트 산화막에 얼라인되어 형성되어 있는 것을 특징으로 하는 이이피롬 소자.
  21. 제11항에 있어서, 상기 반도체 기판에는 전체적으로 펀치스루우 방지용 불순물 영역이 형성되어 있는 것을 특징으로 하는 이이피롬 소자.
  22. 제21항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 펀치스루우 방지용 불순물 영역은 P+ 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  23. 반도체 기판 상에 제1 산화막을 형성하는 단계;
    후공정에서 터널 산화막의 하부 부분이 될 제1 부분의 반도체 기판에 제1 불순물 영역을 형성하는 단계;
    상기 제1 산화막을 패터닝하여 상기 제1 불순물 영역과, 후공정에서 소오스 영역 및 메모리 게이트 산화막이 형성될 제2 부분을 노출시키는 단계;
    상기 제1 부분 및 제2 부분 상에 각각 상기 제1 산화막의 두께보다 낮은 두께로 터널 산화막 및 제2 산화막을 동시에 형성하는 단계;
    상기 제1 산화막, 제2 산화막 및 터널 산화막 상에 제1 도전막, 절연막 및 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 절연막, 제1 도전막, 제2 산화막 및 제1 산화막을 순차적으로 패터닝하여, 상기 반도체 기판 상에 부분적으로 두께가 달라 굴곡지게 형성된 메모리 게이트 산화막과 상기 메모리 게이트 산화막과 옆으로(laterally) 접하여 터널 산화막을 형성하고, 상기 메모리 게이트 산화막 및 터널 산화막 상에 순차적으로 게이트 스택을 형성하고, 상기 게이트 스택과 이격되어 상기 반도체 기판 상에 선택 게이트 산화막과 게이트를 순차적으로 형성하는 단계; 및
    상기 게이트 스택의 일측벽에 얼라인되어 상기 반도체 기판에 소오스 영역을 형성하고, 상기 게이트 스택의 타측벽 및 게이트의 일측벽에 얼라인되도록 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 플로팅 접합 영역을 형성하고, 상기 게이트의 타측벽에 얼라인되도록 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  24. 제23항에 있어서, 상기 터널 산화막과 바로 옆으로 접한 메모리 게이트 산화막의 두께는 상기 터널 산화막보다 두껍게 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  25. 제23항에 있어서, 상기 소오스 영역은 N- 불순물 영역 및 N+ 불순물 영역의 LDD 영역으로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  26. 제23항에 있어서, 상기 플로팅 접합 영역은 N- 불순물 영역 또는 N+ 불순물 영역으로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  27. 제23항에 있어서, 상기 메모리 게이트 산화막은 상기 반도체 기판 상에 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 메모리 게이트 산화막과 옆으로(laterally) 접하여 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  28. 제27항에 있어서, 상기 제1 메모리 게이트 산화막의 제1 두께는 상기 터널 산화막의 두께와 동일하게 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  29. 제23항에 있어서, 상기 선택 게이트 산화막은 제2 메모리 게이트 산화막의 두께와 동일하게 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  30. 제23항에 있어서, 상기 제1 산화막을 형성하는 단계 전에 상기 반도체 기판의 전면에 펀치스루우 방지용 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  31. 제30항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 펀치스루우 방지용 불순물 영역은 P+ 불순물 영역으로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  32. 제23항에 있어서, 상기 제2 부분을 노출하는 단계후에 상기 노출된 제2 부분에 임계전압 조절용 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  33. 제32항에 있어서, 상기 반도체 기판은 P형 실리콘 기판이고, 상기 임계전압 조절용 불순물 영역은 N-- 불순물 영역으로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
KR1020030060763A 2003-05-20 2003-09-01 메모리 게이트 산화막의 두께가 부분적으로 다른 이이피롬소자 및 그 제조방법 KR20040100813A (ko)

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