KR100734261B1 - 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자 - Google Patents

커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자 Download PDF

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Abstract

비휘발성 반도체 메모리 소자를 제공한다. 본 발명은 반도체 기판 상에 터널 산화막, 플로팅 게이트, 층간 절연막 및 컨트롤 게이트가 순차적으로 형성된 게이트 스택을 포함한다. 상기 게이트 스택중 상기 플로팅 게이트는 양측면이 채널길이 방향으로 물결(wave) 모양으로 형성되어 커플링비를 향상되도록 한다. 상기 채널 길이 방향으로 물결(wave) 모양의 플로팅 게이트는 사진식각공정을 이용하여 형성할 수 있다. 상기 게이트 스택의 일측벽에 얼라인되어 상기 반도체 기판에 소오스 영역이 형성되어 있고, 상기 게이트 스택의 타측벽에 얼라인되어 상기 반도체 기판에 드레인 영역이 형성되어 있다.

Description

커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자{Non-volatile semiconductor memory device for increasing a coupling ratio and fabrication method thereof}
도 1은 종래 기술에 의한 이이피롬 소자의 셀 레이아웃도이고,
도 2는 도 1의 II-II에 따른 셀 단면도이고,
도 3은 본 발명에 의한 이이피롬 소자의 셀 레이아웃도이고,
도 4는 도 3의 IV-IV에 따른 셀 단면도이고,
도 5는 본 발명에 의한 플래쉬 메모리 소자의 셀 레이아웃도이고,
도 6은 도 5의 VI-VI에 따른 셀 단면도이고,
도 7은 종래 기술에 의해 비휘발성 반도체 메모리 소자의 플로팅 게이트를 패터닝하는 과정을 설명하기 위한 도면이고,
도 8 및 도 9는 본 발명에 의한 비휘발성 반도체 메모리 소자의 플로팅 게이트를 패터닝하는 과정을 설명하기 위한 도면이고,
도 10은 본 발명에 의해 형성되는 비휘발성 반도체 메모리 소자의 플로팅 게이트의 형상을 모식적으로 도시한 사시도이고,
도 11은 본 발명에 의한 비휘발성 반도체 메모리 소자의 제조방법을 도시한 흐름도이다.
본 발명은 비휘발성 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자에 관한 것이다.
일반적으로, 반도체 메모리 소자의 종류에는 여러 가지가 있다. 반도체 메모리 소자들 중에서 RAM(random access memory)종류의 반도체 메모리 소자는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 반도체 메모리 소자는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 반도체 메모리 소자는 비휘발성 반도체 메모리 소자라 불린다. 이들 비휘발성 반도체 메모리 소자로써 전기적으로 정보를 프로그램 및 소거할 수 있는 이이피롬(EEPROM) 소자를 예로 들어 설명한다.
도 1은 종래 기술에 의한 이이피롬 소자의 셀 레이아웃도이고, 도 2는 도 1의 II-II에 따른 셀 단면도이다.
구체적으로, 반도체 기판(10) 상에 게이트 산화막(12) 및 터널 산화막(14)이 형성되어 있다. 상기 터널 산화막(14)은 상기 메모리 게이트 산화막(12)보다 얇은 두께로 일부분에 형성되어 있다. 상기 메모리 게이트 산화막(12) 및 터널 산화막(14) 상에 플로팅 게이트(16)가 형성되어 있다. 도 1에서, 참조번호 40은 플로팅 게이트를 정의하기 위한 마스크 패턴을 나타낸다. 참조번호 40으로 한정된 부 분이 식각되는 부분이다. 상기 플로팅 게이트(16) 상에 층간 절연막(18) 및 컨트롤 게이트(20)가 형성되어 있다.
상기 플로팅 게이트(16) 및 컨트롤 게이트(20)의 일측벽에 얼라인되어 반도체 기판(10)에는 소오스 영역(22)이 형성되어 있고, 상기 터널 산화막(14)의 하부 및 터널 산화막(14)의 우측의 반도체 기판(10)에는 플로팅 접합 영역(24)이 형성되어 있다. 상기 소오스 영역(22) 및 플로팅 접합 영역(24)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 터널 산화막(14), 플로팅 게이트(16), 층간 절연막(18), 컨트롤 게이트(20)가 순차적으로 형성되어 게이트 스택을 구성한다. 상기 게이트 스택과 소오스 영역(22) 및 플로팅 접합 영역(24)으로 메모리 트랜지스터(MTR)를 구성한다.
상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(10) 상에 선택 게이트 산화막(26)이 형성되어 있다. 상기 선택 게이트 산화막(26) 상에는 제1 도전막 패턴(28), 절연막 패턴(30) 및 제2 도전막 패턴(32)으로 구성되는 게이트(34)가 형성되어 있다. 상기 게이트(34)의 우측의 반도체 기판(10)에는 드레인 영역(36)이 형성되어 있다. 상기 드레인 영역(36)에는 비트 라인(미도시)이 연결된다. 상기 드레인 영역(36)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 선택 게이트 산화막(26), 게이트(34), 플로팅 접합 영역(24) 및 드레인 영역(36)으로 선택 트랜지스터(STR)를 구성한다.
이상과 같은 종래의 비휘발성 메모리 소자는 상기 컨트롤 게이트(20)에 인가되는 전압과 플로팅 접합 영역(24)에 인가되는 전압차로 인해 상기 터널 산화막(14)을 통하여 F-N 전류(Fowler-Nordheim 전류)가 흐른다. 이에 따라, 상기 플로팅 게이트(16)에 전자를 주입하거나 상기 플로팅 게이트(16)에서 전자를 방출시켜서 셀을 소거하거나 프로그램한다.
그런데, 상기 비휘발성 메모리 소자의 프로그램 및 소거 동작시 사용되는 동작 전압은 커플링비, 즉 컨트롤 게이트에 인가되는 전압이 플로팅 게이트에 얼마나 유기되는가에 따라 결정된다. 따라서, 상술한 동작 전압을 낮추기 위해서는 커플링비를 증가시켜야 하는데, 비휘발성 메모리 소자의 셀이 작아질 경우 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스값이 낮아져 더더욱 커플링비가 낮아진다.
상기 커플링비를 증가시키기 위한 종래의 방법은 플로팅 게이트와 컨트롤 게이트 사이의 층간 절연막의 두께를 낮추어 상기 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스값을 증가시키거나, 터널 산화막의 두께를 낮추어야 한다. 그러나, 상기 층간 절연막이나 터널 산화막의 두께를 낮추는 방법은 전하 보유(charge retention)에 치명적인 손실이 발생하고, 터널 산화막의 두께를 감소시키는 것은 패터닝 한계 및 신뢰성 문제가 발생한다.
또한, 상기 커플링비를 증가시키기 위해 종래의 방법은 플로팅 게이트의 표면을 올록볼록하게 엠보싱처리하거나, 상기 플로팅 게이트의 높이를 높이는 방법이 제안되었다. 그러나, 상기 플로팅 게이트의 표면을 엠보싱 처리할 경우 앞서 설명한 바와 같은 전하 보유에 치명적인 손실이 발생하며, 상기 플로팅 게이트의 높이를 높일 경우에는 플로팅 게이트를 포함한 게이트 스택의 높이가 높아져 식각하기가 어려워진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 발생시키지 않으면서도 커플링비를 증가시킬 수 있는 비휘발성 반도체 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일예에 의한 비휘발성 반도체 메모리 소자는 반도체 기판 상에 터널 산화막, 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성된 게이트 스택이 형성되어 있다. 상기 게이트 스택의 일측면의 상기 반도체 기판에 제1 확산영역이 형성되고, 상기 게이트 스택의 타측면의 상기 반도체 기판에 제2 확산영역이 형성된다. 상기 제1 및 제2 확산영역 사이에 채널 영역이 상기 플로팅 게이트의 양측면이 채널 길이 방향으로 물결(wave) 모양으로 형성되어 커플링비를 향상시킨다.
본 발명의 다른 예에 의한 비휘발성 반도체 메모리 소자는 반도체 기판에 형성된 메모리 트랜지스터 및 선택 트랜지스터를 포함하여 이루어진다.
상기 메모리 트랜지스터는 반도체 기판 상에 형성된 메모리 게이트 산화막과 상기 메모리 게이트 산화막 상에 형성되고, 양측면이 채널 길이 방향으로 물결(wave) 모양으로 형성되어 커플링비를 향상시키는 플로팅 게이트와, 상기 플로팅 게이트 상에 순차적으로 형성된 층간 절연막 및 컨트롤 게이트와, 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측면의 반도체 기판에 형성된 형성된 플로팅 접합 영역을 포함한다.
상기 선택 트랜지스터는 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 선택 게이트와, 상기 메모리 트랜지스터의 플로팅 접합 영역을 소오스 영역으로 이용하고, 상기 선택 게이트의 타측벽에 얼라인되어 형성된 드레인 영역을 포함하여 이루어진다.
또한, 본 발명의 또 다른 예에 의한 비회발성 반도체 메모리 소자는 반도체 기판 상에 터널 산화막이 형성되어 있고, 상기 터널 산화막 상에 양측면이 채널 길이 방향으로 물결(wave) 모양으로 커플링비를 향상시키는 플로팅 게이트가 형성되어 있다. 상기 플로팅 게이트 상에 순차적으로 층간 절연막 및 컨트롤 게이트가 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 형성된 소오스 영역이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 타측면에 얼라인되어 상기 반도체 기판에 형성된 드레인 영역이 형성되어 있다.
이상과 같이 본 발명의 비휘발성 반도체 메모리 소자는 채널 길이방향으로 플로팅 게이트의 양측면이 물결(wave) 모양으로 형성하여 상기 플로팅 게이트와 컨트롤 게이트 사이의 커플링비를 향상시켜 프로그램 및 소거 동작시 사용되는 동작 전압을 낮출 수 있고, 셀 크기가 낮아지더라도 동작 전압이 높아지지 않게 할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예 는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
이하에서는 비휘발성 메모리 소자로써 전기적으로 정보를 프로그램 및 소거할 수 있는 이이피롬(EEPROM) 소자를 예로 들어 설명한다.
도 3은 본 발명에 의한 이이피롬 소자의 셀 레이아웃도이고, 도 4는 도 3의 IV-IV에 따른 셀 단면도이다. 도 3 및 도 4에서는 선택 트랜지스터(STR)가 표현되어 있으나 생략할 수 도 있다. 이러할 경우, 플로팅 접합 영역(240)이 메모리 트랜지스터(MTR)의 드레인 영역이 될 수 있다. 도 3의 IV-IV방향은 채널 길이 방향을 나타낸다.
구체적으로, 반도체 기판(100) 상에 메모리 게이트 산화막(120)과, 상기 메모리 게이트 산화막(120) 내에 상기 메모리 게이트 산화막(120)보다 작은 두께로 터널 산화막(140)이 형성되어 있다. 즉, 상기 터널 산화막(140)은 상기 메모리 게이트 산화막(120)보다 얇은 두께로 일부분에 형성되어 있다. 상기 메모리 게이트 산화막(120)은 반도체 기판(100) 상에 형성된 제1 두께의 제1 메모리 게이트 산화막(120a)과, 상기 터널 산화막(140)에 옆으로(laterally) 접하여, 상기 제1 두께와 동일한 제2 두께로 형성된 제2 메모리 게이트 산화막(120b)으로 구성된다.
상기 메모리 게이트 산화막(120) 및 터널 산화막(140) 상에 플로팅 게이트(160)가 형성되어 있다. 도 3에서, 참조번호 400은 플로팅 게이트를 정의하기 위한 마스크 패턴을 나타낸다. 참조번호 400으로 한정된 부분이 식각되는 부분 이다. 이에 따라, 후에 자세히 설명되는 바와 같이 본 발명은 커플링비를 향상시킬 목적으로 채널 길이방향으로 상기 플로팅 게이트(160)가 물결(wave) 모양으로 형성되어 있다. 상기 플로팅 게이트(160) 상에 층간 절연막(180) 및 컨트롤 게이트(200)가 형성되어 있다. 본 발명의 이이피롬 소자는 상기 메모리 게이트 산화막(120), 터널 산화막(140), 플로팅 게이트(160), 층간 절연막(180) 및 컨트롤 게이트(200)가 순차적으로 형성되어 게이트 스택을 구성한다.
상기 플로팅 게이트(160) 및 컨트롤 게이트(200)의 일측벽에 얼라인되어 상기 반도체 기판(100)에는 소오스 영역(220, 제1 확산 영역)이 형성되어 있다. 상기 소오스 영역(220)은 반도체 기판(100)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 소오스 영역(220)을 구성하는 N+ 불순물 영역은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 As를 30∼80KeV의 에너지 및 9.0E14∼9.0E15/cm2의 도즈량으로 주입하여 형성한다.
상기 플로팅 게이트(160) 및 컨트롤 게이트(200)의 타측벽에 얼라인되어 형성되면서 상기 터널 산화막(140)의 하부의 반도체 기판(100)에 플로팅 접합 영역(240, 제2 확산 영역)이 형성되어 있다. 보다 상세하게, 상기 터널 산화막(140)의 하부 및 터널 산화막(140) 일측의 상기 반도체 기판(100)에는 N+ 불순물 영역(240a) 및 N- 불순물 영역(240b)으로 구성되는 플로팅 접합 영역(240)이 형성되어 있다. 상기 플로팅 접합 영역(240)을 구성하는 N+ 불순물 영역(240a)은 상기 터널 산화막(140)의 하부에 형성되며, 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 상기 반도체 기판(100)에 P를 50∼70KeV의 에너지 및 7.0E13∼1.0 E14/cm2의 도즈량으로 주입하거나, As를 60∼120KeV의 에너지 및 7.0E13∼1.5 E14/cm2의 도즈량으로 주입하여 형성한다.
상기 플로팅 접합 영역(240)을 구성하는 N- 불순물 영역(240b)은 상기 게이트 스택의 타측의 반도체 기판(100)에 형성되며, 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 P를 70∼120KeV의 에너지 및 5.0E12∼1.2E13/cm2의 도즈량으로 주입하여 형성한다. 특히, 상기 N- 불순물 영역(240b)는 상기 N+ 불순물 영역(240a)보다 깊이를 깊게 형성한다.
따라서, 본 발명의 플로팅 접합 영역(240)은 N+ 불순물 영역(240a) 및 N- 불순물 영역(240b)의 이중 불순물 영역으로 구성된다. 이에 따라, 본 발명은 상기 게이트 스택과 소오스 영역(220) 및 플로팅 접합 영역(240, 선택 트랜지스터가 없을 경우에는 드레인 영역임)으로 메모리 트랜지스터(MTR)를 구성한다.
상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(100) 상에 선택 게이트 산화막(260)이 형성되어 있다. 상기 선택 게이트 산화막(260) 상에는 제1 도전막 패턴(280), 층간 절연막 패턴(300) 및 제2 도전막 패턴(320)으로 구성되는 게이트(340)가 형성되어 있다. 상기 선택 게이트 산화막(260)과 게이트(340)로 제2 게이트 스택이 구성된다. 상기 게이트(340)의 우측의 반도체 기판(10)에는 드레인 영역(360, 제3 확산 영역)이 형성되어 있다. 상기 드레인 영역(360)에는 비트 라인(미도시)이 연결된다.
상기 드레인 영역(360)은 반도체 기판(100)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 드레인 영역(360)을 구성하는 N+ 불순물 영역은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 As를 30∼80KeV의 에너지 및 9.0E14∼9.0E15/cm2의 도즈량으로 주입하여 형성한다. 결과적으로, 상기 선택 게이트 산화막(260), 게이트(340), 플로팅 접합 영역(240, 선택 트랜지스터의 소오스 영역임) 및 드레인 영역(360)으로 선택 트랜지스터(STR, 선택 트랜지스터 영역)를 구성한다.
다음은, 비휘발성 메모리 소자로써 플래쉬 메모리 소자의 셀을 예로 들어 설명한다.
도 5는 본 발명에 의한 플래쉬 메모리 소자의 셀 레이아웃도이고, 도 6은 도 5의 VI-VI에 따른 셀 단면도이다. 도 5 및 도 6에서, 도 3 및 도 4와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 5 및 도 6에서, 도 3 및 도 4와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5의 VI-VI 방향은 채널 길이 방향을 나타낸다. 도 5의 플래쉬 메모리 소자의 셀 레이아웃도는 도 3의 이이피롬 소자의 셀 레이아웃도와 비교할 때 편의상 선택 트랜지스터를 생략하였다. 물론, 본 발명의 플래쉬 메모리 소자도 앞서의 이이피롬 소자에서 설명한 바와 같이 선택 트랜지스터를 구성하지 않아도 무방하다. 그리고, 도 6의 플래쉬 메모리 소자의 메모리 트랜지스터는 도 4의 이이피롬 소자의 메모리 트랜지스터와 비교할 때 터널 산화막의 형성 부분이 좀 다르 고, 프로그램이나 소거 방식이 다른 것을 제외하고는 동일하다.
보다 상세하게, 본 발명의 플래쉬 메모리 소자의 셀 트랜지스터는 반도체 기판(100) 상에 터널 산화막(140) 및 플로팅 게이트(160)가 형성되어 있다. 특히, 터널 산화막(140)은 도 4와는 다르게 반도체 기판(100) 상에 균일한(일정한) 두께로 형성되어 있다. 도 5에서, 참조번호 400은 플로팅 게이트를 정의하기 위한 마스크 패턴을 나타낸다. 참조번호 400으로 한정된 부분이 식각되는 부분이다. 이에 따라, 후에 자세히 설명되는 바와 같이 본 발명은 커플링비를 향상시킬 목적으로 채널 길이방향으로 상기 플로팅 게이트(160)가 물결(wave) 모양으로 형성되어 있다. 상기 플로팅 게이트(160) 상에 층간 절연막(180) 및 컨트롤 게이트(200)가 형성되어 있다.
상기 플로팅 게이트(160) 및 컨트롤 게이트(200)의 일측벽에 얼라인되어 반도체 기판(100)에는 소오스 영역(220)이 형성되어 있고, 상기 플로팅 게이트(160) 및 컨트롤 게이트(200)의 타측벽에 얼라인되어 드레인 영역(360)이 형성되어 있다. 상기 소오스 영역(220) 및 드레인 영역(360)은 반도체 기판(100)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 소오스 영역(220) 및 드레인 영역(360)을 구성하는 N+ 불순물 영역은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 As를 30∼80KeV의 에너지 및 9.0E14∼9.0E15/cm2의 도즈량으로 주입하여 형성한다.
결과적으로, 상기 터널 산화막(140), 플로팅 게이트(160), 층간 절연막(180), 컨트롤 게이트(200)가 순차적으로 형성되어 게이트 스택을 구성한다. 이에 따라, 상기 게이트 스택과 소오스 영역(220) 및 드레인 영역(360)으로 메모리 트랜지스터(MTR)를 구성한다.
이상과 같은 본 발명의 이이피롬 소자나 플래쉬 메모리 소자는 상기 컨트롤 게이트(200)에 인가되는 전압과 플로팅 접합 영역(240)에 인가되는 전압차로 인해 상기 터널 산화막(140)을 통하여 전류가 흐른다. 이에 따라, 상기 플로팅 게이트(160)에 전자를 주입하거나 상기 플로팅 게이트(160)에서 전자를 방출시켜서 셀을 소거하거나 프로그램한다.
특히, 본 발명의 이이피롬 소자나 플래쉬 메모리 소자는 상기 채널 길이방향으로 플로팅 게이트의 양측면이 물결(wave) 모양으로 형성되어 상기 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 증가시킨다. 이에 따라, 본 발명의 이이피롬 소자나 플래쉬 메모리 소자는 커플링비를 증가시켜 프로그램 및 소거 동작시 사용되는 동작 전압을 낮출 수 있다.
도 7은 종래 기술에 의해 비휘발성 반도체 메모리 소자의 플로팅 게이트를 패터닝하는 과정을 설명하기 위한 도면이고, 도 8 및 도 9는 본 발명에 의한 비휘발성 반도체 메모리 소자의 플로팅 게이트를 패터닝하는 과정을 설명하기 위한 도면이다.
구체적으로, 도 7에 도시한 마스크 패턴(M1)을 이용하여 플로팅 게이트를 사진식각공정으로 형성할 경우, 우측 도면에 도시한 바와 같이 패턴 프로파일(P1)이 균일한 플로팅 게이트(16)가 형성된다. 도 7에서, 참조부호 "E"는 식각되는 부분을 나타낸다.
반면에, 도 8 및 도 9 도시한 마스크 패턴(400)을 이용하여 사진식각공정으로 형성할 경우, 우측 도면에 도시한 바와 같이 패턴 프로파일(P3)이 물결(wave) 모양으로 플로팅 게이트(160)가 형성된다. 상기 물결 모양은 2회 이상의 주기를 갖고 반복되어 형성된다. 도 8 및 도 9에서, 참조부호 "E"는 식각되는 부분을 나타낸다. 특히, 도 9의 플로팅 게이트(160)는 도 8과 비교하여 좀더 심하게 물결모양이다. 결과적으로, 본 발명의 비휘발성 반도체 메모리 소자의 플로팅 게이트(160)는 상기 채널 길이방향으로 양측면이 물결(wave) 모양으로 형성된다.
도 10은 본 발명에 의해 형성되는 비휘발성 반도체 메모리 소자의 플로팅 게이트의 형상을 모식적으로 도시한 사시도이다.
구체적으로, 도 8 및 도 9 도시한 마스크 패턴(400)을 이용하여 플로팅 게이트를 사진식각공정으로 형성할 경우, 패턴 프로파일(P3)이 물결(wave) 모양으로 플로팅 게이트(160)가 형성된다.
도 11은 본 발명에 의한 비휘발성 반도체 메모리 소자의 제조방법을 도시한 흐름도이다.
구체적으로, 반도체 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막은 비휘발성 반도체 메모리 소자가 이이피롬 소자일 경우 후에 형성되는 플로팅 게이트 하부의 일부분에 형성되며, 플래쉬 메모리 소자일 경우에는 후에 형성되는 플로팅 게이트 하부의 전부분에 일정 두께(균일한 두께)로 형성된다(스텝 S1).
이어서, 상기 터널 산화막 상에, 커플링비를 향상시키게끔 양측면이 채널길 이 방향으로 물결(wave) 모양으로 플로팅 게이트를 형성한다. 특히, 상기 양측면에 채널길이 방향으로 굴곡진 플로팅 게이트의 형성은 앞서 도 8 내지 도 10에 설명한 바와 같이 사진식각공정을 이용하여 수행한다(스텝 S3).
다음에, 상기 플로팅 게이트 상에 층간 절연막을 형성한다(스텝 S5). 다음에, 상기 층간 절연막 상에 컨트롤 게이트를 형성한다(스텝 S7), 이어서, 상기 플로팅 게이트 및 컨트롤 게이트의 양측벽에 각각 얼라인되어, 상기 반도체 기판에 소오스 영역 및 드레인 영역과 그들 사이에 채널 영역을 형성한다(스텝 S9). 특히, 비휘발성 반도체 메모리 소자가 이이피롬 소자일 경우에는 앞선 공정에서 상기 터널 산화막 하부의 반도체 기판에도 드레인 영역을 형성한다.
상술한 바와 같이 본 발명의 비휘발성 반도체 메모리 소자는 채널 길이방향으로 플로팅 게이트의 양측면이 물결(wave) 모양으로 형성하여 상기 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 증가시킨다. 이에 따라, 본 발명의 비휘발성 반도체 메모리 소자는 종래 기술의 문제점인 전하 보유 손실 등을 해결하면서도 커플링비가 증가되어 프로그램 및 소거 동작시 사용되는 동작 전압을 낮출 수 있고, 셀 크기가 낮아지더라도 동작 전압이 높아지지 않게 할 수 있다.

Claims (18)

  1. 반도체 기판 상에 터널 산화막, 플로팅 게이트, 층간 절연막 및 컨트롤 게이트가 순차적으로 형성된 게이트 스택;
    상기 게이트 스택의 일측면의 상기 반도체 기판에 형성된 제1 확산영역;
    상기 게이트 스택의 타측면의 상기 반도체 기판에 형성된 제2 확산영역; 및
    상기 제1 및 제2확산영역 사이에 형성된 채널 영역을 포함하여 이루어지고,
    상기 플로팅 게이트의 양측면이 채널 길이 방향으로 물결(wave) 모양으로 형성되어 커플링비를 향상시키는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 터널 산화막은 상기 반도체 기판 상에서 일정한 두께로 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 제1 확산영역 및 제2 확산영역은 각각 상기 게이트 스택의 양측면에 얼라인되어 상기 반도체 기판에 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  4. 삭제
  5. 제1항에 있어서, 상기 게이트 스택, 상기 제1 확산 영역 및 제2 확산영역은 메모리 트랜지스터 영역을 이루고, 상기 게이트 스택과 이격되어 상기 반도체 기판 상에 선택 트랜지스터 영역을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  6. 제5항에 있어서, 상기 선택 트랜지스터 영역은 제2 게이트 스택 및 상기 제2 게이트 스택 양측면에 각각 제2 확산영역과 제3 확산영역을 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  7. 삭제
  8. 제1항에 있어서 상기 물결(wave) 모양은 2회 이상의 주기를 갖고 반복되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  9. 반도체 기판에 형성된 메모리 트랜지스터 및 선택 트랜지스터를 포함하여 이루어지는 비휘발성 반도체 메모리 소자에 있어서,
    상기 메모리 트랜지스터는, 반도체 기판 상에 형성된 메모리 게이트 산화막과 상기 메모리 게이트 산화막 상에 형성되고, 양측면이 채널 길이 방향으로 물결(wave) 모양으로 형성되어 커플링비를 향상시키는 플로팅 게이트와, 상기 플로팅 게이트 상에 순차적으로 형성된 층간 절연막 및 컨트롤 게이트와, 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측면의 반도체 기판에 형성된 형성된 플로팅 접합 영역을 포함하고,
    상기 선택 트랜지스터는, 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 선택 게이트와, 상기 메모리 트랜지스터의 플로팅 접합 영역을 소오스 영역으로 이용하고, 상기 선택 게이트의 타측벽에 얼라인되어 형성된 드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  10. 삭제
  11. 제9항에 있어서 상기 물결(wave) 모양은 2회 이상의 주기를 갖고 반복되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  12. 제9항에 있어서, 상기 메모리 트랜지스터는 상기 메모리 게이트 산화막내에 상기 메모리 게이트 산화막보다 작은 두께로 형성된 터널 산화막을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  13. 제9항에 있어서, 상기 플로팅 접합 영역은 상기 터널 산화막 하부의 반도체 기판에도 형성되어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  14. 제9항에 있어서, 상기 플로팅 접합 영역은 상기 터널 산화막 하부에 형성된 N+ 불순물 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽 하부의 반도체 기판에 형성된 N- 불순물 영역의 이중 불순물 영역으로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  15. 제14항에 있어서, 상기 N- 불순물 영역은 상기 N+ 불순물 영역보다 더 깊게 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  16. 반도체 기판 상에 형성된 터널 산화막;
    상기 터널 산화막 상에 형성되고, 양측면이 채널 길이 방향으로 물결(wave) 모양으로 형성되 커플링비를 향상시키는 플로팅 게이트;
    상기 플로팅 게이트 상에 순차적으로 형성된 층간 절연막 및 컨트롤 게이트;
    상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 형성된 소오스 영역; 및
    상기 플로팅 게이트 및 컨트롤 게이트의 타측면에 얼라인되어 상기 반도체 기판에 형성된 드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  17. 제16항에 있어서, 상기 터널 산화막은 상기 반도체 기판 상에서 일정한 두께로 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  18. 삭제
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