DE102005022575B4 - Nichtflüchtiges Halbleiterspeicherbauelement mit floatender Gateelektrode - Google Patents

Nichtflüchtiges Halbleiterspeicherbauelement mit floatender Gateelektrode Download PDF

Info

Publication number
DE102005022575B4
DE102005022575B4 DE102005022575A DE102005022575A DE102005022575B4 DE 102005022575 B4 DE102005022575 B4 DE 102005022575B4 DE 102005022575 A DE102005022575 A DE 102005022575A DE 102005022575 A DE102005022575 A DE 102005022575A DE 102005022575 B4 DE102005022575 B4 DE 102005022575B4
Authority
DE
Germany
Prior art keywords
gate electrode
memory device
oxide film
semiconductor substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102005022575A
Other languages
English (en)
Other versions
DE102005022575A1 (de
Inventor
Sung-Taeg Kang
Seong-Gyun Kim
Ji-Hoon Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102005022575A1 publication Critical patent/DE102005022575A1/de
Application granted granted Critical
Publication of DE102005022575B4 publication Critical patent/DE102005022575B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

Nichtflüchtiges Halbleiterspeicherbauelement mit
– einem Gatestapel, der einen Oxidfilm (120, 140), eine floatende Gateelektrode (160), eine isolierende Zwischenschicht (180) und eine Steuergateelektrode (200) beinhaltet, die sequentiell auf einem Halbleitersubstrat (100) ausgebildet sind,
– einem ersten Diffusionsbereich (220), der auf einer Seite des Gatestapels in dem Halbleitersubstrat (100) ausgebildet ist, und
– einem zweiten Diffusionsbereich (240), der auf der anderen Seite des Gatestapels in dem Halbleitersubstrat (100) ausgebildet ist,
dadurch gekennzeichnet, dass
– eine oder beide Seitenflächen der floatenden Gateelektrode (160) in der Richtung quer zu einer Kanallängsrichtung wellenförmig verlaufen und dabei wenigstens zwei aufeinander folgende Gateelektrodenbereiche quer zur Kanallängsrichtung gegeneinander versetzt sind.

Description

  • Die Erfindung bezieht sich auf ein nichtflüchtiges Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1.
  • Bekanntermaßen gibt es verschiedene Arten von Halbleiterspeicherbauelementen. Speicher mit wahlfreiem Zugriff (RAM) sind vom flüchtigen Typ, bei dem die gespeicherte Information verlorengeht, wenn die Leistungsversorgung abgeschaltet wird, während Festwertspeicher (ROM) nichtflüchtig sind, d.h. sie behalten die gespeicherte Information, selbst wenn die Leistungsversorgung abgeschaltet wird. Elektrisch löschbare und programmierbare Festwertspeicher(EEPROM)-Bauelemente sind ein spezieller Typ von nichtflüchtigem Halbleiterspeicherbauelement.
  • Die 1 und 2 zeigen in einer Zellenlayoutansicht bzw. einer Schnittansicht ein herkömmliches EEPROM-Bauelement mit einem Speichergateoxidfilm 12 und einem Tunneloxidfilm 14 auf verschiedenen Bereichen eines Halbleitersubstrats 10. Der Tunneloxidfilm 14 ist dünner als der Speichergateoxidfilm 12. Eine floatende Gateelektrode 16 ist auf dem Speichergateoxidfilm 12 und dem Tunneloxidfilm 14 ausgebildet. Eine Maskenstruktur 40 in 1 definiert die floatende Gateelektrode 16, wobei der Bereich 40 einen geätzten Bereich repräsentiert. Eine isolierende Zwischenschicht 18 und eine Steuergateelektrode 20 sind auf der floatenden Gateelektrode 16 ausgebildet.
  • Ein Sourcebereich 22 ist in dem Halbleitersubstrat 10 justiert zu einer Seitenwand der floatenden Gateelektrode 16 und der Steuergateelektrode 20 ausgebildet, und ein floatender Übergangsbereich 24 ist in dem Halbleitersubstrat 10 unterhalb und rechts von dem Tunneloxidfilm 14 ausgebildet. Der Sourcebereich 22 und der floatende Übergangsbereich 24 sind unter Verwendung von n+-leitenden Störstellen gebildet, wenn das Halbleitersubstrat 10 ein p-leitendes Siliciumsubstrat ist. Der Tunneloxidfilm 14, die floatende Gateelektrode 16, die isolierende Zwischenschicht 18 und die Steuergateelektrode 20 sind sequentiell gebildet, um einen Gatestapel zu bilden. Der Gatestapel, der Sourcebereich 22 und der floatende Übergangsbereich 24 bilden einen Speichertransistor (MTR).
  • Ein Auswahlgateoxidfilm 26 befindet sich beabstandet von dem Speichertransistor (MTR) auf dem Halbleitersubstrat 10. Eine erste leitfähige Schichtstruktur 28, eine isolierende Schichtstruktur 30 und eine zweite leitfähige Schichtstruktur 32 sind auf dem Auswahlgateoxidfilm 26 ausgebildet, um eine Gateelektrode 34 zu bilden. Ein Drainbereich 36 ist in dem Halbleitersubstrat 10 auf der rechten Seite der Gateelektrode 34 ausgebildet. Eine nicht gezeigte Bitleitung ist mit dem Drainbereich 36 verbunden. Der Drainbereich 36 ist unter Verwendung von n+-leitenden Störstellen gebildet, wenn das Halbleitersubstrat 10 das p-leitende Siliciumsubstrat ist. Der Auswahlgateoxidfilm 26, die Gateelektrode 34, der floatende Übergangsbereich 24 und der Drainbereich 36 bilden einen Auswahltransistor (STR).
  • Bei dem herkömmlichen nichtflüchtigen Speicherbauelement bewirkt eine Spannungsdifferenz zwischen der Steuergateelektrode 20 und dem floatenden Übergangsbereich 24, dass ein Strom durch den Tunneloxidfilm 14 fließt. Demgemäß werden Elektronen in die floatende Gateelektrode 16 injiziert oder aus dieser emittiert, um die Zelle zu löschen oder zu programmieren.
  • Die Betriebsspannung ist jedoch basierend auf dem Kopplungsverhältnis festgelegt, das heißt, wie stark sich die Spannung der Steuergateelektrode auf die floatende Gateelektrode auswirkt. Die Betriebsspannung wird verwendet, wenn das nichtflüchtige Speicherbauelement die Programmier- und Löschvorgänge durchführt. Demgemäß sollte das Kopplungsverhältnis erhöht werden, um die Betriebsspannung zu verringern. Wenn jedoch das nichtflüchtige Speicherbauelement klein ist, ist die Kapazität zwischen der floatenden Gateelektrode und der Steuergateelektrode verringert, wodurch das Kopplungsverhältnis verringert ist.
  • Ein herkömmliches Verfahren zur Erhöhung des Kopplungsverhältnisses besteht darin, die Dicke der isolierenden Zwischenschicht oder des Tunneloxidfilms zu verringern, um die Kapazität zwischen der floatenden Gateelektrode und der Steuergateelektrode zu erhöhen. Dies reduziert jedoch drastisch die Ladungshaltung, und es besteht eine Beschränkung beim Strukturieren und bei der Zuverlässigkeit.
  • Des Weiteren wurde ein Verfahren zum Vertiefen der Oberfläche der floatenden Gateelektrode oder zum Vergrößern der Höhe der floatenden Gateelektrode vorgeschlagen, um das Kopplungsverhältnis zu erhöhen. Ein Vertiefen der Oberfläche der floatenden Gateelektrode reduziert jedoch ebenfalls die Ladungshaltung, und eine Vergrößerung der Höhe der floatenden Gateelektrode resultiert in einem hohen Gatestapel, der schwierig zu ätzen ist.
  • Die Patentschrift US 5557569 A offenbart EEPROM-Transistorstrukturen in sogenannten X- oder H-Zellenkonfigurationen, wobei streifenförmige floatende Gateelektroden verwendet werden, die beidseits mit einer viereckförmigen Verbreiterung enden oder nur auf einer Seite mit einer solchen viereckförmigen Verbreiterung abschließen und auf der anderen Seite mit einer schrägen Abwinklung enden.
  • Die Patentschrift US 4839705 A offenbart EEPROM-Transistorstrukturen in X-Zellenkonfiguration, bei denen floatende Gateelektroden in einer wellenförmigen Struktur vorgesehen sind, bei der aufeinanderfolgende Gateelektrodenbereiche schräg verlaufend aneinander anschließen, so dass sie einem etwa sinusförmigen Verlauf einer Steuergateelektrode folgen, die sich als Wortleitung in einer Spaltenrichtung durchgehend über mehrere in Spaltenrichtung aufeinanderfolgende floatende Gateelektroden erstreckt.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelements der eingangs genannten Art zugrunde, das die oben erwähnten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeidet und insbesondere eine niedrige Betriebsspannung bei guter Ladungshaltefähigkeit und hohem Kopplungsverhältnis ermöglicht.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Anspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 eine Zellenlayoutansicht eines herkömmlichen, elektrisch löschbaren und programmierbaren Festwertspeicher(EEPROM)-Bauelements,
  • 2 eine Schnittansicht entlang einer Linie II-II' von 1,
  • 3 eine Zellenlayoutansicht eines erfindungsgemäßen EEPROM-Bauelements,
  • 4 eine Schnittansicht entlang einer Linie IV-IV' von 3,
  • 5 eine Zellenlayoutansicht eines erfindungsgemäßen Flash-Speicherbauelements,
  • 6 eine Schnittansicht entlang einer Linie VI-VI' von 5,
  • 7 je eine Draufsicht auf eine Maskenstruktur und eine damit durch einen herkömmlichen Strukturierungsprozess erzeugte floatende Gateelektrode eines nichtflüchtigen Halbleiterspeicherbauelements,
  • 8 und 9 jeweils Draufsichten nach Art von 7, jedoch für einen erfindungsgemäßen Prozess zur Strukturierung einer floatenden Gateelektrode eines nichtflüchtigen Halbleiterspeicherbauelements,
  • 10 eine schematische Perspektivansicht einer floatenden Gateelektrode eines erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelements und
  • 11 ein Flussdiagramm eines Verfahrens zur Herstellung eines erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelements.
  • Im Folgenden wird die Erfindung beispielhaft an einem elektrisch löschbaren und programmierbaren Festwertspeicher(EEPROM)-Bauelement beschrieben, das ein nichtflüchtiges Speicherbauelement zum elektrischen Programmieren und Löschen von Information darstellt.
  • Die 3 und 4 zeigen ein erfindungsgemäßes EEPROM-Bauelement mit einem Auswahltransistor (STR) und einem floatenden Übergangsbereich 240, der als Drainbereich eines Speichertransistors (MTR) fungieren kann. Die Schnittlinie IV-IV' von 3 repräsentiert die Richtung einer Kanallänge.
  • Ein Speichergateoxidfilm 120 und ein Tunneloxidfilm 140 sind in verschiedenen Bereichen auf einem Halbleitersubstrat 100 ausgebildet. Der Tunneloxidfilm 140 ist dünner als der Speichergateoxidfilm 120. Der Speichergateoxidfilm 120 beinhaltet einen ersten Speichergateoxidfilm 120a, der auf dem Halbleitersubstrat 100 mit einer ersten Dicke ausgebildet ist, und einen zweiten Speichergateoxidfilm 120b, der mit einer zweiten Dicke, die z.B. gleich der ersten Dicke ist, und in lateralem Kontakt mit dem Tunneloxidfilm 140 ausgebildet ist.
  • Eine floatende Gateelektrode 160 ist auf dem Speichergateoxidfilm 120 und dem Tunneloxidfilm 140 ausgebildet. Eine Maskenstruktur 400 von 3 definiert die floatende Gateelektrode 160. Der Bereich 400 ist ein geätzter Bereich. Demgemäß ist die floatende Gateelektrode 160 gemäß der Erfindung wellenförmig in Richtung der Kanallänge, d.h. sie weist quer zur Kanallängsrichtung versetzte Bereiche auf, um das Kopplungsverhältnis zu verbessern, wie später detailliert beschrieben wird. Eine isolierende Zwischenschicht 180 und eine Steuergateelektrode 200 sind auf der floatenden Gateelektrode 160 ausgebildet. Bei dem EEPROM-Bauelement der Erfindung sind der Speichergateoxidfilm 120, der Tunneloxidfilm 140, die floatende Gateelektrode 160, die isolierende Zwischenschicht 180 und die Steuergateelektrode 200 sequentiell gebildet, um einen Gatestapel aufzubauen.
  • Ein Sourcebereich 220, d.h. ein erster Diffusionsbereich, ist in dem Halbleitersubstrat 100 justiert zu einer Seitenwand der floatenden Gateelektrode 160 und der Steuergateelektrode 200 ausgebildet. Wenn das Halbleitersubstrat 100 ein p-leitendes Siliciumsubstrat ist, ist der Sourcebereich 220 unter Verwendung von n+-leitenden Störstellen gebildet, indem z.B. Arsen (As) bei 30keV bis 80keV mit einer Dosis von 9,0 × 1014/cm2 bis 9,0 × 1015/cm2 implantiert wird.
  • Ein floatender Übergangsbereich 240, d.h. ein zweiter Diffusionsbereich, ist justiert zu der anderen Seitenwand der floatenden Gateelektrode 160 und der Steuergateelektrode 200 in dem Halbleitersubstrat 100 unterhalb und auf einer Seite des Tunneloxidfilms 140 ausgebildet. Der floatende Übergangsbereich 240 besteht aus einem n+-leitenden Störstellenbereich 240a und einem n-leitenden Störstellenbereich 240b. Der n+-leitende Störstellenbereich 240a ist in dem Halbleitersubstrat 100 unterhalb des Tunneloxidfilms 140 durch Implantieren z.B. von Phosphor (P) bei 50keV bis 70keV mit einer Dosis von 7,0 × 1013/cm2 bis 1,0 × 1014/cm2 oder von Arsen (As) bei 60keV bis 120keV mit einer Dosis von 7.0 × 1013/cm2 bis 1,5 × 1014/cm2 gebildet, wenn das Halbleitersubstrat 100 ein p-leitendes Siliciumsubstrat ist.
  • Der n–-leitende Störstellenbereich 240b ist in dem Halbleitersubstrat 100 an der anderen Seite des Gatestapels durch Implantieren z.B. von Phosphor (P) bei 70keV bis 120keV mit einer Dosis von 5,0 × 1012/cm2 bis 1,2 × 1013/cm2 gebildet, wenn das Halbleitersubstrat 100 ein p-leitendes Siliciumsubstrat ist. Der n–-leitende Störstellenbereich 240b ist tiefer als der n+-leitende Störstellenbereich 240a.
  • Demgemäß ist der floatende Übergangsbereich 240 ein Doppelstörstellenbereich, der aus dem n+-Störstellenbereich 240a und dem n–-Störstellenbereich 240b besteht. Daher stellt die Erfindung den Speichertransistor (MTR) aus dem Gatestapel, dem Sourcebereich 220 und dem floatenden Übergangsbereich 240 bzw. dem Drainbereich bereit, wenn der Auswahltransistor nicht vorhanden ist.
  • Ein Auswahlgateoxidfilm 260 ist von dem Speichertransistor (MTR) auf dem Halbleitersubstrat 100 beabstandet. Eine Gateelektrode 340 ist auf dem Auswahlgateoxidfilm 260 ausgebildet. Die Gateelektrode 340 besteht aus einer ersten leitfähigen Schichtstruktur 280, einer isolierenden Zwischenschichtstruktur 300 und einer zweiten leitfähigen Schichtstruk tur 320. Ein zweiter Gatestapel besteht aus dem Auswahlgateoxidfilm 260 und der Gateelektrode 340. Ein Drainbereich 360, d.h. ein dritter Diffusionsbereich, ist in dem Halbleitersubstrat 100 auf der in 4 rechten Seite der Gateelektrode 340 ausgebildet. Eine nicht gezeigte Bitleitung ist mit dem Drainbereich 360 verbunden.
  • Wenn das Halbleitersubstrat 100 ein p-leitendes Siliciumsubstrat ist, wird der Drainbereich 360 unter Verwendung von n+-leitenden Störstellen durch Implantieren z.B. von Arsen (As) bei 30keV bis 80keV mit einer Dosis von 9,0 × 1014/cm2 bis 9,0 × 1015/cm2 gebildet. Als Ergebnis besteht der Auswahltransistor STR, das heißt der Auswahltransistorbereich, aus dem Auswahlgateoxidfilm 260, der Gateelektrode 340, dem floatenden Übergangsbereich 240, das heißt dem Sourcebereich des Auswahltransistors, und dem Drainbereich 360.
  • Im Folgenden wird beispielhaft eine Zelle eines Flash-Speicherbauelements als einem speziellen nichtflüchtigen Speicherbauelement beschrieben. Die 5 und 6 zeigen ein Zellenlayout bzw. eine Schnittansicht dieses erfindungsgemäßen Flash-Speicherbauelements. Elemente in den 5 und 6, die auch in den 3 und 4 vorkommen, sind mit den gleichen Bezugszeichen dargestellt und bedürfen hier keiner nochmaligen eingehenden Erläuterung.
  • Die Schnittlinie VI-VI' von 5 repräsentiert die Richtung einer Kanallänge. In dem Zellenlayout des Flash-Speicherbauelements von 5 ist der Auswahltransistor der Einfachheit halber im Vergleich zu dem Zellenlayout des EEPROM-Bauelements von 3 weggelassen. Das Vorhandensein des Auswahltransistors ist für die Erfindung optional. Außerdem weist das Flash-Speicherbauelement von 6 den gleichen Speichertransistor auf wie das EEPROM-Bauelement von 4 mit der Ausnahme, dass der Tunneloxidfilm anders ausgebildet ist und Programmier- und Löschvorgänge anders durchgeführt werden.
  • In dem erfindungsgemäßen Zellentransistor dieses Flash-Speicherbauelements sind der Tunneloxidfilm 140 und die floatende Gateelektrode 160 auf dem Halbleitersubstrat 100 ausgebildet. Speziell ist dabei der Tunneloxidfilm 140 anders als in 4 mit gleichmäßiger Dicke auf dem Halbleitersubstrat 100 unter der floatenden Gateelektrode 160 ausgebildet. Die Maskenstruktur 400 definiert die floatende Gateelektrode 160. Der Bereich 400 ist ein geätzter Bereich. Demgemäß ist die floatende Gateelektrode 160 in der Richtung der Kanallänge wellenförmig, d.h. weist querversetzte Bereich auf, um das Kopplungsverhältnis zu verbessern, wie später detailliert beschrieben wird. Die isolierende Zwischenschicht 180 und die Steuergateelektrode 200 sind auf der floatenden Gateelektrode 160 ausgebildet.
  • Der Sourcebereich 220 ist justiert zu einer Seitenwand der floatenden Gateelektrode 160 und der Steuergateelektrode 200 in dem Halbleitersubstrat 100 ausgebildet. Wenn das Halbleitersubstrat 100 ein p-leitendes Siliciumsubstrat ist, sind der Sourcebereich 220 und der Drainbereich 360 unter Verwendung von n+-leitenden Störstellen durch Implantieren z.B. von Arsen (As) bei 30keV bis 80keV mit einer Dosis von 9,0 × 1014/cm2 bis 9,0 × 1015/cm2 gebildet.
  • Als Ergebnis sind der Tunneloxidfilm 140, die floatende Gateelektrode 160, die isolierende Zwischenschicht 180 und die Steuergateelektrode 200 sequentiell gebildet, um den Gatestapel zu bilden. Demgemäß bilden der Gatestapel, der Sourcebereich 220 und der Drainbereich 360 den Speichertransistor (MTR).
  • In dem erfindungsgemäßen EEPROM-Bauelement oder Flash-Speicherbauelement bewirkt eine Spannungsdifferenz zwischen der Steuergateelektrode 200 und dem floatenden Übergangsbereich 240, dass ein Strom durch den Tunneloxidfilm 140 fließt. Demgemäß werden Elektronen in die floatende Gateelektrode 160 injiziert oder aus dieser emittiert, um die Zelle zu löschen oder zu programmieren.
  • Speziell sind in dem erfindungsgemäßen EEPROM-Bauelement oder Flash-Speicherbauelement beide Seitenflächen der floatenden Gateelektrode 160 in der Richtung der Kanallänge wellenförmig, d.h. sie weisen eine oder mehrere Versetzungen in Querrichtung auf, um die Kapazität zwischen der floatenden Gateelektrode 160 und der Steuergateelektrode 200 zu erhöhen. Demgemäß kann das erfindungsgemäße EEPROM-Bauelement oder Flash-Speicherbauelement das Kopplungsverhältnis erhöhen, wodurch die Spannung verringert werden kann, die zum Programmieren und Löschen notwendig ist.
  • 7 veranschaulicht einen herkömmlichen Prozess zur Strukturierung einer floatenden Gateelektrode eines nichtflüchtigen Halbleiterspeicherbauelements, und die 8 und 9 veranschaulichen einen Prozess zur Strukturierung einer floatenden Gateelektrode für erfindungsgemäße nichtflüchtige Halbleiterspeicherbauelemente.
  • Im Fall von 7 wird eine Maskenstruktur M1 gemäß dem linken Teilbild zur Bildung der floatenden Gateelektrode mittels Photolithographie derart verwendet, dass die floatende Gateelektrode 16 mit einem regelmäßigen Strukturprofil P1 entsteht, wie im rechten Teilbild von 7 gezeigt. In 7 bezeichnet das Bezugszeichen "E" den geätzten Bereich.
  • Wenn alternativ Maskenstrukturen 400 nach Art der linken Teilbilder der 8 und 9 zur Bildung der floatenden Gateelektrode 160 mittels Photolithographie verwendet werden, weist die floatende Gateelektrode 160 ein wellenförmiges Strukturprofil P3 auf, wie in den rechten Teilbildern der 8 und 9 gezeigt. Die Wellenform, d.h. der Querversatz, kann sich wiederholen und weist z.B. eine Periodizität von mehr als zwei auf.
  • In den 8 und 9 bezeichnet das Bezugszeichen "E" wiederum den tatsächlich geätzten Bereich. Speziell ist die floatende Gateelektrode 160 von 9 stärker wellenförmig als jene in 8. Als Ergebnis sind beide Seitenflächen der floatenden Gateelektrode 160 in der Richtung der Kanallänge wellenförmig.
  • 10 ist eine schematische Perspektivansicht der floatenden Gateelektrode des erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelements nach Art von 9. Wenn die in den 8 und 9 gezeigten Maskenstrukturen 400 zur Bildung der floatenden Gateelektrode mittels Photolithographie verwendet werden, weist folglich die floatende Gateelektrode 160 das wellenförmige Strukturprofil P3 auf.
  • 11 illustriert den Ablauf eines Verfahrens zur Herstellung eines erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelements wie folgt. Zunächst wird der Tunneloxidfilm auf dem Halbleitersubstrat gebildet (Schritt S1). Wenn das nichtflüchtige Halbleiterspeicherbauelement ein EEPROM-Bauelement ist, wird der Tunneloxidfilm nur in einem Teil des Bereich gebildet, in dem später die floatende Gateelektrode gebildet wird. Wenn das nichtflüchtige Halbleiterspeicherbauelement als Flash-Speicherbauelement verwendet wird, wird der Tunneloxidfilm insgesamt mit einer gleichmäßigen Dicke unterhalb des Bereichs gebildet, an der später die floatende Gateelektrode gebildet wird.
  • Als nächstes wird mittels Photolithographie die floatende Gateelektrode auf dem Tunneloxidfilm gebildet, wobei beide Seitenflächen in der Richtung der Kanallänge wellenförmig sind, wie oben zu den 8 bis 10 beschrieben (Schritt S3), wodurch das Kopplungsverhältnis verbessert wird.
  • Danach wird die isolierende Zwischenschicht auf der floatenden Gateelektrode gebildet (Schritt S5). Als nächstes wird die Steuergateelektro de auf der isolierenden Zwischenschicht gebildet (Schritt S7). Anschließend werden der Source- und der Drainbereich justiert zu beiden Seitenwänden der floatenden Gateelektrode und der Steuergateelektrode in dem Halbleitersubstrat gebildet, und ein Kanalbereich wird zwischen dem Source- und dem Drainbereich in dem Halbleitersubstrat gebildet (Schritt S9). Wenn speziell das nichtflüchtige Halbleiterspeicherbauelement ein EEPROM-Bauelement ist, wird der Drainbereich unter dem Tunneloxidfilm in dem Halbleitersubstrat gebildet.
  • Wie vorstehend beschrieben, sind in dem erfindungsgemäßen Halbleiterspeicherbauelement beide Seitenflächen der floatenden Gateelektrode in der Richtung der Kanallänge wellenförmig, wodurch die Kapazität zwischen der floatenden Gateelektrode und der Steuergateelektrode verbessert wird. Demgemäß hat das erfindungsgemäße nichtflüchtige Halbleiterspeicherbauelement eine gute Ladungshaltungscharakteristik, während das Kopplungsverhältnis verbessert wird, wodurch die Betriebsspannung verringert werden kann, die zum Programmieren und Löschen notwendig ist, selbst wenn die Zelle mit kleineren Abmessungen gefertigt wird.

Claims (16)

  1. Nichtflüchtiges Halbleiterspeicherbauelement mit – einem Gatestapel, der einen Oxidfilm (120, 140), eine floatende Gateelektrode (160), eine isolierende Zwischenschicht (180) und eine Steuergateelektrode (200) beinhaltet, die sequentiell auf einem Halbleitersubstrat (100) ausgebildet sind, – einem ersten Diffusionsbereich (220), der auf einer Seite des Gatestapels in dem Halbleitersubstrat (100) ausgebildet ist, und – einem zweiten Diffusionsbereich (240), der auf der anderen Seite des Gatestapels in dem Halbleitersubstrat (100) ausgebildet ist, dadurch gekennzeichnet, dass – eine oder beide Seitenflächen der floatenden Gateelektrode (160) in der Richtung quer zu einer Kanallängsrichtung wellenförmig verlaufen und dabei wenigstens zwei aufeinander folgende Gateelektrodenbereiche quer zur Kanallängsrichtung gegeneinander versetzt sind.
  2. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass ein Kanalbereich zwischen dem ersten und dem zweiten Diffusionsbereich (220, 240) in dem Halbleitersubstrat (100) ausgebildet ist.
  3. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Oxidfilm (120, 140) des Gatestapels einen Tunneloxidfilm (140) beinhaltet.
  4. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 3, dadurch gekennzeichnet, dass der Tunneloxidfilm (140) mit einer vorgegebenen Dicke auf dem Halbleitersubstrat (100) ausgebildet ist.
  5. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Oxidfilm (120, 140) einen ersten Bereich (140) und einen zweiten Bereich (120) mit gegenüber dem ersten Bereich größerer Dicke auf dem Halbleitersubstrat aufweist.
  6. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der erste und der zweite Diffusionsbereich (220, 240) justiert bezüglich der Seitenflächen des Gatestapels in dem Halbleitersubstrat (100) ausgebildet sind.
  7. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass sich die Wellenform der floatenden Gateelektrode (160) wiederholt und eine Periodizität von mehr als zwei aufweist.
  8. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der erste Diffusionsbereich ein Sourcebereich (220) ist, der justiert zu einer Seitenwand der floatenden Gateelektrode (160) und der Steuergateelektrode (200) in dem Halbleitersubstrat (100) ausgebildet ist, und der zweite Diffusionsbereich ein Drainbereich (240) ist, der justiert zu der anderen Seitenwand der floatenden Gateelektrode (160) und der Steuergateelektrode (200) in dem Halbleitersubstrat (100) ausgebildet ist.
  9. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Gatestapel, der erste Diffusionsbereich (220) und der zweite Diffusionsbereich (240) einen Speichertransistor (MTR) bilden.
  10. Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass in einem von dem Gatestapel beabstandeten Halbleitersubstratbereich ein Auswahltransistor (STR) vorgesehen ist.
  11. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 10, dadurch gekennzeichnet, dass der Auswahltransistor (STR) einen zweiten Gatestapel und einen dritten Diffusionsbereich (240b) sowie einen vierten Diffusionsbereich (360) jeweils auf einer Seite des zweiten Gatestapels aufweist.
  12. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 11 in Verbindung mit Anspruch 9, dadurch gekennzeichnet, dass – der Oxidfilm (120, 140) des Gatestapels des Speichertransistors einen Speichergateoxidfilm (120) beinhaltet, – der zweite Diffusionsbereich (240) einen floatenden Übergangsbereich justiert zu einer Seitenwand der floatenden Gateelektrode (160) und der Steuergateelektrode (200) in dem Halbleitersubstrat (100) bildet, – der Gatestapel des Auswahltransistors (STR) einen Auswahlgateoxidfilm (260), der von dem Speichertransistor (MTR) beabstandet ist, und eine Auswahlgateelektrode (340) beinhaltet, die auf dem Auswahlgateoxidfilm ausgebildet ist, – der dritte Diffusionsbereich (240b) einen Sourcebereich des Auswahltransistors bildet, der den floatenden Übergangsbereich (240) des Speichertransistors (MTR) verwendet, und – der vierte Diffusionsbereich (360) einen Drainbereich des Auswahltransistors (STR) justiert zu einer Seitenwand der Auswahlgateelektrode (340) bildet.
  13. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 12 in Verbindung mit Anspruch 3, dadurch gekennzeichnet, dass der Tunneloxidfilm (140) des Speichertransistors (MTR) innerhalb des Bereichs des Speichergateoxidfilms (120) ausgebildet und dünner als der Speichergateoxidfilm (120) ist.
  14. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 12 in Verbindung mit Anspruch 3 oder nach Anspruch 13, dadurch gekennzeichnet, dass der floatende Übergangsbereich (240) unterhalb des Tunneloxidfilms (140) des Speichertransistors (MTR) in dem Halbleitersubstrat (100) ausgebildet ist.
  15. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 12 in Verbindung mit Anspruch 3 oder nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der floatende Übergangsbereich (240) ein doppelter Störstellenbereich ist, der aus einem n+-leitenden Störstellenbereich (240a), der unterhalb des Tunneloxidfilms (140) des Speichertransistors (MTR) in dem Halbleitersubstrat (100) ausgebildet ist, und einem n–-leitenden Störstellenbereich (240b) besteht, der unterhalb und an der anderen Seitenwand der floatenden Gateelektrode (160) und der Steuergateelektrode (200) in dem Halbleitersubstrat (100) ausgebildet ist.
  16. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 15, dadurch gekennzeichnet, dass der n–-leitende Störstellenbereich (240b) tiefer als der n+-leitende Störstellenbereich (240a) in dem Halbleitersubstrat (100) ausgebildet ist.
DE102005022575A 2004-05-21 2005-05-09 Nichtflüchtiges Halbleiterspeicherbauelement mit floatender Gateelektrode Expired - Fee Related DE102005022575B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040036370A KR100734261B1 (ko) 2004-05-21 2004-05-21 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자
KR10-2004-0036370 2004-05-21

Publications (2)

Publication Number Publication Date
DE102005022575A1 DE102005022575A1 (de) 2005-12-15
DE102005022575B4 true DE102005022575B4 (de) 2007-10-25

Family

ID=35374385

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005022575A Expired - Fee Related DE102005022575B4 (de) 2004-05-21 2005-05-09 Nichtflüchtiges Halbleiterspeicherbauelement mit floatender Gateelektrode

Country Status (5)

Country Link
US (1) US20050258472A1 (de)
JP (1) JP2005340819A (de)
KR (1) KR100734261B1 (de)
CN (1) CN100495710C (de)
DE (1) DE102005022575B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101039801B1 (ko) * 2008-10-07 2011-06-09 고려대학교 산학협력단 비휘발성 메모리 소자 및 이를 제조하는 방법
CN103594519A (zh) * 2013-11-11 2014-02-19 苏州智权电子科技有限公司 一种隧穿场效应浮栅晶体管及其制造方法
CN109785870A (zh) * 2018-12-18 2019-05-21 广东三维睿新科技有限公司 一种方便安装的数据快照用存储器
CN114695370B (zh) * 2022-05-31 2023-03-24 广州粤芯半导体技术有限公司 半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839705A (en) * 1987-12-16 1989-06-13 Texas Instruments Incorporated X-cell EEPROM array
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006977B1 (ko) * 1990-12-07 1993-07-24 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
JPH0745730A (ja) * 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
KR0179791B1 (ko) * 1995-12-27 1999-03-20 문정환 플래쉬 메모리 소자 및 그 제조방법
US5780894A (en) * 1996-02-23 1998-07-14 Nippon Steel Corporation Nonvolatile semiconductor memory device having stacked-gate type transistor
KR19980045174A (ko) * 1996-12-09 1998-09-15 김광호 비휘발성 메모리 장치 및 그 제조 방법
JP3159152B2 (ja) * 1997-12-26 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839705A (en) * 1987-12-16 1989-06-13 Texas Instruments Incorporated X-cell EEPROM array
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling

Also Published As

Publication number Publication date
US20050258472A1 (en) 2005-11-24
KR20050111167A (ko) 2005-11-24
JP2005340819A (ja) 2005-12-08
CN100495710C (zh) 2009-06-03
CN1707803A (zh) 2005-12-14
DE102005022575A1 (de) 2005-12-15
KR100734261B1 (ko) 2007-07-02

Similar Documents

Publication Publication Date Title
DE19808182C1 (de) Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung
DE19527682B4 (de) Verfahren zur Herstellung einer EEPROM-Flashzelle
DE10241170A1 (de) Hochdichter NROM-FINFET
DE4404270A1 (de) Halbleiterspeichervorrichtung, die Information elektrisch schreiben und löschen kann, und ein Verfahren zur Herstellung derselben
DE102006007714A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben
DE10336876A1 (de) Speicherzelle mit Nanokristallen oder Nanodots
DE10228565A1 (de) Nicht-flüchtige Speichervorrichtung und Herstellungsverfahren derselben
DE10206057B4 (de) Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung
DE102005022575B4 (de) Nichtflüchtiges Halbleiterspeicherbauelement mit floatender Gateelektrode
EP1060515B1 (de) Verfahren zur herstellung einer elektrisch programmierbaren speicherzellenanordnung
DE102004047610B4 (de) Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor
DE19807010B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
DE19807009B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung mit Programmierleitungen
DE112004003019T5 (de) Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung
DE10220922B4 (de) Flash-Speicherzelle, Anordnung von Flash-Speicherzellen und Verfahren zur Herstellung von Flash-Speicherzellen
WO2004107435A1 (de) Nrom-halbleiterspeichervorrichtung und herstellungsverfahren
DE10143235A1 (de) Halbleiterspeicherelement, Halbleiterspeicherelement-Anordnung, Verfahren zum Herstellen eines Halbleiterspeicherelementes und Verfahren zum Betreiben eines Halbleiterspeicherelementes
DE10226964A1 (de) Verfahren zur Herstellung einer NROM-Speicherzellenanordnung
DE10338021A1 (de) Vertikaler NROM und Verfahren zu dessen Herstellung
EP1374308B1 (de) Speicherzellenanordnung mit individuel adressierbaren speicherzellen und verfahren zur herstellung derselben
DE10352785A1 (de) Speichertransistor und Speichereinheit mit asymmetrischem Kanaldotierbereich
DE10225410A1 (de) Verfahren zur Herstellung von NROM-Speicherzellen mit Grabentransistoren
DE102004028138A1 (de) Hochspannungstransistor
EP3149766B1 (de) Flash-speicherzelle und verfahren zu ihrer herstellung
DE19929618B4 (de) Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee